TWI243989B - System having a configurable cache/SRAM memory - Google Patents

Description

[243989 A7 B7 五、發明說明（ 經濟部智慧財產局員工消費合作社印製 發明背景 本揭露一般係關於數位信號處理及其它處理應用，且特 別是一種此一應用中的可配置的、排組式（banked)快取記 憶體/靜態隨機存取記憶體架構。 一數位信號處理器（DSP)乃一特殊用途電腦元件，其設 計在使數位信號處理和其它應用的效能最佳化。該等應用 可包含數位濾波器、影像處理及語音辨識。該等數位信號 處理之應用其特徵通常爲即時運作、高中斷速率及精密 數値運算。另外，該等應用在記憶體存取運作中具有精 性傾向，其需要大量資料之輸入與輸出。因此，數位信 處理器之設計與一般用途電腦的設計相當不同。 一種已用於數位信號處理器架構以達到高速數値運算 方法乃所謂的“哈佛’，架構。此架構使用分離的、獨立的從 式冗憶體和資料記憶體並可同時存取該兩個記憶體。數位 信號處理器架構可在一單一時脈週期内自記憶體抓取一指 令與一運算域。一修改過的哈佛架構將程式記憶體用於儲 存指令與運算域兩者以達到充分使用記憶體的目的。 此，％式和資料記憶體一般乃介由分開的程式和資料匯 排與核心處理器互連。 當扣令與運算域（資料）兩者皆儲存於程式記憶體中， 取指令時會產生衝突。某些指令型式需要自程式記憶體佩 取資料。在用於一數位信號處理器之管線架構中，一具有 此種型式之指令所需用到的資料抓取會與下一個指令抓取 產生衝突。該等衝突已介由提供—指令快取記憶體於先前 的 密 號 的 程 因 流 抓 抓 (請先閱讀背面之注意事項再填寫本頁) -------訂---------線i - -4 1243989 A7 經濟部智慧財產局員工消費合作社印製 、發明說明（2) 號t理器中予以克服。與資料抓取產生衝突的 一 予於&令快取記憶體中，並在程式執行期間於下 /入曰7發生時自指令快取記憶體予以抓取。 仳人t曰7快取屺憶體連結使用之修改後的哈佛架構提 义艮的政把，仍有需要進一步加強數位信號處理器。特 別地’ C憶體系統之加強的運算效能和增加的運算速率 供了優點。 圖示簡述 本揭露之不同觀點將配合附圖予以説明： 圖1爲一依照本發明之一具體實施例之數位信號處理器 (DSP)之方塊圖； σ 圖t爲一記憶體系統之方塊圖，其包含根據本發明之一 具體實施例之兩個超級排組；以及 圖3爲另一記憶體系統之具體實施例，其表示小型排 組。 詳細發明説明 處理器之記憶體系統架構會對處理器效能造成影響。 例如’在執行快速的乘法與累加運算時，需要在一單一指 々週期内自記憶體抓取一個指令字元與兩個資料字元。 前的數位信號處理器（DSP)使用不同的技術以達到這個。 的’包含多埠式（multi-ported)記憶體、分離的指令和資料 記憶體、以及指令快取記憶體。爲了支援多重同時記憶 存取，數位信號處理器使用多重晶片上匯流排和多埠式 憶體。 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（2】〇 x 297公釐） (請先閱讀背面之注意事項再填寫本頁} 訂---------線」 目 目 體 記 1243989 經濟部智慧財產局員工消費合作社印製 Λ7 五、發明說明（3 ) $己憶體系統之加強效能^p 加5$欢把可用具有“多埠式，，作用之單埠式 記憶體陣列予以達成。對多 多重排、、且 < 平行存取可介由晶片 上可-置的&速的靜態隨機存取記憶體予以執 行。或者，記憶體系統可配置快取記憶體，其提供 的程式模式。 圖1揭路一種根據本發明> El ^ 豕个貧明又一具體實施例之數位信號處 理器（DSP) 1〇〇之方塊圖。本崖 M +數位#唬處理器乃配置成一修 改過的哈佛架構。DSP 1〇〇之支要斧杜—人^ 王要tl件包含一核心處理器 102、一1/0處理器104、_記憶體系統1〇6以及一外部埠 ⑽。核心處理器102執行DSP100之主要運算和資料處理 功能。I/O處理器104經由外部埠1〇8、—或多個序列埠以 及一或多個連結埠控制外部通訊。 DSP 100乃配置成一單一的整體積體電路。在一具體實 施例中，記憶體系統106實現用兩個各爲丨萬6千個位元之 超級排組支援基於靜態隨機存取記憶體之模組，總共爲3 萬2千個位元。這兩個記憶體排組乃於每一週期同時予以 存取以支援核心處理器要求。或者，這兩個超級排組中的 每一個皆可配置成快取記憶體。 一第一記憶體匯流排120與核心處理器1〇2、1/〇處理器 104、以及記憶體系統1〇6互相連接。一第二記憶體匯流排 122同樣地與核心處理器1〇2、1/〇處理器1〇4、以及記憶體 系統106互相連接。在一些具體實施例中，該第一記憶體 匯流排120和該第二記憶體匯流排122乃分別配置成一資料 記憶體匯流排和一程式記憶體匯流排。一外部痒（Ep)匯流 (請先閱讀背面之注意事項再填寫本頁) -------訂---------線L· -6- 1243989 A7 B7__ 五、發明說明（4 ) 排124與I/O處理器1〇4和外部埠1〇8互相連接。該外部痒 10 8將EP匯流排124連接至一外部匯流排126。每一條匯流 排120、122皆包含一資料匯流排及一位址匯流排。每一條 匯流排皆包含用於平行轉移二元資訊之多重排線。 核心處理器102包含一連接至第一記憶體匯流排丨2〇與第 二記憶體匯排122之資料暫存器檔案13〇。資料暫存器檔案 130乃平行連接至一乘法器132與一算術邏輯單元（alu) 134。乘法器132與算術邏輯單元134執行單一週期指令。 平行配置使運算產出最大化。單一的、多重功能的指令執 行平行之ALU及乘法器運算。 核〜處理器102進一步包含一第一資料位址產生器（DAG0) 136、一第二資料位址產生器（Dag1) 138以及一程式定序 器140。一匯流排連接多工器142接收來自第一記憶體匯流 排120與第二記憶體匯流排122之輸入。多工器142將匯流 排資料供予資料位址產生器136、138以及程式定序器 140。第一資料位址產生器ι36將位址供予第一記憶體匯流 排120。第二資料位址產生器ι38將位址供予第二記憶體匯 流排122。 核心處理器102進一步包含一連接至程式定序器ι4〇之指 令快取記憶體144。指令快取記憶體144抓取一個指令與兩 個資料數値。指令快取記憶體144具有選擇性，因爲只快 取（cache)在指令抓取時會與資料存取起衝突的指令。 對某些具體實施例而言，DSP 100使用一種加強型哈佛 架構’其中第一記憶體匯流排12〇轉移資料，且第二記憶 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐） (請先閱讀背面之注意事項再填寫本頁) -丨線· 經濟部智慧財產局員工消費合作社印製 1243989 Λ7 ________B7 '""""一 ------ 五、發明說明（5 ) 體匯流排122轉移指令與資料兩者。使用分離的程式與資 料記憶體®流排以及晶片上指令快取記憶體144，核心處 理器102可在一個單一週期内同時抓取兩個運算域（自記憶 體排組110、112)和一個指令（自快取記憶體144)。 圖2詳繪的記憶體系統丨〇 6較佳地含有兩個各具有丨萬6千 個位元的超級排組，總共爲3萬2千個位元。超級排組A 200和超級排組B 202在每一個週期内同時進行存取以滿足 核心處理器102的需求。 每一個排組200、2〇2皆可配置成一靜態隨機存取記憶體 及/或快取記憶體。介由把靜態隨機存取記憶體與快取記 憶體作在一起，記憶體架構提供彈性予系統設計者。將記 憶體配置成整個快取記憶體考慮到（aU〇w f〇r)對其餘程式 碼之簡易的資料快取記憶體之程式模式（例如運作系統、 微控制器程式碼等）。將超級排組配置成整體靜態隨機存 取記憶體提供對關鍵數位信號處理應用之可預測性及效 能。混合形式，例如一半爲靜態隨機存取記憶體且另一半 爲快取記憶體，針對可預測性和效能將關鍵資料組映射至 靜態隨機存取記憶體，並且將其餘程式碼映射至快取記憶 體以得到因快取記憶體而具有的簡易程式模式。另外，介 由於L1記憶體提供靜態隨機存取記憶體之作用，可因低存 取通過時間而達到重大的效能優點。除了兩個超級排組之 外’ 一具有4千個位元的暫存區（scratchpad)靜態隨機存取 記憶體204乃供作一使用者堆疊以加快資料切換速度。 在一具體實施例中，每一個資料超級排組2〇〇、202之大 -8- 本紙張尺度適用中國國家標準（CNS)A4規格（2〗0 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) .. 線· 經濟部智慧財產局員工消費合作社印製 1243989 A7 五、發明說明（6 小皆爲1萬6千個位元並且予以進一步分割成四個各具有4 千個位元之小型排組3〇〇、3〇2、3〇4、3〇6。圖3表示記憶 體系統106更爲詳細的方塊圖。在描述性具體實施例中， 每一個小型排組300、302、304、306皆爲一雙向相關快取 圮憶體並且配置成一單埠式記憶體陣列。介由提供平行存 取予兩超級排組A和B中的八個不同的小型排組3〇〇、 302、304、306，可達成一“多埠式，，記憶體作用。多工器 308、310、312、3 14各別選擇性地提供小型排組3〇〇、 302、304、306之存取。選擇性存取乃提供至核心處理器 316和系統介面318，例如一1/〇處理器。然而，既然此配 置並非眞實的多埠式系統，因此無法同時對相同的小型排 組進行存取。所以，若有兩個存取位於相同的小型排組， 則會產生衝突。其中一個存取會由一個時脈週期予以延 遲。 就特足的具體實施例而言，第一資料位址產生器 322、第二資料位址產生器324、和儲存緩衝器32〇分別提 供位址予兩個運算域與一個結果。 核心處理器316控制記憶體系統106之超級排組a和b之 (請先閱讀背面之注意事項再填寫本頁) 0 訂---------線-秦 經濟部智慧財產局員工消費合作社印製 記憶配置 超級排組A 超級排組B 0 靜態隨機存取記憶體 靜態隨機存取記憶體 1 保留 保留 2 快取記憶體 靜態隨機存取記憶體 3 快取記憶體 快取記憶體 表1 -9 ‘紙張尺度適用中國國家標準（CNS)A4規格（2〗0 x 297公釐） 1243989 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（7 ) 记fe體配置0和3分別將每一個超級排組分割成四個全爲 靜怨隨機存取記憶體及全爲快取記憶體之小型排組。每一 個配置皆提供其餘程式碼之程式彈性或簡易性。記憶體配 置2支援混合式設計，其爲了可預測性和效能將關鍵資料 映射至靜態隨機存取記憶體，以及將其餘程式碼映射至快 取1己憶體以得到使用快取記憶體之簡易程式模式優點。當 靜怨隨機存取記憶體模式致能時，邏輯位址與實體位址是 相同的。記憶體配置1乃爲了將來之配置而保留。 一多埠式圮憶體陣列可經由如系統介面3丨8之介面提供 頻寬予兩核心處理器3 16存取及一直接記憶體存取 (DMA)。然而，所需要的面積更大，因爲多埠式記憶體陣 列會使陣列的實體面積比原來大超過兩倍。另外，建構一 多埠式陣列的成本通常隨著埠的數目呈指數增加。如上所 述，具有多重記憶體排組之記憶體架構可用極小的硬體附 加（overhead)來支援平行存取。該等陣列乃單埠式，然 而只要是對不同的小型排組進行存取則可提供多埠式作 用0 本系統環境可用最小的硬體而使最大效能最佳化。若可 對快取記憶體作DMA存取，則採用複雜的快取記憶體連貫 性方案（issue)，其導致控制複雜度及額外的硬體。因此，' DMA存取僅可限制於靜態隨機存取記憶體空間。爲了簡單 性，對具有4千個位元之便條薄靜態隨機存取記憶體之 DMA存取亦可予以限制。 除了面積優點，多排組式記憶體提供高存取頻寬，其乃 -10- (請先閱讀背面之注意事項再填寫本頁) .0 -------^---------^ -----------------------

Claims (1)

1. 餐 g〇90107589號專利申請案 中文申請專利範圍替換本(94年3⑴ 、申請專利範園 i.-種具有可配置記憶體之系統，該系統包含： 一核心處理器，其具有n個埠；以及 牛夕"己隐fa排組，其耦接至至少—個埠，該許多記情 體：組之連接可提供實質上同時的資料存取予該核心處' 理焱’其中該許多記憶體排組之數目大於核心處理 的η個痒，以及 其中4 4多記憶體排組之每一個係使用者可建構 靜態隨機存取記憶體或是快取記憶體。 2·如申請專利範圍第η之系統，其中動料的數目為 3.如申請專利範圍第卜頁之系統，其中該核心處 數位信號處理器核心。 4·如申π專利範圍第！項之系統，其中該核心處理器— 步包含： 一 一程式定序器；以及 抑第一和第二資料位址產生器，其耦接至該程式定序 器，其中該第一和第二資料位址產生器提供位址予診次 料存取。 w貝 5. 如申凊專利範圍第4項之系統，進一步包含·· 一第一記憶體匯流排，其耦接至該第一資料位址產生 器和該許多記憶體排組；以及 一第二記憶體匯流排，其耦接至該第二資料位址產生 器和該許多記憶體排組。 6. 如申請專利範圍第5項之系統，其中該第—記憶體匯流 本紙張尺度適用中國國家標準(CNS) A4規格(210父297公|) 1243989 A8 B8 C8 D8 申請專利範園 排配置成一資料記惊體_、、* 心心C成排，且該第二記憶體匯流排 配置成一程式記憶體匯流排。 7·如申請專利範圍第6項之罕結，甘丄、、ρ ^ <承統，其中該核心處理器進一 步包含·_ -用於保留指令的快取記憶體，其中該等指令之指令 抓取與來自該第二記憶體匯流排之資料存取有衝突。 8·如申請專利範圍第5項之系統，其中該許多記憶體排組 乃平仃地連接至m第—記憶體匯流排和該第二記憶體匯 流排。 9·如申請專利範圍第5項之系纺， 尔既，其中孩核心處理器進一 步包含： 一用於儲存一運算結果之儲存緩衝器。 ίο.如申請專利範圍第1項之系 統其中孩核心處理器進一 步包含： -用於保留指令之快取記憶體，其中該等指令之指令 抓取與資料存取有衝突。 U· 一種具有可配置記憶體之系統，該系統包含： 一核心處理器，包含 η個埠， 一程式定序器， ^第一和第二資料位址產生器，其耦接至該程式定序 器，其中孩第一和第二資料位址產生器提供位址予該資 料存取，以及 一用於儲存一運算結果之儲存緩衝器； -2 -

   1243989 A BCD ^、申請專利範圍 許多記憶體排組，其耦接至該n個埠，該許多記憶體 排組之連接可提供實質上同時的資料存取予該核心處理 器，其中孩許多記憶體排組之數目大於核心處理器中的 η個埠； 一第一纪丨思體匯流排，其耦接至該第一資料位址產生 器和該許多記憶體排組； 一第二記憶體匯流排，其耦接至該第二資料位址產生 器和該許多記憶體排組；以及 一第二記憶體匯流排，其乃耦接至該儲存緩衝器和該 許多記憶體排組。 ~ 12.如申請專利範圍第11項之系統，進一步包含·· 許多多工器，該等多工器乃用於選擇性地將該許多記 憶體排組連接至該第一、第二、或第三記憶體匯流排。 13· —種具有可配置記憶體之裝置，該裝置包含·· 一數位信號處理器核心，其具有一資料埠；以及 一記憶體系統，其具有許多耦接至該資料埠之區塊， 其中該等許多區塊之連接可經由該資料埠提供實質上同 時之資料存取予該數位信號處理器核心，且其中多數個 該區塊之每一個係可建構成靜態隨機存取記憶體或快取 記憶體。 14.如申凊專利範圍第13項之裝置，進一步包含： 許多記憶體匯流排，用於將資料由該等許多區塊送至 該資料埠或將資料由該資料埠送至該等許多區塊。 15· —種具有可配置記憶體之裝置，該裝置包含： -3 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 1243989 A B c D 六、申請專利範園 一數位信號處理器核心具有一資料埠； 一記憶體系統，其具有許多耦接至該資料埠之區塊， 其中該等許多區塊之連接可經由該資料埠提供實質上同 時之資料存取予該數位信號處理器核心； 许多記憶體匯流排，用於將資料由該等許多區塊送至 孩資料埠或將資料由該資料埠送至該等許多區塊；以及 許多多工器，用於選擇性地將該等許多區塊連接至該 等許多記憶體匯流排。 16· —種具有可配置記憶體之裝置，該裝置包含： 一核心處理器，其具有至少一個資料埠；以及 记fe骨豆系統，其連接可經由該至少一個資料埠提供 貫質上同時的資料存取，其中該記憶體系統包含多數個 1己憶體排組，每一記憶體排組調適為可由使用者予以建 構為靜態隨機存取記憶體或快取記憶體。 17 ·如申請專利範圍第！ 6項之裝置，其中該記憶體系統乃由 使用者予以建構以提供一整體靜態隨機存取記憶體 (SRAM)設計。 18.如申請專利範圍第16項之裝置，其中該記憶體系統乃由 使用者丁以建構以提供一整體快取設計。 19=申科利範圍第16項之裝置，其中該記憶體***乃由 了以建構以提供—靜態隨機存取記憶體與快取記 十思m之混合設計。 -4- 本紙張尺度相巾_家標準(CNS)八4規格(謂χ 297公幻