TWI243302B - Low power set associative cache - Google Patents

Description

1243302 玖、發明說明： 【發明所屬之技術領域】 本务月疋有關低功率集合聯屬快取記憶體。 【先前技術】 微處理器的結構大致包括至少_靜態隨機… (SRAM)内部快取記憶體，以提供高速資料存取，^思體 暫存器檔案的快取記憶體通常稱為一丨階_快：最！近 。電腦系統的記憶體快取動作相當有效率，因為s己憶體 程式顯示資料及指令二者在空間及時間上的位置大二份的 在南速SRAM L1快取記憶體中多保持這類的 理器可避免存取速度較慢的外部記憶體。該内::从處 體可分割成小型”記情座，，，而甘士 邛陕取圮十思 使用較少的字線路或觸P七丨a所發明的方法，聲稱能 以路或觸务較^、的感測放大器， 率。然而，一此择作， 便卩牛低功 較寬存取線路的充埴及门 戰及储存品要 的組織所阻礙填及取回’可能會被像快取記憶體這樣 5亥電月囱糸統也可伟田帝4 + ' 使用虛擬疋址的快取記憶體及右_ t # ’以便降低功率，及有關方案 例如，N-通路隼、速處理器的記憶體需求。 中信號，以便ί記憶體可使用快取記憶體命 取的資料。雖然此技術提供快 沾擇通路所項 ，合所撰摆隹人-奴仏陕取5己饭、體命中的低潛伏時間 田、木^貧料陣列的所有通路被讀取時，功率会在 感測放大器中消耗。忐土 了 刀半曰在 取且可在 - I ’该標籤可在-循環週期期間讀 可降低功率選擇所讀取的正確通路。此技術 上接收。因此「二:㈣時間不能在低階的快取記憶體 匕万木已用於2階及3階的快取記憶體。 86149 1243302 因此’其存在連續的快取記憶體組織的需 潛伏時間及降低微處理哭 3此減少 处里為的功率，而在取回及充填 干擾線路的寬範圍存取。 ”^ 【發明内容】 、#化❿肢-极心Ί思「腹口j便用一 較笔路’決定一位址與儲存標籤資訊的匹配，且利用快取 命中信號，選通該快取記憶體的感測放大器。 【實施方式】 在下面$、、田1明中，許多特定細節的陳述，能提供本發 月較凡正的瞭角午。然而，其將由習於此技者瞭解，本發明 可實施而不須這些特定細節。換言之，習知的方法、程序 、組件及電路已詳細說明，以避免誤解本發明。 本發明實施例可使用於各種中請案。在此所揭露的電路 可使用於微控制器、一般微處理器、數位處理器(DSps)、 簡化指令集計算、複合指令集計#，以及其它電子零件。 然而，必須瞭解本發明範圍不限於這些範例。雖然本發明 不限這二内谷，任何數目的操作系統（〇S s )，諸如華盛頓州 瑞蒙市微軟公司的Wind〇ws 95tm、Windows 98τΜ，及

Wmd〇WS NTTM或貝爾實驗室的UNIXTM，可管理控制器及處 理态上的實體記憶體。 本發明也可包括或植入一個積體電路，通常，本實施例 可混合内部快取記憶體與外部主記憶體，以及結合下一代 的智慧型電話、通訊器及個人數位助理（PDas)，基頻帶及 應用處理器、平台08基礎裝置、數位照相機、聲音及影像 86149 1243302 編碼、自動infotainment、轉頻器及其它產品。 在下列的說明及專利申請案中，名詞，，耦合”及，，連接 '連 同其衍生意義均可使用。必須瞭解的是，這些名稱不須彼 此當作同義字利用。說得更恰當一點，在特別實施例中， ”連接”可用以指示二種或多種元件彼此具有直接的實體或 電氣接觸。I，耦合，，可意謂著二種或多種元件直接的實=或 電氣接觸。然m，"轉合”也可意謂著二種或多m牛彼此 直接接觸，但仍能共同操作或彼此交互作用。 圖！圖示一種具有可管理電腦實體記憶體之作業系統（〇s) 的電腦系統10，藉此區分記憶體成為許多能同時運作的過 j ’且將各個過程定位於適當的記憶分享部份。在微處理 器12上運作的0S可依賴—種取自記憶管理單元师柳的 硬體支援，以管理記憶體及輸出功能，使其它子系統及應 用程式可與該記憶體交互動作。—u快取記憶體U可呈有 -種虛擬記憶體位址空間’其位置空間的大小係由位元組 數及各位元組的位元數定義。 希望大多數微處理器12記憶體的存取動作係來自L!快取 繼，因為U快取記憶體以該處理器頻率操作。這樣， 電腦系統10中記憶體快取動作 使用L 1内部快取記憶體1 8 ，P牛低微處理器U存取L2,丨晶片外 ,, 卜或外σ卩主記憶體20的時 間數。L1快取記憶體的失 憶體或主記，議，因此可二=—進到該咖 門耸w α此了此暫停該處理器，而花許多時 二寻候在該記憶體完成讀取的動作。在微處理界 地輯單元—實行的邏輯操作資料可儲存在快取：憶 86149 Ϊ243302 體1 8及/或記憶體20。 通常，該L 1内部快取記憶體1 8可為高速靜態隨機存取記 憶體（SRAM)，而該L2記憶體及主憶體2〇可為一種較慢的動 態隨機存取記憶體（DRAM)，儘管記憶體型式不是申請專利 範圍主要項目的限制。雖然虛擬快取記憶體及實體快取記 憶體間的區別不屬於本發明的組織及特性，但内部快取記 憶體18,以及一N通路集合聯屬快取記憶體，均可虛擬索引 化。 圖2圖不如本發明的L.1硬體快取記憶體1 8。該N通路集合 聯屬的快取記憶體18容許存取達N個不同區域，藉此重疊相 同的快取記憶體，而不需改寫先前的快取資料。像這^， 快取記憶體18包括儲存該位址標籤部份，例如陣列22的通 路〇、例如陣列24的通路}、例如陣列26的通路2，...，及例 如陣列28的通路N。感測放大器32、34、36,…，及“可感 ^在各別陣列22、24、26，··.，及28中所儲存的虛擬標鐵 貝Λ。要注意的是，不論快取記憶體i 8的數目或陣列大小 均不能當作本發明範圍的限制。 通常，供給快取記憶體丨δ的位址可編號，例如從位元〇 至31 ’其中0表示最小有效位元(或低位元)及31表示最大有 放位兀（或咼位元）。據此組織，該位址可具有一 ”索引"部份 、-"集合”部份及標籤，，部份。利用範例，該低階的⑽ 位元可提供”索引”部份，且該八位元[12:5]可提供”集合”部 份且該十九個位元[31:13]可提供該”標t ”部份。雖然此範 例提供一個32位元的位址及標籤m:13]、集合[旧]及索引 86149 1243302 ，減少感測放大器的數目將降低在待機狀態及其它低功率 應用的閒置電流成份。 此實施例表示4通路集合的聯屬快取記憶體，但該快取記 憶體大小及通路數必須不能限制本發明。如所示，該快取 記憶體可區分成方塊70_84，各個方塊具有四條通路，即通 路〇、通路丨、通路2及通路3。四個通路的各通路可包含四 :位元組（一位元組代表8個位元），用於儲存—個U位元的 子在各個方塊中的通路〇、通路1、通路2及通路3可區分 成-下段部份’以儲存.較低的二位元組及—上段部份，以 儲存較冋的二位凡組。利用範例，在方塊7〇中的通路〇可儲 存較低的二位元組（由位元組[〇:1]定義，例如位元〇:15)，以 及另-通路〇可儲存較高的位元組（位元組[2:3]定義，例如 位元 16:3 1)。 另外，該字可實體配置於快取記憶體中，作為字0(方女 7〇)、字2(方塊72)、w(方塊74)、字3(方塊76)、字4(方右 二）、立字6(方塊.80)、字5(方塊82)及字7(方塊84)。另外，仓 仔注意的是，64個感測放大器可位於字〇及字2間，64個感 測放大器可位於字i及字3間，64個感測放大器可位於㈡及 字6間，及64個感測放大器可位於字5及字7間。 月把例中，-半字的置可使通路順序連續，而在 另：-半部，通路的順序對可相反。換句話說，字〇、字! 及字5的配置可具有通路〇、通路i、通路2及通路3的 u順序，用於儲存該較低的二位元組，且相同的順序， 用於儲存較高的二位元組。但字2、 子6及子7可配置 86149 -12- !2433〇2 具有不同順序的通跃如 卜 在這些字中，該順序對可相反，因 此具有通路1、通 左^ / ϋ、通路3、通路2的實體順序，用於儲 存車父低的二位元組，上 ^ 、、 ’且該相同順序用於存較高的二位元組 。该快取記憶體配 ιν Ώ 夏谷蜂通路0與通路1分享感測放大器， 以及通路2與通路3八上a 刀予感測放大器。如一範例，方塊70的 通路0之較低的二一 -一位元組（位元組[0:1]及較高的二位元組（ 位元組[2:3])可t 置其與方塊72的通路1對應較低的二位元 及較高的二位开& x 、、’为旱感測放大器。相同地，方塊7 0 的通路1之較低的—— 7 ~位凡組（位元組[〇·· 1 ]及較高的二位元組 (位元組[2:3])可西？罢廿& 一 -置其與方塊72的通路〇對應較低的二位 凡組及幸父南的二位元組，分享感測放大器。同樣地，方塊 ^的通路2之較低的二位元組（位元組[〇:狀較高的二位元 (/立兀組[2.3])可配置其與方塊72的通路3對應較低的二 、一、、、及k回的_位元組，分享感測放大器，且方塊的 通路3之較低的二位元組（位元組[0:1]及較高的二位元組（ 一、、且[2.3])可配置其與方塊72的通路2對應較低的二位元 組及較高的二位元組，分享感測放大器。 感測放大器可用於感測各個儲存位元值。於正常操作期 貝取個3 2位元的字，一感測放大器致能信號可確切 ”午四個感測放大器之一連同各個I/Q位元片，主動地感測 貝汛。但在一個取回動作期間，二感測放大器致能信號可 確切容許來自四個一組的二感測放大器能夠動作。在此情 形例如，來自字0的位元〇及來自字2的位元0可以相同方 式項取。但並非分組字能同時在該相同快取記憶體的方塊 86149 -13 - 1243302 中，本組織致能一循環週期的取回動作，藉以致動256個感 測放大器，容其八個字能在同時間被讀取。另外，此快取 記憶體組織，在一個取回及充填動作期間，容許該電力能 均勻地分佈通過整個快取記憶體陣列。要注意的是，該感 ’則放大杰可由該通路之一所儲存標藏的快取命中信號選通 ，且因此，沒有”延遲通路”的選擇電路存在。 雖然本發明的某些特性已在此圖示及說明，但許多的修 正、替換、變化及等效範例將能為習於此技者慮及。所以 ，所要瞭解較’這些.申請專利範圍附加項將能涵蓋所有 這樣的修正及變化，及符合本發明的真正精神。 【圖式簡單說明】 机關於本發明的主要事項已在說明的結論部份特別指出及 擎明。’然而，至於本發明的组織及方法二者連同其目的、 特性及優點’在參閱下列附圖及上述細節時’能得到最佳 的瞭解，其中： 圖1圖示-具有N通路集合聯屬快取記憶體的電 圖2係一圖1圖示快取記憶體的方塊圖； 圖3係一說明如本發明快取記憶體的時序圖；及 圖4係一如本發明之圖1快取記憶體實際配置的方塊圖 將要瞭解的是，為圖示簡單性及明確性，圖式中所〒 :不需繪出比例。例如’為求清晰，-些元件尺度相: 其它元件會顯得誇大。再者，為得適當的考量，其 的參考編號將代表相同的組件。 86149 -14- 1243302 【圖式代表符號說明】 10 電腦糸統 12 微處理器 14 記憶體管理單元 16 算術邏輯單元 18 L 1快取記憶體 20 L2”晶片外”或外部主記憶體 22 、 24 、 26 、 28 陣列 32 、 34 、 36 、 38 、 52 、 54 、 56 、 58 感測放大器 42 、 44 、 46 、 48 比較電路 60 選擇器 70-84 區塊 t0-t3 時間 Way 0...Way N 通路0...通路N Word 1 ...Word 7 字1...字7 86149 -15 -

Claims (1)

1. 綱4號專利申請案 中文申請專利範圍替換本(94年1月） 拾、申請專利範圍： 1. 一種快取記憶體，包括·· 複數個通道，用於儲存位址資訊； 複數個比較電路，每一 廿、仓工从 叙笔路耦合以接收一位址， 、'進而接收儲存在複數個通道中之資料；以及 複數個感測放大器，豆 料至一輸出，其中數個通道中之1 α劂放大器由一快取命中信號思 動。 :月專利辄圍第1項的記憶體’該記憶體係一 Ν通路 r聯屬快取記憶體，該聯屬記憶體具有由一個第一 外雖 弟通路順序，及由該第二字 邊第—通路跟隨的該第二通路順序。 3·如申請專利範圍第1項的圮愔辦 ^ 月扪记隐體，進一步包括一個比較 其將儲存在該記憶體的声您 聪的&纖-貝汛與一個供給至該] 十思體的位址比較。 4.如申請專利範圍第3項的記愔辨甘士上μ > 。己匕體，其中當標戴資訊匹配該 位址時，該比較電路產生該第—快取命中信號。 5· 一種快取記憶體，包含： 第一及第二通道； 第及第一比較電路，其經輕合可接收一位址，該第 一匕lx電路進-步㈣胃合可接收在該第—通路中儲存的 貝況’且產生-個第一快取命中信號，及一第二比較電 路、、“馬合可接收儲存在該第二通路中的資料訊號，且產 生一第二快取命中信號；及 86149-940107.doc 1243302 第一及第二感測放大器，傳輸在該各別第一及第二通 路中儲存的資料至一輸出，其中該第一感測放大器係由 口亥第-快取命中㈣致能及該第二感測放大器係由該第 二快取命中信號致能。 6.如申請專利範圍第5項的快取記憶體，其t㈣ 具有-個由該第-方塊中該第二通路所跟隨的第一通路 ，及由該第二方塊中第一通路所跟隨的該第二通路。 7 · 2申請專利範圍第5項的快取記憶體，其中該快取記憶體 藉由施加一虛擬位址而定址。 8. ::申請專利範圍第5項的快取記憶體，其中該快取記憶體 藉由加一實體位址而定址。 9. 種具有至第-及第二通路的快取記憶體，該快取 憶體包含： 第-及第二感測放大器，其經致能藉以傳送該各別第 一及第二通路儲存的資料至—輸出，其中-第-快取命 中信號致能該第一成測访士哭κ Α, 汉冽放大益及一第二快取命中信號致 能該第二感測放大器。 10·如申請專利範圍第9項的快 ^ 7厌取屺隐體，其中該快取記憶體 通路，及由-第~ 1I ^ V. ^ 一方塊中该弟一通路所跟隨的該第二通 …成具有由一第一方塊中該第二通路所跟隨的該第 路 η·如：請專利範圍第9項的快取記憶體，進—步包含： 第比車乂電路，其經耗合可接收-個位址信號及該 弟-通路中儲存的資料，且產生該第—快取命中信號。 86149-940107.doc -2- 1243302 12·如申請專利範圍第n項的快取記憶體，進一步包含: 二：第二比較電路，其經•禺合可接收該位址信號及該第 Η 路中储存的資料’且產生該第二快取命中信號。 •一種用於快取之裝置，包含·· —快取記憶體中的第—及第二通路，其具有由一第— 方塊中該第二通路所跟隨的該第—通路，及由一第 塊中該第-通路所跟隨的該第二通路；及 弟-及第二感測放大器，將該各 存的資料傳送帛 及弟-通路儲 兮笛代、， 輪出其中-弟-快取命中信號致能 邊弟一感測放大骂及一筮—組兩人山 測放大器。 弟卩中信號致能該第二感 14·如申請專利範圍第13項的裝置’進—步包括第三及第四 通路1第三及第四通路具有由該第—方塊中該第四通 路所跟隨的該第三通路，及由該第二方塊中該第三通路 所跟隨的該第四通路。 15.如中請專利範圍第叫的裝置，進—步包含第一及第二 比較電路，其經_合方< 万式接收一位址，該第_比較電路 進:步絲合可接收在該第—通路中儲存的資料及產生 X第K取P中L就，且該第二比較電路經_合可接收 在該第二通路中儲存的咨# ^ . t ^ 丁诚仔的貝枓，及產生該第二快取命中信 號。 16_如申請專利範圍第13項的裝置，進一步包含. 一記憶體管理單元，其轉合至該快取記憶體；及 另-記憶體’耦合至該快取記憶體。 86149-940107.doc 1243302 I?.-種用於快取之方法，包括下列步驟： 儲存位址資訊於複數個通道中； 傳輸來自複數個通道之儲存位址資訊至複測放 大器； 傳輸儲存在複數個通道中 • 之貝枓至稷數個感測放大器 ，从及 以快取命中信號啟動複數個感測放大写。 申請專利範圍第17項的方法，進一步包括： 比較一位址與一第一通路 -快取命中信號，且比較該位址：=料，以產生該第 資料，以產生該第二快取命中信號。弟-通路中儲存的 19.如申請專利範圍第18項的方法二 配置一個由一第一字中 v匕括. 且調換其順序，以便該第=路所跟隨的第-通路， 一通路。 第二字中的該第 20. 如申請專利範圍第17項之方法，包含： 從-單循環取回動作中 3 ’ 複數個字。 的第〜通路，讀取 21. 如申請專利範圍第2〇項的方 組織鄰接—第一字中 一步包含 第二字中該帛及當 路的第—通路，曰 HWn通路的。％ ’且調換一 22. 如申請專利範圍第17項 、乃法，包合· 確保多通路命中信號由. 2 3 ·如申請專利範圍第2 2 、§己憶體讀取資 、 法，進一步包括. 86149-940107.doc 1243302 確保該多通路命中信號，且在一取回動作期間，致能 感測放大器。 24. 如申請專利範圍第23項的方法，進一步包括： 耦合該感測放大器至至少二通路。 25. 如申請專利範圍第24項的方法，其中耦合該感測放大器 至至少二通路的步驟，進一步包括將一感測放大器多路 傳輸至該至少二通路。 26. 如申請專利範圍第23項的方法，進一步包括： 根據該快取記憶體的操作，選擇一通路，以傳輸資料 至該一感測放大器。 86149-940107.doc