TWI228834B - Method of forming a non-volatile memory device - Google Patents

Description

1228834 -—案號 92137261 ___年 月_g__修正_ 五、發明說明（1) 發明所屬之技術領瘦 本發明是有關於一種半導體製造方法，且特別是有關 於一種製造具有氮化石夕阻障層（silic〇n nitride barrier)的非揮發性記憶元件（n〇n —v〇lai：i memory device)的方法’以降低快速抹除效應（fast erase effect) 〇 先前技術 半導體元件通常包括多個形成於一基底上或内的單獨 構件。其中之一構件為記憶元件，其係用以儲存電子數據 如用一電子處理器（pr〇cess〇r)實施之電腦程式以及由處 理器操作之邏輯數據（l〇gic data)。而不需周圍電力 (ambient power)來儲存電子數據的記憶元件通常為非揮 發性記憶元件。快閃（f 1 ash )記憶體是其中一種特殊的非 揮發記憶體，而邏輯數據的位元就儲存於此種記憶體的單 元即5己憶胞中。記憶胞的群組可被稱為一字元（w 0 r d )，字 元的群組可被稱為一紀錄（p a g e )，而記錄的群族可稱為一 區段（s e c t i ο η )。可藉由字元或記錄存取資料進行以讀取 (reading)與編程（programming)，同時可存取一整個區段 用以進行抹除（erasing)。 一個傳統的快閃記憶胞包括一電晶體具有一可編程啟 始電壓VT。電晶體的啟始電壓可根據設計參數（design p a r a m e t e r )所決定而被設定或編程到一想要的數值，其沿 著一類比規模（analog scale)在最大與最小的啟始電壓界 限（1 i m i t )之間。電晶體通常包括位於一半導體基底上的

9163twf1.ptc 第9頁 1228834 案號 92137261 曰 修正 五、發明說明（2) 一堆疊閘極結構。此一堆疊結構包含一相當薄的穿隧氧化 層（tunnel oxide)(如二氧化石夕）覆蓋於基底、一摻雜多晶 石夕浮置閘極（floating gate)覆蓋於穿隨氧化層以及一内 多晶介電層（interpoly dielectric)覆蓋於浮置閘極。最 後，有一摻雜多晶矽控制閘極覆蓋内多晶介電層。電晶體 也包括自對準於堆疊閘極結構側壁的源極與汲極區域。 一般快閃記憶胞可藉感應電子從汲極區域到浮置閘極 的注入（injection)來編程。電子經由一已知的「F-N穿隨 效應（Fowler-Nordheim tunneling)」機制通過氧化層到 浮置閘極。於浮置閘極上有足夠的負電荷累積之後，浮置 閘極之負電位將提升聯合的場效電晶體之啟始電壓並且於 後續「讀取」模式（m 〇 d e )期間抑制電流流經通道區域。而 浮置閘極的放電行為如抹除作用可藉由感應於浮置閘極中 的電子移動到源極區域來實施。有許多移動電子到達浮置 閘極或從浮置閘極離開的方法。舉例來說，電子可被電汲 或是被用紫外線汲取。 對快閃記憶體而言，希望能顯示一致的抹除時間。然 而，多次編程與抹除循環之後，會發生快速抹除效應 (fast erase effect)，即某些記憶胞的抹除時的速率會 比其他記憶胞快。特別是較快抹除的記憶胞之啟始電壓會 在最初抹除與經多次循環的抹除之間不適當地下降。因此 較快抹除的記憶胞可能會過度抹除（〇 v e r e r a s e )，且具有 一較其他記憶胞低的啟始電壓，導致漏電流。過度的漏電 流會在快閃記憶胞之操作上帶來不良影響。舉例來說，在

9163twf1.ptc 第10頁 1228834 案號 92137261 曰 修正 五、發明說明（3) 一列（column)中的多 漏電流之總和效應（s 讀取。所以需要降低 初抹除與經多次循環 (difference) 〇 發明内容 因此，本發明之 抹除效應之方法。特 壁側面鄰近形成一氮 有捕捉負電荷的能力 作為一相當大的阻障 除之間的啟始電壓差 根據上述與其它 記憶元件的方法，係 構，包括一穿隧氧化 個記憶胞之漏電 umm ing effect) 記憶胞上的快速 的抹除之間的啟 流會在位元線上有一 ’導致不正確的貨料 抹除效應，以減小最 始電壓差 目的是提供一種 別是在一記憶元 化（如氮化矽）阻 ，這種氮化層在 。因此，最初抹 會被降低。 目的，本發明提 先於一半導體基 層、一浮置閘極 用以降低異常的快速 件的堆疊閘極結構側 障層。因為氮化層具 穿隧氧化邊緣（edge) 除與經多次循環的抹 出一種形成非揮發性 底上形成一堆疊結 、一薄氧化層以及一 控制閘極。之後，蝕刻定義堆疊結構的側壁，再植入摻質 到暴露出之基底區域内，以於鄰接堆疊結構之基底中形成 源極與汲極區。然後，於堆疊結構之側壁上形成一氧化襯 層（liner oxide layer)，以修補钱刻造成之損害。之 後，於介電襯層上形成一氮化阻障層（nitride barrier 1 a y e r )。而形成氮化阻障層的方法例如是低壓化學氣相沈 積（LPCVD)氮化矽沈積法、在有N2或化0的存在下施行快速 熱製程或暴露氧化襯層於一 N2電漿中。然後，於氮化阻障 層上可形成一氧化間隙壁。這個方法可以用於形成數個非

9163twf1.ptc 第11頁 1228834 _案號92137261_年月日__ 五、發明說明（4) 揮發記憶元件或胞，其均具有橫向鄰接其側壁的一氮化阻 障層。 依照本發明之其他觀點，又提供一非揮發記憶元件包 括形成於一基底上的一堆疊閘極結構。此種堆疊結構包含 一穿隧氧化層、一浮置閘極、一薄氧化層以及一控制閘 極。源極與汲極區域則位於鄰接堆疊閘極結構的基底中。 一氧化襯層位於堆疊結構之側壁上。還有一氮化阻障層位 於氧化襯層上。記憶元件更包括位於氮化阻障層上的氧化 間隙壁。 於本發明中，氮化阻障層的存在提供對抗快速抹除效 應的保護，其係藉由降低或消除記憶元件的漏電流。氮化 阻障層有捕捉負電荷的傾向，特別在氧化襯層與氮化阻障 層之間的界面。氮化阻障層本身係被放置於電子的行經路 線中，而其餘電子會從浮置閘極流到源極/汲極區。因 此，氮化阻障層形成了 一個在電子到達源極/汲極區之前 將其捕捉的「阻障」，以避免漏電。在無漏電的情形下， 記憶胞之最初抹除與經多次循環的抹除之間的差異將被降 低以減弱快速抹除效應甚至使其不成問題。 在穿隨氧化邊緣（e d g e )作為一相當大的阻障。因此，最初 抹除與經多次循環的抹除之間的啟始電壓差會被降低。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細 說明如下： 實施方式

9163twf1.ptc 第12頁 1228834 案號 92137261 ±_η 曰 修正 五、發明說明（5) 本發明將詳細描述 例。在圖示與說明書中 或類似的部分。而且， 的比率。於此揭露所提 前、後只為了方便及清 稱應理解為非用以限定 於此揭露的是關於 例是用來舉例而非限制 舉例用的實施例，然其 技藝者，在不脫離本發 更動與潤飾，因此本發 範圍所界定者為準。舉 施行製造方法時，係包 阻障層鄰接堆疊閘極結 施例中所述的處理技術 實施例不同的特有的材 同的製造技術與不同的 可知於此所描述的 電路的完整製造流程。 造技術相連結，並且只 一般實施製程步驟内容 第1圖至第4圖係一 阻障層（nitride barri 構，用以降低快速抹除 其較佳 之相同 請注意 及的方 楚而用 本發明 某一圖 。下列 並非用 明之精 明之保 例來說 括形成 構的側 形成氮 料來形 材料來 製程步 本發明 需於此 實施 或相 圖示 向名 於圖 之範 例， 詳細 以限 不中矛口 護範 ，熟 一記 〇 化阻 成堆 實施 驟與 可與 提供 例， 似的 為簡 稱如 示中 圍。 但是 描述 定本 範圍 圍當 悉此 憶元 因此 障層 疊結 本發 結構 多種 包含 並以附圖作為範 圖示標號代表相同 化的形式而非精確 上、下、左、右、 。這種方向上的名 應可 的目 發明 内， 視後 技藝 件， ，可 〇再 構。 明。 都無 傳統 用以 理解 的雖 ，任 當可 附之 者根 其具 使用 者， 因此 這些 然是 何熟 作各 申請 據本 有一 不同 可使 ，可 實施 詳述 習此 種之 專利 發明 氮化 於實 用與 用不 法涵蓋一積體 的積體電路製 理解本發明的 記憶元件的形成圖，其具有一氮化 e r 1 a y e r )側向鄰接一堆疊閘極結 效應（fast erase effect) 〇 請先

9163twf1.ptc 第13頁 1228834 案號 92137261 曰 修正 五、發明說明（6) 參照第1圖，一基底1 0，其上形成有一堆疊閘極結構8。雖 然基底1 0較佳為單晶矽，但是在可選擇的實施例中，基底 1 0之材質可以是氮化鎵（GaN)、砷化鎵（GaAs)、多晶矽或 其他習知認定為適合的半導體材料的材質。基底1 0還可用 P型摻質（如砷、磷、銻）或η型摻質（如硼、二氟化硼）進行 淺摻雜。雖然在基底1 0之剖面圖中未顯示，但可於基底中 相隔一距離配置介電隔離區如溝渠隔離結構，以隔離確保 主動區（即源極/沒極區）。 如同現在的實施例，堆疊閘極結構8包括一相當薄的 閘介電層12配置於基底10上。閘介電層12包括任何習知適 合的絕緣材質。而閘介電層1 2較佳係包括一穿隨氧化層 (tunnel oxide layer)，其可藉由一含氧氣體的存在加熱 矽基基底1 0而形成（即熱氧化法）。包括任何習知適合的導 體或半導材料的一浮置閘極（f 1 〇 a t i n g g a t e ) 1 4橫越閘介 電層1 2形成。浮置閘極1 4之形成例如是藉由化學氣相沈積 (CVD)而從一石夕烧源（silane source)沈積多晶石夕形成的， 並伴隨將摻質植入多晶矽中以降低其阻值。堆疊閘極結構 8更包括一第二介電層16覆蓋浮置閘極14。第二介電層16 可包括任何習知適合的絕緣材質，且較佳係一相當薄的氧 化層。這個氧化層可在較佳的多晶矽浮置閘極1 4上藉由熱 成長。一控制閘極1 8形成於第二介電層1 6。控制閘極1 8較 佳係包括化學氣相沈積法沈積的多晶石夕。 形成於基底10上的多層（multiple layer)係藉由光學 微影與一已知的蝕刻技術如電漿蝕刻來定義堆疊閘極結構

9163twf1.ptc 第14頁 1228834 _案號92137261_年月日__ 五、發明說明（7) 8。蝕刻的持續時間可選擇於基底丨〇的一部份被去除之前 終止。堆疊閘極結構8的側壁將因蝕刻而有被破壞的傾 向。也就是說，這些側壁可包含懸空鍵（d a n g 1 i n g bond) ’ 用以提供有害污染物（deleterious contaminant) 適時的鍵結位置（b ο n d i n g s i t e )。於一實施例中，離子植 入與大部分基底1 0相反型態的摻質到基底1 〇與控制閘極i 8 中，其中離子植入步驟係自對準（sel f-al igned)於堆疊閘 極結構8的側壁，以於堆疊閘極結構8相對側邊的基底i 〇中 形成源極/汲極區20。 請參照第2圖，一介電襯層（liner dielectric layer )22形成於堆疊閘極結構8的側壁上。介電襯層22較 佳包括一熱成長氧化物，其係將堆疊閘極結構8曝露於熱 能（thermal radiation)與一氧霧沫氣（oxygen-entrained g a s )所形成的。介電襯層2 2的形成可修補因定義堆疊閘極 結構8之蝕刻步驟所造成的損害。相信氧可及時填補鍵結 位置如钱刻步驟產生的懸空鍵，因而堵住進入堆疊閘極結 構8與從其中出來之移動路徑（migrati〇n avenue)。因 此，在後續曝露於熱能期間，外來的物質不太可能流入且 摻質不太可能從堆疊閘極結構8流出。 之後，請參照第3圖，於至少部分介電襯層2 2上形成 一氮化阻障層24，以於鄰接穿隧氧化層12邊緣處產生一電 子阻障（electron barrier)。形成氮化阻障層24的方法有 很多種。舉例來說，氮化阻障層2 4係於一爐中經由一熱氮 化製程（thermal nitrification process)形成的 〇 較特

9163twf1.ptc 第15頁 1228834 _案號 92137261_年月日__ 五、發明說明（8) 別的是於含氮氣體如N20或NH32存在下加熱介電襯層22， 使氮原子吸附於介電概層22表面並且與其中的石夕原子鍵 結。於此例子中，氮化阻障層2 4的厚度會大於3 0埃。另一 種形成氮化阻障層24的方法是在有N2或1〇的存在下使用快 速熱製程（rapid thermal processing，簡稱RTP)回火介 電襯層22。另外，氮化阻障層24還可暴露介電襯層22於一 N2電漿中形成。於後面兩個例子中，氮化阻障層2 4的厚度 約將不大於30埃。 依照本發明之一方面來看，阻障層2 4係鄰接閘介電層 1 2邊緣形成且至少部分延伸於源極/汲極區2 0上。於圖示 的實施例中，阻障層2 4係沿著離開基底1 0之一方向延伸於 閘介電層1 2的一邊緣上，以致阻障層2 4之最大範圍係垂直 延伸至基底1 0。於一改良的實施例中，阻障層2 4係沿著平 行基底1 0之一方向離開介電層的邊緣延伸，以使阻障層2 4 之最大範圍延伸於平行基底10之一方向。於進一步的實施 例中，阻障層2 4係鄰接閘介電層1 2邊緣形成，以沿著離開 基底10之一方向延伸並平行基底10之一方向延伸。 如前述，氮化阻障層2 4可捕捉在浮置閘極1 4與源極/ 汲極區2 0之間移動的負電荷，因而抑制最終非揮發記憶元 件的漏電流。因此，記憶元件的快速抹除效應將被降低。 尤其，記憶元件可被多次編程與抹除而不需關心啟始電壓 的下降。 請接著參照第4圖，可選擇於氮化阻障層2 4上形成一 介電間隙壁2 6。介電間隙壁2 6可包括任何習知適合的絕緣

9163twf1.ptc 第16頁 1228834 _案號 92137261_年月日__ 五、發明說明（9) 材料。較佳的介電間隙壁2 6是使用一四乙氧基矽烷 (tetraethylorthosi 1 icate ，簡稱TE0S)源的化學氣相沈 積（CVD)形成的一氧化物。 範例 根據本發明形成具有2 0 0埃之氮化阻障層與的一非揮 發記憶元件的數個樣品。還有形成一傳統的非揮發記憶元 件的樣品作為對照之用。之後，所有樣品被編程與抹除循 環1 0 0次，以決定每一樣品之最初抹除與經1 0 0次循環的抹 除之間的啟始電壓差。第5圖係傳統樣品3 0與依照本發明 之樣品3 2的最初抹除與經1 0 0次循環後的抹除之間的電壓 差之圖表。傳統樣品3 0顯示出的電壓差比樣品3 2顯示出的 電壓差大。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作各種之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。

9163twf1.ptc 第17頁 1228834 _案號 92137261_年月日__ 圖式簡單說明 第1圖係依照本發明之一較佳實施例之記憶元件的剖 面示意圖，其具有一堆疊閘極結構； 第2圖係第1圖所示之記憶元件的剖面示意圖，其中有 一氧化襯層形成於堆疊閘極結構的側壁上； 第3圖係第2圖所示之記憶元件的剖面示意圖，其中有 一氮化阻障層形成於氧化襯層上； 第4圖係第3圖所示之記憶元件的剖面示意圖，其中有 一氧化間隙壁形成於氧化襯層氮化阻障層上；以及 第5圖係依照本發明之非揮發記憶元件的最初抹除與 經1 0 0次循環後的抹除之間的啟始電壓差之圖表。 圖式標示說明 8 :堆疊結構 10 基 底 12 閘 極 介 電 層 14 浮 置 閘 極 16 第 二 介 電 層 18 控 制 閘 極 20 源 極/ >及極區 22 介 電 襯 層 24 阻 障 層 26 介 電 間 隙 壁 30 傳 統 樣 品 32 本 發 明 之 樣品

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Claims (1)

1228834 _案號92137261_年月曰 修正_ 六、申請專利範圍 1 . 一種形成非揮發記憶元件的方法，包括： 於一基底上提供一堆疊結構，該堆疊結構包括一第一 介電層、一浮置閘極、一第二介電層以及一控制閘極； 於該堆疊結構之側壁上形成一介電襯層；以及 於該介電襯層之至少一部份上形成一阻障層。 2 .如申請專利範圍第1項所述之方法，其中該阻障層 包括一氮化碎層。 3.如申請專利範圍第2項所述之方法，其中： 該記憶元件是一快閃記憶胞； 該方法包括植入摻質到該基底的區域内，以於該基底 中形成複數個源極與汲極區；以及 該方法更包括於該氮化矽層上形成一二氧化矽間隙 后奢〇 4 ·如申請專利範圍第2項所述之方法，其中形成該介 電襯層包括施行熱氧化製程，使得該介電襯層包括二氧化 石夕〇 5 .如申請專利範圍第4項所述之方法，其中形成該氮 化石夕層包括低壓化學氣相沈積（L P C V D )氮化石夕沈積法。 6. 如申請專利範圍第5項所述之方法，其中該氮化矽 層的厚度大於30埃。 7. 如申請專利範圍第4項所述之方法，其中形成該氮 化矽層包括在有1或1^20的存在下施行快速熱製程。 8. 如申請專利範圍第7項所述之方法，其中該氮化矽 層的厚度小於30埃。

9163twf1.ptc 第19頁 1228834 _案號92137261_年月日_i±±_ 六、申請專利範圍 9 .如申請專利範圍第4項所述之方法，其中形成該氮 化矽層包括暴露該介電襯層於一 \電漿中。 1 0 .如申請專利範圍第9項所述之方法，其中該氮化矽 層的厚度小於30埃。 1 1 .如申請專利範圍第1項所述之方法，其中形成之該 阻障層係沿著離開該基底之一方向延伸於該第一介電層的 一邊緣上。 1 2 .如申請專利範圍第1 1項所述之方法，其中該阻障 層之最大範圍係垂直延伸至該基底。 1 3 ·如申請專利範圍第1 2項所述之方法，其中形成之 該阻障層係延伸至該記憶元件的一源極/汲極區。 1 4 ·如申請專利範圍第1項所述之方法，其中形成之該 阻障層係鄰接於該第一介電層的一邊緣。 1 5 .如申請專利範圍第1 4項所述之方法，其中形成之 該阻障層係沿著平行該基底之一方向離開該第一介電層的 該邊緣延伸。 1 6 .如申請專利範圍第1 5項所述之方法，其中該阻障 層之最大範圍係延伸於平行該基底之一平面。 1 7.如申請專利範圍第1 6項所述之方法，其中形成之 該阻障層係延伸至該記憶元件的一源極/汲極區上。 1 8.如申請專利範圍第1 6項所述之方法，其中形成之 該阻障層更包括沿著離開該基底之一方向延伸於該第一介 電層的該邊緣上。 1 9 .如申請專利範圍第1 8項所述之方法，其中該阻障

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