TWI222083B - Data output circuit in combined SDR/DDR semiconductor memory device - Google Patents

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玖、發明說明： 相關申請案交叉參照 本申請案要求2002年9月19日向韓國智慧財產局申請之 韓國專利申請案第2002-57454號之優先權，基於所有目的 將該案以引用方式全部併入本文中。 【發明所屬之技術領域】 本揭示内容係關於一種半導體記憶體裝置，更特定言之 ，係關於一種合併單資料率/雙資料率（smgle data rate/double data rate ; SDR/DDR)同步半導體記憶體裝置中 的一資料輸出電路。 【先前技術】 一般而言，同步半導體記憶體裝置以一單資料率模式運 作，其中在一時脈週期期間，針對各資料輸入/輸出接針輸 入/輸出一位元資料。然而，為改善一資料輸入/輸出率，已 使用在一雙資料率模式下運作的半導體記憶體裝置，其中 在一時脈週期期間針對各資料輸入/輸出接針輸入/輸出二 位元資料。 一半導體記憶體裝置包括若干資料輸出電路，各資料輸 出電路皆被指$ _ 卜 疋—/貝料接針並包括一資料輸出缓衝器以及 一資料輸出驅動哭，、，^ 郎 以♦從記憶體單元讀取的内邵資料向 外部輸出。 傳、'无口併早資料率/雙資料率半導體記憶體裝置中，因 料L、之、斤有貝料輸出緩衝器皆可用作合併單資料率/雙資 ^衝器’⑨資料輸出缓衝器的數目增加，資 87976 料輸出缓衝器的效率劣化。 的圖1Λ傳統合併單資料率/雙資料率半㈣記憶體裝置中 的一貧料輸出電路的方塊圖。 1考圖1 “料輸出€路包括—資料輸出缓衝器100及 -貧料輸出驅動器200。此處，該資料輸出緩衝器1〇〇包括 四個資料鎖存器⑴至114與兩個驅動器121及122。 假定該半導體記憶體裝置運作於—雙資料率模式。在此 種情形下，該等第-及第三資料鎖存器⑴及⑴回應一偶 數時脈CLK—E而鎖存偶數資料D—Ε，並轉換已鎖存之資料的 位準以輸出該資料。因此，該等第—及第三資料鎖存器⑴ 及113鎖存欲在—時脈之上升邊緣輸出之資料，而第二及第 四鎖存器112及114則鎖存欲在該時脈之下降邊緣輸出之資 料。 驅動器121及122驅動從資料鎖存器丨丨丨至丨14接收的資料 ，以便輸出一上拉控制信號PB及一下拉控制信號Νβ。 貝料輸出驅動器200包括一上拉電晶體pM〗及一下拉電 晶體Ν Μ1。 此處，上拉電晶體ΡΜ1係由一 PMOS電晶體所形成，而下 拉電晶體Ν Μ1係由一 Ν Μ 0 S電晶體所形成。上拉電晶體p M j 及下拉電晶體NM1受到閘控，以分別回應從資料輸出緩衝 器100輸出的上拉控制信號PB及下拉控制信號NB。當上拉 控制信號PB處於一低位準時，上拉電晶體pM1被開啟，以 輸出一高位準的輸出資料DQ。當上拉控制信號nb處於一高 位準時，下拉電晶體NM1被開啟，以輸出一低位準的輸出 87976 1222083 資料dq。 同時，假定該半導體記憶體裝置運作於一單資料率模式 。在此種情形下，未使用第二及第四資料鎖存器丨丨2及j i 4 。換言之，第一及第三鎖存器Π1及113在一資料輸出時脈 CLKDQ的上升邊緣鎖存資料D1，並轉換已鎖存之資料的位 準以輸出該資料。 驅動器121及122驅動從資料鎖存器111至！ 14接收的資料 ’以輸出上拉控制信號PB及下拉控制信號nb，就如在雙資 料率模式情形下一般。 資料輸出驅動器200將輸出資料DQ輸出至外部，以回靡 上拉控制信號PB及下拉控制信號NB。 如上所述’傳統資料輸出緩衝器1 〇〇在單資料率模式下鎖 存並輸出一位元資料，而在雙資料率模式下則鎖存並輸出 二位元資料。

衝為。當薇半導體記憶體裝置運作於χ8雙資料率模式下時

87976 換言之，除圖1之合併單資 卜’傳統半導體記憶體裝置 1222083 還需要-專用單資料率資料輸出電路。 圖2為傳統早貧料率/雙資料率半導體記憶體 合併單資料率/雙資料率資料輸出電路的電路圖、-该傳統單資料率/雙資料率半 d 資料率資料輸出電路的電路圖。下文將透過=== 之資料輸出電路之比較來說明傳統資料輸出電路。 太因此’傳料資料率/雙資料率半導體記憶體裝置所 ^料‘出、U衝器數目等於資料輸入/輸出接針的數目，且二 丰貧料輸讀衝器❹料用單資料率資料輸出緩衝哭， 並且無法在雙資料率模式下使用。 叩 本發明之具體實施例解決傳統技術中的此等及其他缺點。 【發明内容】 ^ 本發明之具體實施例提供一種資料輸出電路，其藉由在 合併單資料率/雙資料率（sdr/ddr)半導體記憶體裝^中合 併貝料車則出緩衝益，而得以減少資料輸出缓衝器的數目， 並小晶片的尺寸。 【實施方式】 現在將參考呈現本發明較佳具體實施例之附圖來詳細說 明本發明。 圖4為根據本發明一項具體實施例之合併單資料率/雙資 料率（SDR/DDR)半導體記憶體裝置中之資料輸出電路的方 塊圖。蒼考圖4，貧料輸出黾路包括一資料輸出緩衝哭3 0 0 與第一及第二資料輸出驅動器410及420。此處，資料輸出 瑗衝器300包括第一至第四貧料鎖存器311至314、第一至第 87976 I2220B3 四驅動器321至324，以及複數個開關SW1至SW4。 弟一 ’假足$亥半導體元憶體裝置運作於一單資料率模式 。在此種情形下，第一及第三開關SW1及SW3被關閉，且 第二及第四開關SW2及SW4被開啟。 第一至第四資料鎖存器311至314分別鎖存第一資料〇1或 第二貧料D2 ’以回應一資料輸出時脈CLKDQ，並轉換已鎖

存之貝料的仏準以輸出该貧料。此處’資料輸出時脈ClkdQ 係一回應一時脈之上升邊緣或下降邊緣而產生的時脈信號 。在此種情形下，假定會回應該時脈之上升邊緣而產生資 料輸出時脈CLKDQ。 第一及第三資料鎖存器311及313鎖存第一資料di，該第 一資料D1係經由第一資料輸出驅動器41〇輸出至一第一資 料輸入/輸出接針（未顯示）。第二及第四 3H鎖存第：娜2,㈣：娜勒由第;:資㈣出 驅動器420輸出至一第二資料輸入/輸出接針（未顯示）。 第一至第四驅動器321至324分別預驅動從第一至第四資 料鎖存器311至314輸出的資料，以輪出第一及第二上拉控 制信號削及PB2與第-及第二下拉控制信號㈣及贈。工 第-資料輸出驅動器410回應第—上拉控制信號削及第 -下拉控制信號顧而驅動—第一輪出觸點區（未顯示），以 在該時脈的上升邊緣輸出―位元的輪出資料吻，其為一 單資料率資料。此外，第二資料輸出驅動器❽❹第二上 拉控制信細2及第二下拉控制信號咖而驅動—第二輸 出觸點區(未顯示），以在該時脈之上升邊緣輸出另一位元的 87976 -10 - 1222083 輸出資料DQ2，其為單資料率資料。 結果’真料輪出缓衝器3 0 0鎖存並輸出二位元資料，其在 單貧料率模式下將同時輸出至兩個資料輸入/輪出接針。 現在將詳細說明第一資料輸出驅動器4 1 0的結構。第一資 料輸出驅動器410包括一上拉電晶體ρΜΓ& —下拉電晶體 ΝΜ1。此處，該上拉電晶體ρμι係由一 PMOS電晶體所形成 ，而該下拉電晶體ΝΜ1則是由一 NMOS電晶體所形成。上拉 電晶體ΡΜ1係形成於一外部源電壓與該輸出觸點區之間， 下拉電晶體ΝΜ1係形成於接地與輸出觸點區之間。第二資 料輸出驅動器420的結構與第一資料輸出驅動器41〇的結構 相同，因此不再重複說明第二資料輸出驅動器42〇的結構。 同時，假定該半導體記憶體裝置運作於一雙資料率模式 。在此種情形下，第一及第三開關SW1及SW3被開啟，且 第二及第四開關S W2及S W4被關閉。 該等第一及第三資料鎖存器31〗及313回應一偶數時脈 CLK一E而鎖存偶數資料D—E，並轉換已鎖存之資料的位準以 输出該資料。該等第二及第四資料鎖存器312及314回應一 奇數時脈CLK—0而鎖存奇數資料D—〇，並轉換已鎖存之資 料的位準以輸出該資料。 此處’偶數時脈CLK_E為—回應—時脈之上升邊緣而產 生的時脈信號，而且奇數時脈CLK_〇為回應該時脈之下降 邊緣而產生的時脈信號。 □為第一及第四開關SW2及SW4處於關閉狀態，故第一 及第四驅動益322及324不運作。第-驅動器321接收從第— 87976 -11 - 1222083 及第二資料鎖存器311及312輸出的資料，以輸出第一上拉 控制信號PB1。第三驅動器323接收從第三及第四資料鎖存 器3 1 3及3 14輸出的資料，以輸出第一下拉控制信號NB j。 因此’會該時脈的上升邊緣與下降邊緣分別產生第一上拉 控制信號PB 1及第一下拉控制信號nb 1。 第一貧料輸出驅動器4 1 〇回應第一上拉控制信號pB丨及第 一下拉控制信號NB 1而驅動第一輸出觸點區（未輸出），以在 一時脈週期期間輸出二位元資料，即一雙資料率資料。此 處，泫等一位元貧料包括在該時脈之上升邊緣的一位元資 料及在該時脈之下降邊緣的一位元資料。 在圖4心万塊圖中，回應雙資料率模式或單資料率模式， 使用開關SWiSSWA而得以使第一至第四資料鎖存器311 至3 14的輸出被輸入至適當的資料輸出驅動器。 或者亦可使用其他類型的互連來代替使用開關作為互 f。例如，在雙資料率模式下，形成金屬線路以將第二及 第四貝料鎖存器312及314的輸出透過第一及第三驅動器 321及323連接至第一資料輸出驅動器4丨〇。此外，在單資料 a模式下形成金屬線路以將第二及第四資料鎖存器3丨2及 的鈿出逐過第二及第四驅動器322及3連接至第二資 料輸出驅動器420。 ” 根據本發明之合併單資料率/雙資料率半導體記憶 二且中〈用於雙貧料率模式的資料輸出電路之電路圖。 換° H圖合併單資料率/雙資料率輸出電路係設定為 又貝料率才旲式〈貧料輸出電路。參考圖4及5，資料輸 87976 -12 - 1222083 出緩衝器300包括第一至第四資料鎖存器31 1至314，該等第 一至第四資料鎖存器311至314分別包括資料鎖存裝置331 至3 34、位準轉換單元341至344及緩衝器351至354。此夕卜， 因為圖5之資料輸出電路專用於雙資料率模式，故第一資料 輸出驅動器410係透過第一及第三驅動器321及323連接至 資料輸出缓衝器300 ;然而，第二資料輸出驅動器420未連 · 接至資料輸出缓衝器300。 * 更明確地說，第一資料鎖存器3 1 1包括第一資料鎖存裝置 · 331、第一位準轉換單元341及第一緩衝器351。 第一資料鎖存裝置33 1接收偶數緩衝器控制信號 PTRST_E、偶數時脈CLK_E及偶數資料D_E。此處，偶數缓 衝器控制信號PTRST—E控制偶數資料D—E的輸出。換言之， 當偶數緩衝器控制信號PTRST_E係致動至一預定位準（即 本發明之一高位準）時，會回應偶數時脈CLK_E而輸出有效 偶數資料1)_£。 更明確地說，第一資料鎖存裝置331係由反相器IV1、反 籲 相器IV2、NAND閘極NANDI、NOR閘極NOR1及NOR閘極 N0R2所組成。反相器IV2反轉偶數缓衝器控制信號 PTRST_E 〇 NOR閘極NOR2對偶數資料D—Ξ的反轉資料及偶 數緩衝器控制信號？丁尺8丁3的反轉信號執行N〇R運算。 NAND閘極NAND1對偶數時脈CLK—E的輸出及NOR閘極 N0R2的輸出執行NAND運算，以輸出一第一輸出信號OT1。 NOR閘極NOR1對偶數時脈CLK—E的反轉信號及NOR閘 極NOR2的輸出執行一 NOR運算，以輸出一第二輸出信號 87976 -13 - 1222083 OT2。 第一位準轉換單元34 1將第一輸出信號〇T 1的内部電壓 位準轉換成外部電壓位準。更明確地說，第一位準轉換單 元341係由一反相器INV與交叉耦合之PMOS電晶體ΡΤ1、 ΡΤ2及NMOS電晶體ΝΤ1、ΝΤ2所形成。 當第一輸出信號ΟΤ1係處於一高位準時，NMOS電晶體 · ΝΤ1被開啟，而得以開啟PMOS電晶體ΡΤ2，故輸入至第一 · 缓衝器351之一 PMOS電晶體ΡΤ3之閘極的信號之位準變高。鲁 當第一輸出信號ΟΤ1係處於低位準時，NMOS電晶體ΝΤ2被 開啟，故輸入至第一缓衝器351之一 NMOS電晶體NT3之閘 極的信號之位準變低。 第二資料鎖存器312亦包括第二資料鎖存裝置332、第二 位準轉換單元342及第二緩衝器352。因為第二資料鎖存裝 置332、第二位準轉換單元342及第二缓衝器352之結構相同 於第一資料鎖存裝置331、第一位準轉換單元341及第一缓 衝器3 5 1之結構相同，故此處不再對其進行重複說明。 鲁 此處，第二資料鎖存裝置332接收一奇數缓衝器控制信號 ” PTRS丁—〇、奇數時脈CLK—〇及奇數資料D —〇。奇數缓衝器 控制信號PTRST—〇控制奇數資料D_〇的輸出。換言之，僅 當奇數缓衝器控制信號PTRST_0致動至一高位準時，才回 應奇數時脈CLK—〇而輸出有效奇數資料D—〇。 第三資料鎖存器313包括第三資料鎖存裝置333、第三位 準轉換單元343及第三緩衝器3 53。因為第三位準轉換單元 343及第三缓衝器353之結構相同於第一位準轉換單元341 87976 -14 - 1222083 及第緩衝杂3 51，故此處不再對其進行重複說明。第三資 料鎖存裝置333及第一資料鎖存裝置331之結構的差異在於 第二貝料鎖存器333包括一 NANE^ 極NAND2，而非第一 貝料鎖存I置33 1之反相器IV2及NOR閘極n〇R2。 第四資料鎖存器3i4包括第四資料鎖存裝置334、第四位 準轉換單元344及第四缓衝器354。因為第四資料鎖存裝置 〕34、第四位準轉換單元344及第四缓衝器之結構相同於 第三資料鎖存裝置333、第三位準轉換單元343及第三缓衝 器353之結構，故此處不再對其進行重複說明。 現在將說明圖5之資料輸出電路的運作。 首先，假定偶數緩衝器控制信號PTRST—E及奇數緩衝器 控制信號PTRST一0皆被致動至一高位準。 若當偶數時脈CLK_E處於上升邊緣或高位準時偶數資料 D一E處於一高位準，則第一資料鎖存裝置331輸出一低位準 的仏唬，且第二貧料鎖存裝置3 3 3輸出一低位準的信號。因 此，第一及第三緩衝器351及353之PM〇s電晶體被開啟，且 第一及第二節點N1及N2之電壓位準變高。 第一至第四驅動器321至324係以反相器類型所形成。因 此，第—及第三缓衝器351及353之輸出被反轉而變成第一 上拉控制信號PB 1及第一下拉控制信號NB丨。因此，根據一 低位準的第—上拉控制信號PB 1而開啟上拉電晶體PM1，以 便將一向位準的資料DQ向外部輸出。 若當偶數時脈CLK—E處於上升邊緣或高位準時偶數資料 D-E處於一低位準’則第一資料鎖存裝置33 1輸出一高位準 87976 -15- 1222083 的信號，且第三資料鎖存裝置33 3輸出一高位準的信號。因 此，第一及第三緩衝器351及353的NMOS電晶體被開啟，第 一及第二節點N1及N2的電壓位準變低。 結果，會根據一高位準的第一下拉控制信號NB 1來開啟 下拉電晶體NM1，以便將一低位準的資料DQ向外部輸出。 當偶數時脈CLK_E處於一上升邊緣或高位準時，奇數時 · 脈CLK—Ο處於一下降邊緣或低位準。當奇數時脈CLK—Ο處 · 於一下降邊緣或低位準時，會將一高位準信號及一低位準 _ 信號分別輸入至第二缓衝器352中的PMOS電晶體及NMOS 電晶體。會將相同的信號輸入至第四緩衝器354。因此，當 偶數時脈CLK—E處於一上升邊緣或高位準時，第二及第四 緩衝器352及354處於一關閉狀態。 當奇數時脈CLK_〇處於一上升邊緣或高位準時，會根據 奇數資料D—0來決定第一及第二節點N1及N2的狀態，從而 決定輸出資料。當奇數資料D_〇處於一高位準時，會將一 高位準的輸出資料DQ向外部輸出，且當奇數資料0_0處於 _ 一低位準時，會將一低位準的輸出資料DQ向外部輸出。 . 當奇數時脈CLK_〇處於一上升邊緣或高位準時，偶數時 脈CLK_E處於一下降邊緣或低位準，故第一及第三缓衝器 3 5 1及3 5 3處於一關閉狀態。 當偶數缓衝器控制信號PTRST_E&奇數緩衝器控制信號 PTRST_〇被停用至一低位準時，資料輸出電路運作如下。 當偶數缓衝器控制信號於一低位準時，第一 資料鎖存裝置331的NOR閘極NOR2輸出一低位準的信號。 87976 -16 -

因此，NAND閘極NAND1輸出一高位準的信號，以關閉第 一緩衝器351的PMOS電晶體PT3。輸入至第一缓衝器351之 NMOS電晶體NT3的信號之位準係根據偶數時脈CLK—E決 定。當奇數緩衝器控制信號？丁118丁_〇處於一低位準時，第 二缓衝器352的PMOS電晶體被關閉，且輸入至該第二緩衝 為3 5 2之N Μ 0 S電晶體的信號之位準係根據奇數時脈 · CLK—0決定，就如第一資料鎖存裝置331的情形一般。 · 因此，會根據偶數時脈CLK_E與奇數時脈CLK—〇的切換 · 來開啟第一缓衝器351之NMOS電晶體NT3或第二緩衝器 352之NMOS電晶體，促使第一節點N1的位準變低。因此， 第一上拉電晶體PM1被關閉。 當偶數緩衝器控制信號PTRST—E處於一低位準時，第三 資料鎖存裝置332的NAND閘極NAND2輸出一高位準的信 號。因此，NOR閘極NOR 1輸出一低位準的信號，且第三缓 衝器353的NMOS電晶體被關閉。輸入至第三缓衝器353之 PMOS電晶體的信號之位準係根據偶數時脈CLK_E決定。當 春 奇數緩衝器控制信號PTRST—〇處於一低位準時，第四緩衝 _ 器354的NMOS電晶體被關閉，且第四緩衝器354的NMOS電 晶體被關閉，就如第三資料鎖存裝置333的情形一般。此外 ，第四緩衝器354的PMOS電晶體之位準係根據奇數時脈 CLK_〇決定。 因此，會根據偶數時脈CLK—E或奇數時脈CLK—0的切換 來開啟第三緩衝器353之PMOS電晶體或第四缓衝器354之 PMOS電晶體，促使第二節點N2的位準變高。此外，第一下 87976 -17- 1222083 拉電晶體NM1被關閉。 因此，當偶數緩衝器控制信號簡T—E及奇數缓衝器控 制信號PTRST—Ο被停用至—低位準時，第—上拉電晶體 PM1及第一下拉電晶體NM1被關閉，促使第—資料輸出驅 動器4 10輸出高阻抗的資料。 如上所述’根據本發明之資料輸出緩衝器在雙資料率模 式下使用—資料輸人戰接針鎖存並輸出奇數資料D 〇與 偶數資料0_£。 —、

圖6為根據本發明一項具體實施例之用於單資料率模 的-貝料輸出電路之電路圖。換言之，圖6之電路的形成 式為：將圖4之合併單資料率/雙資料率資料輸出電路設 成用於單資料率模式的資料輸出電路。圖6之資料輸出電路 的結構與圖5之資料輸出電路的結構相同。因此，此處不再 重複說明圖6之資料輸出電路的結構。圖6之資料輸出電路 與圖5之資料輸出電路的差異如下。

因為圖6之資料輸出電路專用於單資料率模式，故第一資 料輸出驅動器410係透過第一及第三驅動器321及323連接 至資料輸出緩衝器300的第一及第三資料鎖存器311及313， 且第二資料輸出驅動器420係透過第二及第四驅動器322及 324連接至資料輸出緩衝器3〇〇的第二及第四資料鎖存器 312及314 。 現在將說明圖6之資料輸出電路的運作。 首先，假足弟一及弟二緩衝器控制信號PTRST 1及 PTRST〜2皆被致動至一高位準。此處，第—及第二缓衝器 87976 -18- 1222083 控制信號PTRST_1及PTRST_2分別控制第一及第二資料D1 及D2的輸出。換言之，當第一及第二緩衝器信號PTRST_1 及PTRST—2皆被致動在一預定位準（即本發明之高位準）時， 會回應一資料輸出時脈CLKDQ而輸出有效第一及第二資料 D1 及 D2。 當資料輸出時脈CLKDQ處於上升邊緣或高位準時，第一 及第三資料鎖存裝置3 11及333接收第一資料D 1及輸出信號 ，以分別控制第一及第三緩衝器351及353之PMOS電晶體及 NMOS電晶體。此夕卜，第二及第四鎖存裝置332及334接收第 二資料D2及輸出信號，以分別控制第二及第四緩衝器352 及354的PMOS電晶體及NMOS電晶體。 當第一資料D1處於一高位準時，第一資料鎖存裝置331 輸出一低位準的信號，第三資料鎖存裝置333輸出一低位準 的信號。因此，第一及第三缓衝器351及353之PMOS電晶體 被開啟，且第一及第三節點N1及N3之電壓位準變高。因此 ，會藉由一低位準的第一上拉控制信號PB 1來開啟第一上拉 電晶體PM1_。結果，將一高位準的第一輸出資料DQ1向外部 輸出。 當第一資料D1處於一低位準時，第一資料鎖存裝置331 輸出一高位準的信號，第三資料鎖存裝置333輸出一高位準 的信號。因此，第一及第三緩衝器351及353的NMOS電晶體 被開啟，第一及第三節點N1及N3的電壓位準變低。據此， 會藉由一高位準的第一下拉控制信號NB 1來開啟第一下拉 電晶體NM1。結果，將一低位準的第一輸出資料DQ 1向外 -19 - 87976 1222083 部輸出。 當第二資料D2處於一高位準時，第二資料鎖存裝置332 輸出一低位準的信號，第四資料鎖存裝置334輸出一低位準 的信號。因此，第二及第四缓衝器352及354之PMOS電晶體 被開啟，且第二及第四節點N2及N4之電壓位準變高。因此 ，會藉由一低位準的第二上拉控制信號PB2來開啟第二上拉 電晶體PM2。結果，將一高位準的第二輸出資料DQ2向外部 輸出。 當第二資料D2處於一低位準時，第二資料鎖存裝置332 輸出一高位準的信號，第四資料鎖存裝置334輸出一高位準 的信號。因此，第二及第四緩衝器352及354之NMOS電晶體 被開啟，且第二及第四節點N2及N4之電壓位準變低。據此 ，會藉由一高位準的第二下拉控制信號NB2來開啟第二下 拉電晶體NM2。結果，將一低位準的第二輸出資料DQ2向 外部輸出。 當第一及第二緩衝器控制信號PTRST_1及PTRST_2被停 用至一低位準時，圖6之資料輸出電路的運作類似於圖5之 資料輸出電路的運作，在該情形下，偶數缓衝器控制信號 PTRST_E&奇數緩衝器控制信號PTRST_0被停用至一低位 準。 因此，當第一及第二緩衝器控制信號PTRST_1及 PTRST_2被停用至一低位準時，第一及第二上拉電晶體PM1 及PM2與第一及第二下拉電晶體NM1及NM2被關閉，促使 第一及第二資料輸出驅動器4 1 0及420輸出高阻抗的資料。 87976 -20 - 如上所述，根據本發明乏咨 足貝科輸出缓衝器在單資料率模 式下使用兩個資料輸幻輸出來鎖存並輸出二位元資料。 如圖5及6所示，用於雔咨姐 ,4 ^ ^ ., 、又率楱式及單資料率模式的資 科輸出電路的結構是相同的。 之資料輸㈣路中n胁；^在料雙資料率模式 輸出^ 出驅動器42味連接至資料 用於Γ二卜，藉由將第二資料輸出驅動器420連接至 ::早=模式之資料輸出電路中的資料輸峨^ ::，處中用於鎖存及輸出偶數資 鎖存及輸出第一資料D1的雨钕 ~ I刀係用作 出奇數資料D 〇的部分係用电作、且孩電路中用於鎖存及輸 路。 刀’、乍鎖存及輸出第二資料D2的電 因為根據本發明之資料輸 資料輸出缕^ 针知出电；各不需要專用的單資料率 讀态，故可改善資料輸出缓衝器之效率。 ^本發明與圖2及3之傳統資料輸出電路 使本發明之效果更為清楚。 f 了 外1圖2及圖5,除圖5中包括第二資料輸出驅動哭42〇之 外，傳統合併單資 動“版 本發明之用沐雔、”，〜科羊貝科為出電路相同於根據 Μ月（用於雙貧料率的資料輸出電路。 圖2及圖5的資料輸出電路 同的。 咬卄彺又貝枓率杈式下是相 另 方面’在單資料率握彳 、 不會使用相η、Λ^ ，，在圖2(資料輸出電路中 曰使用相關於奇數資料1) 地說，m丄丨 -出的私路邯份。更明確 /在早貝料率模式下，用於接收奇數資料D n * 緩衝器控制作_ |卢ς 、 —、可數 a#指ST—0及奇數時脈CLK—〇的端子被接地 87976 -21 1222083 且固定於-低位準。此外，資料輸出時^lkdq(代替偶數 時脈CLK)、帛-資料D1(代替偶數資料D—£)以及緩衝器控 制信號PTRST(代替偶數緩衝器控制信號pTRsT e)被輸入， 而促使圖2之資料輸出電路在單資料率模式下運作。 因此’僅運作第—及第三資料鎖存裝置⑶及⑶、第一 及第三位準轉換單元141及⑷以及第-及第三緩衝器151 及153，然而，未運作第二及第四資料鎖存裝置η]及η*、

第二及第四位準轉換單元142及144及第二及第四缓衝器 152及 154 〇 因此’圖2之傳統資料輸出電路需要專用單資料率資料輸 出電路，如圖3所示。 二：而根據本發明之具體實施例的資料輸出電路可如圖$ 所示設定用於雙資料漆< 播斗、 … 、 ，、科羊杈式，且如圖6所示設定用於單資料 率扠式挺s <，根據本發明之具體實施例之資料輸出電 各可用A雙@料率模式及單資料率模式。 傳統：料輸出電路兼需圖2及3之資料輸出電路。此處，· 圖2(貝料‘出電路可用於雙資料率模式及單資料率模式；· 然而，圖3 >咨κ 土人 <頁科和出電路僅用於單資料率模式。因此，所 需的資料缓衝哭齡θ ^ , ' 郎數目增加，半導體記憶體裝置的尺寸增加。 相比之下，太又义Dn 、 _ &月之具體實施例降低了所需的資料緩衝 W二目处而降低了半導體記憶體裝置的尺寸。 、、、根據本發明其他具體實施例之半導體記憶體裝 置的資料輸出兩放、、 、… ％各 < 万塊圖。根據本發明另一項具體實施 例之半導體記情骨番壯班 — UL的貧料輸出電路包括一資料輸出緩 87976 -22 - 1222083 衝為5 0 0 第一貝料輸出驅動器610及一第二資料輸出驅 動器（未顯示）。 除了進一步包括開關SW5至SW8，圖7之資料輸出緩衝器 500的結構類似於圖3之資料輸出緩衝器3〇〇的結構。驅動器 321至324驅動從貧料鎖存器311至314接收的資料，以輸出 上拉控制信號ΡΒ1 —1及ΡΒ2—丨與下拉控制信號nbi j及 ， ΝΒ2一1。當開關SW5至SW8處於開啟狀態時，產生與上拉控 制信號ΡΒ1 —1及ΡΒ2—1、下拉控制信號ΝΒ1 —1&ΝΒ2 —丨相同 · 的上拉控制化號ΡΒ1—2及ΡΒ2—2與下拉控制信號ΝΒ1—2及 ΝΒ2 2。 圖8之第一資料輸出驅動器61〇包括兩個上拉電晶體 PMl一l及PMl—2與兩個下拉電晶體NM1 — 1及NM1—2。分別回 應上拉控制信號ΡΒ1 —1及ρΒ1—2而開啟上拉電晶體pMl —丨及

ΡΜ1一2，以輸出一高位準的輸出資料DQ。分別回應下拉控 制信號NB1 — 1及NB1—2而開啟下拉電晶體NM1 —1&NM1 2 ，以輸出一低位準的輸出資料DQ。 在圖8所示之本發明另一項具體實施例中，一資料輸出驅 動器610包括兩個上拉電晶體PM1 —1&pM1—2與兩個下拉電 晶體NM1 —1及NM1 一2。然而，可改變上拉電晶體與下拉電 晶體的數目。 根據本發明之具體實施例，可降低所需的資料緩衝器數 目，方式為：將合併單資料率/雙資料率半導體記憶體裝置 中的資料輸出緩衝器合併。因此，可縮小半導體記憶體裝 置的尺寸。此外，藉由減少資料缓衝器的數目，可減少驅 87976 -23 - 1222083 動資料輸出驅動器之信號間的扭斜。 現在將以非限制方式說明本發明的具體實施例。 根據本發明的一方面，在一合併單資料率/雙資料率半導 體記憶體裝置中提供一資料輸出電路，該資料輸出電路包 括··第一及第三資料鎖存器，在一雙資料率模式下，該等 第一及第三資料鎖存器回應一偶數時脈而鎖存偶數資料， · 並分別產生一第一上拉控制信號及一第一下拉控制信號， · 在一單資料率模式下，該等第一及第三資料鎖存器回應一 φ 資料輸出時脈鎖存第一資料，並分別產生該第一上拉信號 及該第一下拉信號；第二及第四資料鎖存器，在一雙資料 率模式下，該等第二及第四資料鎖存器回應一奇數時脈而 鎖存奇數資料，並分別產生該第一上拉控制信號及該第一 下拉控制信號，在一單資料率模式下，該等第二及第四資 料鎖存器回應該資料輸出時脈而鎖存第二資料，並分別產 生一第二上拉控制信號及一第二下拉控制信號；一第一資 料輸出驅動器，其回應該第一上拉控制信號及該第一下拉 鲁 控制信號而_將第一輸出觸點區驅動至一預定電壓位準；以 、 及一第二資料輸出驅動器，其回應該第二上拉控制信號及 該第二下拉控制信號而將一第二輸出觸點區驅動至一預定 電壓位準。 根據本發明之一項具體實施例，該第二資料輸出驅動器 可在單資料率模式下電連接至該等第二及第四資料鎖存器 ，且可在雙資料率模式下與該等第二及第四資料鎖存器分 離。 87976 -24- 根據本發明之另一方面之合併單資料率/雙資料率半導 體記憶體裝置中之另一資料輸出電路包括：一資料輸出緩 衝器，用於鎖存及輸出從一記憶體單元輸出的資料；以及 多個資料輸出驅動器，其回應該資料輸出缓衝器的一輸出 信號而產生輸出資料，其中該資料輸出缓衝器包括：一偶 數資料輸出缓衝器單元，在一雙資料率模式下，該偶數資 料輸出缓衝器單元回應一偶數時脈而鎖存並輸出偶數資料 ，該資料將被輸出至一第一資料接針，在一單資料率模式 下，該偶數資料輸出緩衝器單元回應一資料輸出時脈而鎖 存並輸出第一資料，該資料將被輸出至該第一資料接針； 以及一奇數資料輸出缓衝器單元，在一雙資料率模式下， 該奇數資料輸出緩衝器單元回應一奇數時脈而鎖存並輸出 奇數資料，該資料將被輸出至該第一資料接針，並回應該 資料輸出時脈而鎖存並輸出第二資料，該資料將被輸出至 一第二資料接針。 本發明之一項具體實施例可進一步包括：一第一資料輸 出驅動器、在雙資料率模式下，會將該第一資料輸出驅動 器電連接至該偶數資料輸出緩衝器單元及該奇數資料輸出 緩衝器單元，並且在單資料率模式下，將該第一資料輸出 驅動器連接至該偶數資料輸出緩衝器單元，且與該奇數資 料輸出單元分離；以及一第二資料輸出驅動器，其在單資 料率模式下電連接至奇數資料輸出緩衝器單元。 根據本發明之另一方面之合併單資料率/雙資料率半導 體記憶體裝置中之資料輸出電路包括：一資料輸出缓衝器 87976 -25 - ’其鎖存並輸出從_ 第-資料於Φ B fe’單元輸出的資爿，·以及第一及 Μ 其回應該資科輸出緩衝器的一輸出 k唬而驅動第一及第- 钿出 一知出觸點區至一預定電壓位準，Jt 中孩貧料輸出緩衝哭句虹 ^ …， 千具 … 叩括—弟一貧料輸出緩衝哭單亓3 ::!:輸出;衝器單元，”在，料會 ::寺弟及弟-貧料輪出缓衝器單元電連接至第一資料 =驅動器並鎖存將輪出至該第一輸出觸點區的偶峨: 及可數貧料，以回岸—昧^ 心時脈信唬的上升邊緣及下降邊缘， 且在一單資料率模式下，备 牛乂、、象 0壯β罘貝科輸出缓衝器單元 笔連接至該第一資料輸出 、竹掏出驅動斋，並鎖存將輸出至該第— 輸出觸點區的資料，以回岸時 u愿点呀脈^唬的上升邊緣或下 邊緣，以及將該第二資料輸出緩衝器單元電連接至該第二 資料輸出驅動器並鎖存將輸出至第二輸出觸點區的資料了 以回應该時脈仏號的上升邊緣或下降邊緣。 以上資料輸出電路可進一步包括：—第—時脈緩衝器， 器回應該時脈的上升 時脈；以及m緩衝器’在雙資 料率模式下’該第二時脈緩衝器回應該時脈的下降邊緣而 產生該奇數時脈，其中在單資料率模式下’該第—時脈緩 衝器係用以產生該資料輸出時脈。 雖然本發明已經參考其較佳具體實施例作特別顯示與說 明’不過熟習本技術之人士應知道各種變更的形式及細節 ，而不會脫離如隨附申請專利範圍所界定的本發明精神2 範噚。 87976 -26 - 1222083 【圖式簡單說明】 藉由詳細說明本發明之示範性具體實施例且參考附圖， 可更加明白本發明之具體實施例之以上方面及優點。 圖1為一傳統合併單資料率/雙資料率（SDr/ddr)半導體 記憶體裝置中的資料輸出電路之方塊圖。 圖2為傳統合併單資料率/雙資料率半導體記憶體裝置 中的口、併單貝料率/雙貧料率資料輸出電路之電路圖。 圖3為-傳統合併單資料率/雙資料率半導體記憶體裝置 中的專用單資料康咨冰止^ 、十羊貝枓輸出電路之電路圖。 圖4為根據本發明— — 、、' … /、具姐貫施例之合併單資料率/雙資 料率半導體記憶共士 、 &1置中之資料輸出電路的方塊圖。 圖5為根據本發 + 半道卿1-触 ”植貫施例之合併單資料率/雙資料率 千寸胆^己憶體裝晉击、 > ^ ^ 用於雙資料率模式的資料輸出電路 圖6為根據本夢 料輸出電路之^…、fa實施例之用於單資料率模式的資 办、电路圖。 出笔路的方塊圖 說明】 圖7及8為_根據 裝置中之資料輪 【圖式代表符號 100 111 121 112、 113 、 114 122 131 、 133 資料輸出緩衝器 資料鎖存器 驅動器 第一及第三資料鎖存裝置 87976 -27- 1222083 141 、 143 15卜 153 132 、 134 142 、 144 152 、 154 200 300 311 、 312 、 313 、 314 321 、 322 、 323 、 324 331 、 332 、 333 、 334 341 、 342 、 343 、 344 351 、 352 、 353 、 354 410 、 420 500 610

CLK_E CLK_〇

CLKDQ

D_E D_〇 D1 D2 87976 - 28 -第一及第三位準轉換單元 第一及第三缓衝器 第二及第四資料鎖存裝置 第二及第四位準轉換單元 第二及第四缓衝器 資料輸出驅動器 資料輸出緩衝器 第一至第四資料鎖存器 第一及第四驅動器 資料鎖存裝置 位準轉換單元 缓衝器 第一及第二資料輸出驅動器 資料輸出缓衝器 第一資料輸出驅動器 偶數時脈 奇數時脈 資料輸出時脈 偶數資料 奇數資料 資料 第二資料 1222083 DQ、DQl、DQ2 INV、IV1、IV2 N1 、 N2、N3、N4 NANDI、NAND2 NB、NB1 1、NB2_1、NB1 、NB2_2 NB1、NB2 NM 卜 NM2、NM1J、NM1 N〇R1、N〇R2 NT1、NT2、NT3 〇T1 OT2 PB、PBl l、PB2_1、PB1 、PB2_2 PB1、PB2

PM1、PM2、PM1_1、PM1 PT1、PT2、PT3 PTRST1 、 PTRST_2 PTRSTE SW1 - SW2> SW3 > SW4> S' 輸出資料 反相器 節點 NAND閘極 2 下拉控制信號 第一及第二下拉控制信號 2下拉電晶體 N〇R閘極 NMOS電晶體 第一輸出信號 第二輸出信號 2 上拉控制信號 第一及第二上拉控制信號 2上拉電晶體 PMOS電晶體 第一及第二缓衝器控制信號 偶數緩衝器控制信號 、SW6、SW7、SW8 開關 -29 - 87976

Claims (1)

1222083 拾、申請專利範圍： 1. 一種在合併單資料率/雙資料率（SDR/DDR)半導體記憶 體裝置中之資料輸出電路，該資料輸出電路包括： 一第一及一第三資料鎖存器，在一雙資料率模式下， 該等第一及第三資料鎖存器回應一偶數時脈而鎖存偶 數資料並分別產生一第一上拉控制信號及一第一下拉 控制信號，以及在一單資料率模式下，該等第一及第三 · 資料鎖存器回應一資料輸出時脈而鎖存第一資料並分 鲁 別產生該第一上拉控制信號及該第一下拉信號； 一第二及一第四資料鎖存器，在該雙資料率模式下， 該等第二及第四資料鎖存器回應一奇數時脈而鎖存奇 數資料，並分別產生該第一上拉控制信號及該第一下拉 控制信號，以及在該單資料率模式下，該等第二及第四 資料鎖存器回應該資料輸出時脈而鎖存第二資料，並分 別產生一第二上拉控制信號及一第二下拉信號； 一第一資料輸出驅動器，其回應該第一上拉控制信號 @ 與該第一下拉控制信號而將一第一輸出觸點區驅動至 -一預定電壓位準；以及 一第二資料輸出驅動器，其回應該第二上拉控制信號 與該第二下拉控制信號而將一第二輸出觸點區驅動至 一預定電壓位準。 2. 如申請專利範圍第1項之資料輸出電路，其中在該單資 料率模式下，該第二資料輸出驅動器係電連接至該等第 二及第四資料鎖存器，以及在該雙資料率模式下，其與 87976 1222083 該等第二及第四資料鎖存器分離。. 3 .如申請專利範圍第2項之資料輸出電路，其中該資料輸 出電路包括： 一第一開關，其在該雙資料率模式下將該第二資料鎖 存器連接至該第一資料輸出驅動器； 一第二開關，其在該單資料率模式下將該第二資料鎖 ’ 存器連接至該第二資料輸出驅動器； · 一第三開關，其在該雙資料率模式下將該第四資料鎖 鲁 存器連接至該第一資料輸出驅動器；以及 一第四開關，其在該單資料率模式下將該第四資料鎖 存器連接至該第二資料輸出驅動器。 4.如申請專利範圍第1項之資料輸出電路，進一步包括： 一第一時脈缓衝器，其在該雙資料率模式下回應一時 脈的上升邊緣而產生該偶數時脈；以及 一第二時脈缓衝器，其在該雙資料率模式下回應該時 脈的下降邊緣而產生該奇數時脈， · 其中在該單資料率模式下，該第一時脈緩衝器係用以 ， 產生該資料輸出時脈。 5 .如申請專利範圍第1項之資料輸出電路，其中當在一預 定缓衝器控制信號係處於一不活動狀態時，該等第一、 第二、第三及第四資料鎖存器產生該等第一及第二上拉 控制信號及該等第一及第二下拉控制信號，而得以關閉 該等第一及第二資料輸出驅動器。 6.如申請專利範圍第1項之資料輸出電路，其中該等第一 87976 及第二資料輸出驅動器分別包括至少兩個並聯連接的 上拉電晶體及至少兩個並聯連接的下拉電晶體。 7 . —種在合併單資料率/雙資料率半導體記憶體裝置中之 資料輸出電路’該貧料輸出電路包括： 一資料輸出緩衝器，其鎖存並輸出從一記憶體單元輸 出的資料；以及 一第一及一第二資料輸出驅動器，其回應該資料輸出 緩衝器的一輸出信號而產生輸出資料， 其中該資料輸出缓衝器包括： 一偶數資料輸出缓衝器單元，在一雙資料率模式下， 該偶數資料輸出缓衝器單元回應一偶數時脈而鎖存並 輸出偶數資料，該資料將被輸出至一第一資料接針，以 及在一單資料率模式下，該偶數資料輸出缓衝器單元回 應一資料輸出時脈而鎖存並輸出第一資料，該資料將被 輸出至該第一資料接針；以及 一奇數資料輸出緩衝器單元，在該雙資料率模式下， 該奇數資料輸出缓衝器單元回應一奇數時脈而鎖存並 輸出奇數資料，該資料將被輸出至該第一資料接針，以 及回應該資料輸出時脈而鎖存並輸出第二資料，該資料 將被輸出至一第二資料接針。 8.如申請專利範圍第7項之資料輸出電路，其中： 在該雙資料率模式下，該第一資料輸出驅動器係電連 接至該偶數資料輸出缓衝器單元及該奇數資料輸出缓 衝器單元，以及在該單資料率模式下，該第一資料輸出 87976 1222083 驅動器係連接至讀彳 、欠 -偶數貝料輸出缓衝器單 數資料輸出單元分離，n ❹以 在該單資料率模4 4、^ q ^ ，诼弟二資料輸出驅動器係電連 接土孩可數資料輸出緩衝器單元。 9. 如申請專利範圍第”之資料輸出電路，進—步包括· -第-時脈緩衝器，其在該雙資料率模式下回應一時 脈的上升邊緣而產生該偶數時脈；以及 一第二時脈緩衝器，其在該雙資料率模式下回應該時 脈的下降邊緣而產生該奇數時脈， 、其中f該單資料率模式下，該第—時脈緩衝器係用以 產生該資料輸出時脈。 10. 如申請專利範園第8項之資料輸出電路，其中當一預定 緩衝器控制信號處於一不活動狀態時會關閉該等第一 及第二資料輸出驅動器，以輸出高阻抗的輸出資料。 Π.如申請專利範圍第8項之資料輸出電路，其中該等第一 及第二資料幸命出驅動器分別包括至少兩個並聯連接的 上拉電晶體及至少兩個並聯連接的下拉電晶體。 12. -種在合併單資料率/雙資料率半導體記憶體裝置中之 資料輸出電路，該資料輸出電路包括： 一資料輸出緩衝器，其鎖存並輸出從一記憶體單元輸 出的資料；以及 第一及第二資料輸出驅動器’其回應該資料輸出缓衝 器的一輸出信號而將第一及第二輸出觸點區驅動至一 了員疋_電壓位準， 87976 1222083 …其中該資料輸出緩衝器包括一第_資料輸出緩衝器 單元及一第二資料輸出缓衝器單元， 其中在-雙資料率模式下，該等第—及第二資料輸出 緩衝器單元係電連接至該第一資料輸出驅動器，並回應 -時脈信號的上升邊緣及τ降邊緣而鎖存將被輸出至 該第一輸出觸點區的偶數資料及奇數資料，以及 其中在-單資料率模式下，該第一資料輸出緩衝器單 元係'電連接至該第-資料輸出驅動器’並回應該時脈作 號的上升邊緣或下降邊緣而鎖存將輸出至該第一輸出 觸點區的資料，以及該第二資料輸出緩衝器單元係電連 接至孩第二資料輸出驅動器，並回應該時脈信號的上升 邊緣或下降邊緣而鎖存將輸出至該第二輸出觸點區的 資料。 ! 3.如申請專利範圍第12項之資料輸出電路，其進一步包 括： 一第一時脈緩衝器，其在該雙資料率模式下回應該時 脈的上升邊緣而產生該偶數時脈；以及 一第二時脈緩衝器，其在該雙資料率模式下回應該時 脈的下降邊緣而產生該奇數時脈， 其中在該單資料率模式下，該第一時脈緩衝器係用以 產生該資料輸出時脈。 14.如申請專利範圍第12項之資料輸出電路，其中當一預定 緩衝器控制信號處於一不活動狀態時會關閉該等第一 及第二資料輸出驅動器，以輸出高阻抗的輸出資料。 87976 1222083 15. 如申請專利範圍第12項之資料輸出電路，其中該等第一 及第二資料輸出驅動器分別包括至少兩個並聯連接的 上拉電晶體及至少兩個並聯連接的下拉電晶體。 16. —種配置為在合併單資料率/雙資料率（SDR/DDR)半導 體裝置中運行的資料輸出電路之運作方法，包括： 在一雙資料率模式期間，回應一偶數時脈而使用一第 一資料鎖存器及一第三資料鎖存器來鎖存偶數資料； ^ 在該雙資料率模式期間，回應一奇數時脈而使用一第 鲁 二資料鎖存器及一第四資料鎖存器來鎖存奇數資料； 在一單資料率模式期間，回應一資料輸出時脈而使用 該第一資料鎖存器及該第三資料鎖存器來鎖存第一資 料； 在該單資料率模式期間，回應該資料輸出時脈而使用 該第二資料鎖存器及該第四資料鎖存器來鎖存第二資 料； 在該雙資料率模式期間，使用該等第一及第三資料鎖 * 存器分別產生一第一上拉控制信號及一第一下拉控制 - 信號，且亦使用該等第二及第四資料鎖存器分別產生該 第一上拉控制信號及該第一下拉控制信號； 在該單資料率模式期間，使用該第一及該第三資料鎖 存器分別產生該第一上拉控制信號及該第一下拉控制 信號，且使用該第二及該第四資料鎖存器分別產生一第 二上拉控制信號及一第二下拉控制信號； 回應該第一上拉控制信號與該第一下拉控制信號而 87976 1222083 使用一第一資料輸出驅動器以將一第—輪出觸點區驅 動至一預定電壓位準；以及 σ應該第一上拉技制仏號與该苐一下拉控制信號而 使用一第二資料輸出驅動器以將一第二輪出觸點區驅 動至一預定電壓位準。 •如申睛專利範圍第16項之方法，進一步包括： 在忒單貝料率模式下，將該第二資料輸出驅動器電連 接至該第二資料鎖存器及該第四資料鎖存器，以及在該 雙貧料率模式下，將該第二資料輸出驅動器與該第二資 料鎖存器及該第四資料鎖存器電分離。 •如申凊專利範圍第17項之方法，進一步包括： 在該雙貧料率模式期間，分別使用一第一開關及一第 三開關以將該第一資料輸出驅動器連接至該第二資料 鎖存器及該第四資料鎖存器；以及 在該單資料率模式期間，分別使用一第二開關及一第 四開關以將該第二資料輸出驅自器連接至該第二資料 鎖存器及該第吗資料鎖存器。 19·如申請專利範圍第16項之方法，進一步包括·· 在該雙資料率模式下，回應一時脈的上升邊緣而使用 -第-時脈緩衝器來產生該偶數時脈，並回應該時脈的 下降邊緣而使用-第二時脈緩衝器來產生該奇數時脈， 其中在該單資料率模式下，該第—時脈缓衝器係亦用以 產生該資料輸出時脈。 20.如申請專利範圍第16J貝之方&，其中該第_^拉_信 1222083 號、該第二上拉控制信號、該第一下拉控制信號及該第 二下拉控制信號係配置用於當一預定缓衝器控制信號 處於一不活動狀態時關閉該等第一及第二資料輸出驅 動器。 21.如申請專利範圍第16項之方法，其中使用一第一資料輸 出驅動器以將一第一輸出觸點區驅動至一預定電壓位 準包括使用至少兩個並聯連接的上拉電晶體；以及其中 使用一第二資料輸出驅動器以將一第二輸出觸點區驅 動至一預定電壓位準包括使用至少兩個下拉電晶體。 87976