TW554535B - Semiconductor device - Google Patents

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TW554535B
TW554535B TW091115397A TW91115397A TW554535B TW 554535 B TW554535 B TW 554535B TW 091115397 A TW091115397 A TW 091115397A TW 91115397 A TW91115397 A TW 91115397A TW 554535 B TW554535 B TW 554535B
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insulating film
film
gate
semiconductor device
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TW091115397A
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Takuji Matsumoto
Hirokazu Sayama
Shigenobu Maeda
Toshiaki Iwamatsu
Kazunobu Ota
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Mitsubishi Electric Corp
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Description

554535 五、發明說明（1) [發明所屬之技術領域] 本發明有關於半導體裝置及其製造方法，特別有關於使 用有SOI(Silicon On Insulator)基板之MOSFET(Metal Oxide Semi conductor Field Effect Transistor)及其 造方法。 [習知技術] 使用有SOI基板之半導體裝置（so I裝置）使其成為高速動· 作而小消耗電力之裝置受到重視。SOI基板是具有順序積 w 層半導體基板，絕緣層，和半導體層之構造之基板。具有 被薄膜化至數//m程度之半導體層之SOI裝置（稱為「薄膜 SO I裝置」）最近特別受到重視，可以應用在攜帶式機器用 之LSI等。 °° 用來表示習知之半導體裝置之構造 圖4 4是剖面圖 ▼ | ~^ j 〇 SOI基板104具有順序積層矽基板ιοί，B〇x(Burr_ie(1 〇xide )層1 0 2，和石夕層1 〇 3之構造。在石夕層1 〇 3内部份的形成由氧 化石夕膜構成之元件分離絕緣膜1〇5。元件分離絕緣膜1〇5妒 成從碎層103之上面到達BOX層102之上面。此種態樣之元乂 件分離絕緣膜稱為「完全分離型之元件分離絕 在元件分離絕緣膜丨0 5所規定之元件形成區域内形」成有 M0SFET。實質上如下所述。在矽層1〇3之上面上，部份的 =氧化矽膜106。在氧化矽膜106上部份的形 構成之閘極電極107。存在於問極電極1〇7之下方之 氧化妙膜1G6具有作為開極絕緣膜之功能。在閘極電極"1〇7 之側面形成有氣化石夕膜109成為包夾氧化石夕膜1〇8。氧化石夕
554535 五、發明說明（2) 膜〗08不只形成在閘極電極〗〇7之側面和氮 Π:之:且亦形成在氧化卿6之上面和氮化= A ·Μ 9 k 0間之區域，被規定作為本體區 域112。源極.汲極區域11()在碎層1()3之 到閘極電極107之下方之延伸部⑴。 内，、有延伸 、告圖4』Γ=:用ί表示習知之另-半導體裝置之構 ί，亦可二％ & I，70全分離型之元件分離絕緣膜105 者亦了 ^形成由乳化矽膜構成之元件分離絕緣 元件分離絕_3G之底面未到綱X層1G2之上面5種 膜。圖μ μ Γ 為部份分離型之元件分離絕緣 〒」圖45所不之半導體裝置之其他 半導體裝置之構造相同。 囵44所不之 Πίΐ面圖，用來概略的表示圖45所示之半導體裝置 13〇,從本體接觸二。=離=件分離絕緣膜 續層m之上面之間離絕緣膜130之底面 仇因定。豆牡要η 、之夕層103，可將本體區域112之電 "、、、、〇疋可以抑制非線性現象之發生，和盥動作 頻間變動等之所謂之基板浮動效i 石夕；=二 m之膜厚之合計之膜= 之膜厚和氧讀 時除去作為閘極絕n m 一 "V亦可以在間極姓刻 水膜wm刀以外之氧化矽膜106(亦即，圖 C:\2D-CODE\9卜09\9】l]5397.ptd 第7頁 554535 五、發明說明（3) 44中之存在於氧化矽膜1〇8之底面和矽層1〇3之上面之間之 部份之氧化石夕膜1 〇 6 )，在此種情況，w 1 〇 1等於τ 1 〇丨。亦 即’在習知之半導體裝置中，w丨〇 j小於τ丨〇 j。 [發明所欲解決之問題] 但是，依照此種習知之半導體裝置時，因為氧化矽膜 1 0 8之_幅1 0 1比較狹，所以成對之源極·汲極區域丨1 〇間 之間隔（貫質上是成對之延伸部丨丨i間之間隔）u 〇 1亦變成 比較狹。 但是，在圖44、45所示之半導體裝置中，存在有寄生雔 極電日日妝以源極·汲極區域1 1 0作為射極和集極，以本 體區域112作為基極。成對之源極· 半導-F i 2極電晶體之增益變大。其結果是在習知之 產生錯誤動作使動作*主又電日日體之高增益，在M0SFET會 動作使動作特性變動為其問題。 及ίίϊΚ解:ΐ 題，“的是獲得半導體裳置 少錯誤動作和動;;特雙極電晶體之增益1來減 [解決問題之手段] 本發明之申請專利範圍 具備有：S0I基板，且女丨5 —、牛¥肢裝置，其特徵是 半導體層之構造· ^ 、積層半導體基板，絕緣層，和 上；閘極電極，形成在邑二膜’形成在半導體層之主面 包夾閘極電極，分別且f絕緣M上；成對之μ絕緣膜， 〃有接合在閘極電極之側面之内側
C:\2D-C0DE\91-09\91115397.ptd 第8頁 554535 五、發明說明（4) 面，和不接合在閘極電極之側面之外 、一 緣膜，經由第1絕緣膜形成在半導體層 ，成對之第3絕 極電極和第2絕緣膜，分別具有接人^，主面上’包夾閘 之内侧面，和不接合在第2絕緣膜:第2絕緣膜之外側面 體區域，形成在閘極電極之下方之 側-面之外側面；本 源極·汲極區域，形成在半導體層〃‘體層内；和成對之 域；源極·汲極區域分別具有二^二’成為包夾本體區 内，形成從第2絕緣膜之外側面之° ’在半導體層之主面 伸；在閘極長度方向之第2絕緣膜^朝向本體區域延 緣膜之底層部份之第1絕緣膜之膜严度，大於成為第3絕 另外，本發明之申請專利範 ':馆、… 申請專利範圍第1項之半導體 、之半導體裝置是在 閘極長度之尺寸之2/7〜！。丑、罝中使第2絕緣膜之幅度是 另外，本發明之申請專利範 申請專利範圍第1項之半導體固第3項之半導體裝置是在 内，形成有壽命抑制部。 、中於半導體層之主面 另外，本發明之申請專利 申請專利範圍第3項之半導圍第4項之半導體裝置是在 形成有第3絕緣膜之部份之^ =置中，在絕緣層之方向， 絕緣膜之部份之半導體千導體層之主面，比形成有第 另外，本發明之申浐 f面下沉。 申請專利範圍第3項之^半1軌圍第5項之半導體裝置是在 側面之外側部份之半導雕/放置中使位於第3絕緣祺之 形成有第3絕緣膜之部份V半之導主二，在絕緣層之方向，比 守肢層之主面下沉。 554535
五、發明說明（5) _ 另外，本發明之申請專利範圍第 申請專利範圍第3至5項中任一項1之半導體裝置是在 有形成在源極·汲極區域上之全層+導體裝置中，更具備 另外’本發明之申請專利範圍J「半導體化合物層。 申請專利範圍第3至6項中任_ 項之半導體裝置是在 絕緣膜是氮化石夕膜；和第3絕緣、半導體裝置中，使第3 是直接形成在半導體層之主面上、。，不經由第1絕緣膜，而 另外’本發明之申請專利範圍第 申請專利範圍第1至7項中任—項 員之半導體裝置是在 體裝置是MOSFET ;在半導體層内开置中，使半導 NMOSFET 和PMOSFET ; NMOSFET 所且借成有為M〇SFET 之 大於_SFET所具備之第2絕=之備幅之度第。2絕緣膜之幅度， 另外，本發明之申請專利笳囹 申請專利範圍第1至7項中任_項項之^導體裝置是在 體裝置是MOSFET ;在半導體層内形 _裝置中，使半導 NMOSFET 和PMOSFET ; PMOSFET曰所 1 偌有/ 為M〇SFET 之 本發明之申請專利範圍第1〇項之半導體裝置 J備有：基板，具有形成數位電路之第i 形成= 電路或mRadl。frequeney)t路之第2區域；第/半成類比 7L件，形成在弟1區域’用來構成數位電路；㈣導： 兀件，形成在第2區域，用來構成類比電路或 導體 半導體元件具有：第1閉極電極，形成在基板之主面上第1 為包爽第1問極絕緣膜；第丨本體區域，形成在基板ΐ ::
C:\2D-OODE\91-O9\91115397.ptd 第10頁 五、發明說明（6) 於第1閘極電極之· 成在上述之基板内，和成對之第1源極.汲極區域，形 導體元件具有·繁9 為包夾上述之第1本體區域；第2半 包夾第2閘極絕緣膜極’形成在基板之主面上，成為 第2閘極電極之太· 本體區域，形成在基板内，位於 在基板内，成A勺+ \和成對之第2源極·汲極區域，形成 極電極之下方；望？呢f基板之主面内，形成延伸到第1閘 部，在基板之主’、，圣/汲極區域具有成對之第2延伸 平面看之第1閘極電極形成延伸到第2閘極電極之下方； 看之第2閘極電極和口延：：伸部之重疊程度，大於平面 另外，本發明之Λΐ!:之重疊程度。 申請專利範圍第10項‘丰圍第11項之半導體裝置是在 更具有形成閉極體裝置中’使第… 元件更具有:第！絕緣膜，二面第第2半導體 第2側壁，形成在第2門 成在第2閘極電極之側面；和 膜。，成在仏問極電極之側面’成為包夹第i絕緣 另外’本發明之申請專利 申請專利範圍第】i項之半導』：項：：導體裝置是在 接合在第1開極電極 和第4絕緣膜，形成在第C 5在第2閑極電極之側面； 另外，本發明之申第2側壁之間。 軏圍第13項之半導體裝置，其 554535 五、發明說明（Ό 基板；半導體元件，具有:⑷閘極電極， =)第1形成在基板之主面上，沿著指定方向延 ::成形成在閘極電極之側面；⑷本體區 域’ 成在間極笔極之下方夕| 扰^ 下方之基板内；和（d)成對之源 極.汲極£域’形成在基板内 絕緣膜’ u覆蓋在半導體元件 ：：L f，層間 ,_ f4a ττ/、 万式形成在基板上；和閘 極配線，形成在層間絕緣膜内 沿著指定方向延伸，間極電：之=二；電極之上面和 閉極電極之閉極長度。之間極長度方向之尺寸大於 另外，本發明之申請專利範圍第14項之半導體 是在 :請开專13項之半導體裝置中，更具備有第2側 壁，形成在閘極電極之m，成為包央第！側辟。 另外，本發明之申請專利範圍第15項之半導體裝置是在 圍十第14:頁V導體裳置中使在間極長度方向之 第2側土之尺寸，大於在閘極長度方向之第】側壁之尺寸。 另外，本發明之半導體裝置异太 承目珙古裝置疋在上述之半導體裝置中， 及極區域之形成在層間絕緣膜内之 接觸插頭’在閘極長度方向之閘極配線之尺寸小於在閘極 長度方向之接觸插頭之尺寸。 另外，士發明之半導體裝置之製造方法所具備之步驟包 i有2 ΓΓ:1基,板：具有順序積層半導體基板，絕緣 2: r Λ )在半導體層之主面上形成第1 絕緣膜，（c)在弟i絕緣膜上形成閘極電極；（d)形成第2絕 緣膜，在閘極長度方向之幅度大於第丨絕緣膜之膜厚，分
554535 五、發明說明（8) ____ 別具有接合在閘極電極之側面之内側面，和 電極之側面之外側面，成對的包夾閘極電極不接合在閘極 (d)後實行，將雜質導入到半導體層之主面’（e)在步驟 延伸部；（f )形成第3絕緣膜，分別具有接八’ ★用來形成 之外側面之内側面，和不接合在第2絕緣膜在第2絕緣膜 側面，成對的包夾閘極電極和第2絕緣膜；^外側面之外 (f)後實行，將雜質導入到半導體層内，、用Y(g)在步驟 汲極區域。 形成源極· 另外，本發明之半導體裝置之製造方法 體裝置之製造方法中，在步驟（d)形成幅度在上述之半導 尺寸之2/7〜1之第2絕緣膜。 馬問極長度之 另外，本發明之半導體裝置之製造方法 體裝置之製造方法中， 右牛 疋在上述之半導 主面内形成壽命抑制部。” 少·’〜），在半導體層之 另夕卜，本發明之止％ 體裝置之製造方法中，m之呈製造方法是在上述之半導 部份之半導體層之主v ”λ八對形成有第3絕緣膜之 另外，本發明之=進行触刻之步驟。 半導體裝置之製造方法是在上述之主ii： 體裝置之製造方法Φ止/u、a <乃次文社上迷之+導 側面之外側之半導^ M v驟（）/、有對位於第3絕緣膜之外 另外，本發日月< =之主面進行姓刻之步驟。 半5^體裝置之製造方法是在上述之來道 體裝置之製造方法中+導 形成金屬-半導體化合4=)步具驟有在源"極區域上 另外，本發明之主# 體裝置之製造方法是在上述之半導
C:\2D-CODE\91-〇9\91115397.ptd 第13頁 554535 五、發明說明（9) " 1~—-- 置之製造方法中，使第3絕緣膜成為氮化矽膜， 驟。具有在半導體基層之主面上直接形成第3絕緣膜之步 啤=外，本發明之半導體裝置之製造方法是在上述之半 :衣置之製造方法中，使半導體裝、置成為MOSFET，在半導 體層内形成作為MOSFET之NMOSFET和PMOSFET，步驟（d)所 2有之步驟包含有：（〇! — ;〇在PM0SFET之預定形成區域，形 成第1幅度之第2絕緣膜；和（d-2)在NMOSFET之預定形成乂區 域’形成具有比第1幅度寬之第2幅度之第2絕緣膜。/ °° 邮^外，本發明之半導體裝置之製造方法是在上述之半導 :破置之製造方法中，使半導體裝置成為M〇SFET，在半導 體層内形成作為M0SFET之NMOSFET和PMOSFET，步驟（d)所 具有之步驟包含有：（d —υ在NM0SFET之預定形成區域，形 成第1幅度之第2絕緣膜；和（(1-2)在PMOSFET之預定形成區 域’形成具有比第1幅度寬之第2幅度之第2絕緣膜。 人另外本务明之半導體裝置之製造方法所具備之步驟包 含有.（a)準備基板’其中具有用以形成數位電路之第1區 域，、和用以形成類比電路或RF電路之第2區域；（b)在第i 區域之基板之主面上，形成包夾第1閘極絕緣膜之第1閘極 電極，=在第2區域之基板之主面上，形成包夾第2閘極絕 緣膜之第2閘極電極；（c)在第2閘極電極之側面形成第1絕 緣膜；（d)在第1閘極電極之側面形成第1側壁，和以包夾 第1、、€緣膜之方式在第2閘極電極之側面形成第2側壁；（e) 在步驟（d)之前實行，經由將雜質導入到第1區域之基板之
554535 ---- 發明說明（10) 主面内，用來形成延伸 ^' 。在步驟⑷後和丄 =::方，成對之W延伸 到弟2區域之基板之主面内，用)二二：經由將雜質導人 之下方之成訝之第2延伸部。％成延伸到第2閘極電極
濟^ 2 ，發日月之半導體裝置之製造方、去B 體衣置之製造方法中， &方去疋在上述之半 實行，用來形#拉人更具備有步驟（g)，在步驟r 、 牛二 成接合在第1閘極電極之側而 （e)之前 乙失第3絕緣膜之方式， :、、爪膜，和（c —2)以 緣膜。 “2問極電極之側面形成第4絕 另外’本發明之半導體裝置之 含有：（a)準備基板；⑻在基板之ΓΛ 具備之步驟包 絕緣膜之沿著指定方向延伸之開極電極形成包夾閑極 之側面形&第1㈣；⑷以覆蓋在閘極雷(=)在閘極電極 ；^ ^ ^ ^ -L ^ F, ^ m; τ ΡΓ/； ",J ^ ^ 接觸在問極電極之上面而且依指定^層間絕緣膜形成 使閘極電極之閘極長度方向之尺中之閘極配線， 長度。 A a閘極電極之閘極 另外 本發明之半導體裝置之製造方 體裝置之製造方法中更具備步驟（f)，疋述之半導 行，以包炎第1側壁之方式，在閘極電極二驟（d)之前實 壁。 極之側面形成第2側 另夕卜， 本發明之半導體裝 置之製造方法
554535 五、發明說明（11) 體裝置之製造方法令，力 方向之尺寸，大於閉極；；：(么开巧第2側壁使閉極長度 口 aL丄 泣長度方向之第1側壁 卜，本發明之半導體裝置之製、。 體裝置之製造方法中’更具備之步驟有述之半導 成對之源極.汲極區域，包央閉極電極土 S形成 域；和⑴利用與步驟(e)相同之步驟實行，區 内形成接觸插頭’連接源極.汲極區域，=巴緣胲 之尺寸大於閘極長度方向之閘極配線之尺？。、又方向 [發明之實施形態] 、°
實施形熊I 圖1是剖面圖，用來表示本發明之實施 置之構造。SOI基板4所具有之構造是 的，^ t 2體裝 1 ’謝層2’和單結晶之石夕層3。但是，亦板 晶之石夕層3，❿是形成多結晶或非結晶之石夕層 >成早結 内，部份的形成由氧化矽膜構成之完全分離曰石田3 絕緣膜5。元件分離絕緣膜5形成兀件分離 2之上面。 上面到達BOX層 在元件分離絕緣膜5所規定之元件形成 ET。實質上如下所述。在石夕層3之上面上戈内以 成氧化石夕膜6。在氧化石夕膜6上，部份的形成 ^的形 之閘極電極7。存在於問極電極7之下方之部份之=構成 膜，具有作為閘極絕緣膜之功能。在閘極電極7 矽 以包夾氧化矽膜8之方式，形成氮化矽膜9。氧化1 =， 氮化矽膜9形成在氧化矽膜6上。與閘極之長度方向(賊^ =
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幻有關之氧切膜8之幅度W1,A於氧化石夕 對於氧化石夕膜8，在本說明書中，以接觸在鬧極電極 :則面之側之側面’定義為「内側面」’以未接觸在閘極電 極7之側面之側之側面，定義為「外侧面」。另外，對於 ll化石夕膜9 ’在本說明書中’以接觸在氧化碎膜8之外側面 之側之側面’定義為「内側面」’以未接觸在氧化矽膜8 之外側面之側之側面，定義為「外側面」。 、 在矽層3内，形成成對之源極·汲極區域丨〇。成對之源 極.汲極區域10之間所包夾之區士或，被規定作為本體區域 12。源極.汲極區域10在矽層3之上面内具有從氧化矽膜8 之外側面之下方朝向本體區域12延伸所形成之延伸部（在 雜質濃度較低之情況時亦稱為「LDD」）11。 圖2是剖面圖，用來表示本發明之實施形態 和PMOSFET形成在同一SOI基板4上之態樣。在圖2中，在左 端之元件分離絕緣膜5和中央之元件分離絕緣膜5所規定之 元件形成區域’形成NM0SFET ’在右端之元件分離絕緣膜5 和中央之元件分離絕緣膜5所規定之元件形成區域，形成 PMOSFET。NM0SFET和PMOSFET分別具有與圖1所示之構造相 同之構造。 圖3〜1 2是剖面圖，以步驟順序用來表示圖2所示之半導 體裝置之製造方法。蒼照圖3，首先，在準備s 〇 i基板4之 後’於石夕層3内形成元件分離絕緣膜5。其次，利用[v ρ法 或熱氧化法，在矽層3之上面上和元件分離絕緣膜5之上面
Η C:\2D-CODE\91-O9\9】l]5397.ptd 第17頁 554535 五、發明說明（13) " —- 上’全面的形成氧化矽膜13。但是，代替氧化矽膜13者， 亦可，以形成氧氮化矽膜，Al2〇3等之金屬氧化膜，Ta2〇5或 BS丁等之強電介質體膜。其次，利用Lpcv])法，在氧化矽膜 13之上面上，全面的形成膜厚為1〇〇〜4〇〇nm程度之多晶矽 膜。但是’在多晶矽膜14内，亦可以導入p或B等之雜質。 另外’代替多晶矽膜1 4者，亦可以形成w、Ta、A 1等之金 屬膜。其次，利用照相製版法，在多晶矽膜14之上面上部 份的形成光抗蝕劑15a，15b。光抗蝕劑i5a，15b形成在閘極 電極7a，7b之預定形成區域之上方。 苓照圖4，其次使用光抗蝕劑丨5a，丨5b作為蝕刻遮罩，利 用在301基板4之深度方向蝕刻率較高之1^1£;(1^扣以”1如
Etching)或ECR(Electron Cyclotron Resonauce)等之異 向性乾式蝕刻法，對多晶矽膜丨4進行蝕刻。利用此種方、 式、，位於光抗蝕劑l5a，15b之下方之部份之多晶矽膜14不 會被蝕刻，用來形成閘極電極7a，7b。利用該異向性乾式 蝕刻，使氧化矽膜13之上面亦被稍微的蝕刻。然後，/去 光抗蝕劑15a，15b。但是，亦可以在多晶矽膜14之上面上 形成絕緣膜，利用照相製版法和蝕刻法在對該絕緣膜進行 J型製作之後，使用被圖型製作後之上述絕緣膜作為硬遮 罩，對多晶矽膜14進行異向性蝕刻，用來形成閘極電極 法，全面的形成氧化 亦可以形成HT0膜， 參照圖5，其次利用CVD法或熱氡化 矽膜1 6。但是，代替氧化矽膜丨6者， LT0膜，TE0S膜，或電漿氧化膜。
554535 五、發明說明（14) ^照圖其次利用在s㈣板4之深度方向㈣率較言 =向，乾式#刻法’對氧化石夕膜】6進行 q 二式亦=咖a，7b之側面形成氧化简8b用：種 二ί氧化石夕膜13之上面和閘極電極上面 成為路出之丽，停止蝕刻，用來 ，日電極…上面上，殘留薄層之氧化=上。面上和 二…圖7其一人利用照相製版法，在pmosfe丁之預定妒成 =上形成光抗飯劑17。其次， 植： ^孓雜為之離子，用來在關〇^£丁之預 3内，形成袋區域（圖中未顯干）。代r丄、 乂 L A之矽層 由於裝置之微細化所引起之短通、首衣°°或之形成用來抑制 …心…件，植入As 離子’用來在_贈之預定形成區域之石夕之内離子;8之 伸部lla。這時’光抗㈣17 ’閉極電極&， 膜权 離絕緣膜5具有作為植入遮罩之作用。其結 8疋4 °卩a形成在未形成有閑極電極7a，氧化 8a，和元件分離絕緣膜5之部份之矽層3 Μθ 叫極7a側之端部)存在於氧:補a之外：:： -另二=獲得圖6所示之構造後，於形成光抗姓劑"之 =，利用⑽法在全面形成指定膜厚之氧化㈣，可^
層3内之形成有袋區域和延伸部u 外，在經由調整源極.汲極之接合深度或間極絕緣膜之J 第19頁 C:\2D-C0DE\91-09\91115397.ptd 554535 五、發明說明（15) 厚專用以抑制短通道之效應之情況時，可以不需要形成袋 區域。 參照圖8，其次在除去光抗蝕劑丨7之後，利用照相製版 法，在NMOSFET之預定形成區域上形成光抗蝕劑19。其 次’使用光抗蝕劑丨9作為植入遮罩，以1 x 1 〇i2〜1 χ 1 014cm 2之條件，植入As、p、Sb等之η型雜質之離子，用來 在PMOSFET之預定形成區域之矽層3内，形成袋區域（圖中 未顯示），。其次，以1χ 1〇〗2〜1χ 1〇】4cnr2之條件，植入β、 Eh、In等之ρ型之離子2〇，用來在pM〇SFE丁之預定形成區 域之矽層t内，形成延伸部Ub。這時，光抗蝕劑19，閘極 ，極7b，氧化矽膜⑽，和元件分離絕緣膜5具有作為植入 遮罩之=用。其绪果是延伸部Ub形成在未形成有閘極電 極7b，氧，矽膜8b和元件分離絕緣膜5之部份之矽層3之上 =内，但是其端部（閘極電極几側之端部）存在於氧曰化矽膜 m側面之、内側/另外，與上述者同樣的’亦可以調整 曰 之形成有袋區域和延伸部1 1 b之位置。另外，盥上 述者=樣的，袋區域之形成亦可以省略。 ^ &矿：^ t其认在除去光抗蝕劑1 9之後，利用CVD法全面 的形成虱化矽膜2 1。炎π m η n 向蝕刻率a 圖 利用細1基板4之深度方 # g 1 ^ °性乾式蝕刻法，對氮北矽膜21和氧化 =1«行#刻，直至石夕層3之上面露出。用來在 h、9b^ 】之外側面形成作為側壁絕緣膜之氮化石夕膜 :二V :膜形成在氧化補a、⑼上。 ,圖1，其次利用照相製版法，在PMOSFET之預定形
C:\2D-CODE\91-O9\91115397.ptd 第20頁 554535 五、發明說明（16) ' ~- 成區域上，形成光抗蝕劑22等。其次使用光抗蝕劑22作為 植入遮罩，以1 x 1〇14〜丨x 10i6cm-2之條件，植入As、p、Sb 等之η型之離子’用來在NM0SFET之預定形成區域之矽層3 内，、形成源極.汲極區域l〇a。延伸部lla成為源極.^極 區域1 0 a之一部份。 蒼照圖1 2，其次在除去光抗钱劑2 2之後，利用照相製版 法，在NMOSFET之預定形成區域上形成光抗蝕劑24。其次 使用光抗|虫劑2 4作為植入遮罩，以1 X 1 〇14〜1 χ 1 6 c m-2之 條件’植入B、BF2、In等之ρ型之離子25，用來在PMOSFET 之預定形成區域之矽層3内，形成源極·汲極區域1 〇 b。延 伸部1 1 b成為源極·汲極區域1 〇b之一部份。 最後，在除去光抗蝕劑24之後，以800〜11 50 °C之程度 進行退火’用來使被導入到石夕層3内之雜質活性化。然 後，經由在源極·汲極區域1 〇a、1 〇b和閘極電極7a、7b之 上面形成金屬矽化物之步驟和配線步驟，用來完成半導體 裝置。 依照此種方式之本實施形態1之半導體裝置之製造方法 時’在圖6所示之步驟，於閘極電極7a、7b之側面形成幅 度比較寬廣之氧化矽膜8a、8b之後，在圖7、8所示之步 驟’形成延伸部11 a、11 b。因此，如圖1所示之方式，可 以使成對之源極·汲極區域丨〇間之間隔（實質上是成對之 延伸部11間之間隔）L1，大於習知之半導體裝置之間隔 L1 0 1 (參照圖4 4)。 其結果是寄生雙極電晶體之基極幅度變大，所以寄生雙
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動作 五、發明說明（17) 極電晶體之增益變小，可以抑制MOSFET之錯誤動 特性之變動。 S °、 作和 另外，因為閘極電極7和延伸部1 1之平面看之重田 變小，所以可以控制閘極重疊電容，可以使動作古燮程度 減少消耗電力。另外，在本實施形態丨之半導體门速化和 不使用通常之基板，而是使用S〇 I基板。如圖丨^斤^ ，中’ 用有SOI基板4之半導體裝置中，因為源極.汲極=衿在使 底面接合BOX層2，所以源極.汲極之接合電容變^或丨〇之 此，使用有SOI基板4之半導體裝置其總寄生電 大塊基板之半導體裝置。因此，在獲得同等之電流驅 力之情況，使用本實施形態丨之半導體裝置之製方^此 與使用大塊基板製造半導體裝置之情況比較以’ 閘極電極7之側面的形成更寬幅度之氧化石夕膜。其結果妾, 即使在利用裝置之微細化使閘極電極7之閘極長度變短$ 2 ’亦可以有效的防止由於灰化處理或rca洗淨 造成之閘極電極之破壞。 另外，蒼照與習知技術有關之圖44、圖45 :夕，08之膜厚單純的變厚時，亦可以使間隔Lm變寬乳化 但：t此種情況：需要利用用以形成延伸部hi之離子植 ί二用來提南植入能量。因此’離子之行程變大，要 生ϋ Γ果上面盘内卜使延伸部U1形成較淺會有困難，會產 裝置之製造方法時，因為:以=實施形態1之半導體 1 . 馬了以在石夕層3之上面内使延伸® 11形成較淺，戶斤以亦可以抑制短通道效應 伸層
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壯：疋剖面圖’用來表示本發明之實施形態2之半導體 ^办之構造。其中形成有部份分離型之元件分離絕緣膜3 0 #二=替圖1所不之完全分離型之元件分離絕緣膜5。本實 =!;怒2之半導體裝置之其他構造，與圖”斤示之上述實施 ‘：之半導體裝置之構造相$。另外，本實施形態2之半 版裝置:經由以圖3所示之步驟形成元件分離絕緣膜3 〇 =代替兀件分離絕緣膜5，可以利用圖3〜丨2所示之步驟 形成。 ^由彳木用部份分離型之元件分離絕緣膜3 〇，可以從本體 萄區域（圖中未顯示），經由元件分離絕緣膜3 〇之底面和 JL &層2 ^上面之間之石夕層3。將本體區域1 2之電位固定。 二、〜果疋可以抑制非線性現象之發生，和抑制由於與動作 頻率相關之延遲時間之變動等所造成之基板浮動效應。 者，照^貫施形態2之半導體裝置時，除了可以獲得上述 :2形怨1之半導體裝置及其製造方法之效果外，亦可以 > y ] <欢果。亦即，使間隔L1變大之結果，圖1 3 之紙面番亩方6 1 问之本肢電阻亦變小。因此，可以抑制由 方；離開本體接觸ps· p φ ^ ^ 蜀1^域之距離之不同而造成MOSFET之臨限值 電壓成為不同之問題。 圖14是上面圖，田也士一 箆]織 用末表示本實施形態2之半導體裝置之 離型之 > 杜八# 所不之+導體裝置中，不採用部份分 離絕緣膜5。刀在：:電：用 °採用一方之力而較大之τ字形閘
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囚钓百效逋這長度變 當使氧化矽膜8之幅度W1變大時，四 Ϊ度因此’依照式⑴’當氧切膜8之 ::Γ;二截Λ?降低…，當截止㈣^ 化㈣之幅度们變2振=乳亦降低。•是，當氧 於(gd)進行降低，和因；rsH:之重豐電容(相當 源極間之電導§亦進H 效抑制，戶斤以沒極' 汲極間之重ί 4s容。7 因此’截止頻率“，閘極〜 衷之關係。因此，具有互相折 象圖U ί: Γ:來表示以閑極長度Lg=7〇nm之電晶體為對 “之V:之幅度wi，與截止頻率…大 理所造成之閘極電：7之=處理或RCA洗淨處 幻成為較大。作曰1破壞守’最好使氧化矽膜8之幅度 成為太大時，合：成不，當氧化矽膜8之幅度W1 極電極7之觀點θ 取大頻率丨_之降低。從穩定形成間 好將氧化：膜之= 則义：極電極7被微細化後之情況。依照定標法 8之幅ν；Γ: 之進行使閉極長度Lg變短時，氧化石夕膜 田又亦因而變狹。但是，用以形成延伸部丨丨之離子
554535 五、發明說明（21) 植入之植入能量，這時為sub_keV，要使植入能量更進 步下降會有困難。另外，對於熱處理使用RTA(Rapid Thermal Annealing)技術，要更進一步的縮短熱處理時間 ^ f困難。由於此種理由，使閘極電極7微細化時，依照 定標法則，要使源極·汲極區域丨〇形成較淺會有困難，所 以要考慮源極·汲極之型樣不會變化到該種程度。另外， 依，定標法則，當氧化矽膜8之幅度W1變狹時，閘極重疊 電容變大，霁晶體之動作速度變慢。由於以上之理由，即 1進行裝置之微細化，氧化石夕膜8之幅度Wl之最佳值亦為 j。因=’即使微細化到可以使_電晶體進行動作之 ί二I 5二度(Lg = 2〇nm)之情況時，氧化矽膜8之幅度W1之 8之幅度W1之比成為1對1。 s 氣種方式之本實施形態3之半導體裝置時，因為將 制爭夫括#玄以可以穂疋的形成閘極電極7，和可以抑 制取大振盪頻率fmax之降低。 f施形熊4. 圖18〜22是剖面圖，用來表示本 者 / A ^ 導體裝置之製造方法之步驟。參照圖18之；述之之丰實 轭形悲1同樣的，在形成閘極電極 i 面的形成氧化石夕膜16。 傻利用CVD法’王 參照圖1 9，其次利用在s〇丨基板 古夕S A UL k I 攸4 木度方向之蝕刻率較 问 性乾式㈣法’對氧切㈣進行㈣。利用此
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種方式，在閘極電極7之側 用以形成氧化石夕膜8之異向：：^化石夕膜8。這時，利用 秒船…⑽露出之部份之^式層 過；刻遠， 刻。因此，由於蝕刻之受損， 進仃連項蝕 陷。 、 夕層3之上面内產生缺 參照圖2 0，其次步丨用雜工& 成延伸部11。參照圖21，其次’在矽層:之上面内形 形成氧化矽膜和氮化矽膜。 法依照順序全面的 方向之姓刻率較高之異向性乾:;二：在⑽咖 膜和氮化石夕膜進行钱刻，直到二層^上^等之氧化石夕 種方式，在氧化矽膜8之外側面形曰 1 。利用此 膜9。參照圖22，豆次利用離j Μ虱化矽膜40和氮化矽 極·汲極區域10。利用離子植入法在石夕層3内形成源 依照此種方式之本實施形態4之半 時’在用以形成氧化石夕膜8之姓刻時，‘由 之上：’用來在矽層3之上面内形成缺 二:二 陷對寄生雙極電晶體具有作為壽命抑制部之、作。^ 益降低。本實施形態4之發明亦 T適用在上述貫施形態丨〜3之任何—個之發 亦 圖23是剖面圖’用來表示本實施" 製造方法之第i變化例。在圖21中，氮化體衣/之 膜4。形成在矽層3之上面上。與此相對的，在本、施乳化二 之第1變化例使氮化矽膜9直接形成在矽層3:面 上。本實施形態4之第i變化例之發明亦可適；在上 >
554535 五、發明說明（23) 形態1〜4之任何一個之發明。 依fi?、貫施形態4之篦〗織 面和矽層3之上面之界又例時，利用在氮化矽膜g之底 面内，產生更多之车1A所產生之應力，可以在矽層3之上 電晶體之增益更進ΠΙ制部。其結果是可以使寄生雙極 以抑制在SOI裝置合成W降低。利用此種方式，特別是可 基板浮動效應，所vV、之俱題之基板浮動效應。經由抑制 性效應，和敎载子優點是可以抑制暫態效應，非線 圖24是判面岡 嬴，和可以提高電流驅動能力。 製造方法之第2變化#丨|不本貫施形態4之半導體裝置之 出時，就停f用以Λ°Λ圖22、23中，當石夕層3之上面露 對的，名太本# y成虱化矽膜9之異向性蝕刻。與此相 石夕膜9之/向^ //4^2變化例中’㈣用以形成氮化 - ” ^ ^式蝕刻之過蝕刻，用來一起蝕刻矽層3之 Μ能】實施形態4之第2變化例之發明亦可適用在上述實 & /怨〜4之發明，和上述實施形態4之第1變化例之任何
一個0 J 依照本實施形態2第2變化例，在形成氮化矽膜9時，經 由了起蝕刻矽層3之上面。可以在矽層3之上面内產生更多 之奇命抑制部。其結果是可以使寄生雙極電晶體之增益更 進一步的降低。 圖25是剖面圖，用來表示本實施形態4之半導體裝置之 製造方法之第3變化例。在本實施形態4之第3變化例中， 於矽層3内形成源極·汲極區域1 〇之後，使源極·汲極區 域1 0之上面矽化物化，用來形成金屬矽化物層4 5。這時，
C:\2D-CODE\91-O9\911l5397.ptd 第28頁 554535 五、發明說明（24) 閘極電極7之上面亦被矽化物化， 46。本實施形態4之第3變化例>成金屬石夕化物層 之發明之任何一個。 心4之弟1和弟2、炎化例 依照本實施形態4之第3變化例眸 域1。之上面…化，可以在:;;V久由使源極.汲極區 壽命抑制部。其結果是可以你客 面内產生更多之 一步的降低。 11 雙極電晶體之增益更進 在上述之實施形態4及其第丨〜第 上面内產生較多之壽命抑制部之…3之 晶體之增益降低。但是，使壽命力m雙極電 具有使接面茂漏電流增加之缺點3曰加其另外-方面 基板浮動效應使動作高速化之優點，Ϊ由；= :增大使消耗電力增大之缺點雙方，•以選; f施形熊5 所ΐΓ::化之上Γ施形態1之半導體裳置中，麵， 膜8b之幅度成為相同。在所具有之氧化石夕 體裝置是依昭目的夕T， 中，所說明之半導 圖⑼是剖面幅度成為不同。 之構造。代替圖2所示之氧化石夕膜8b者，形成且有比 乳化矽膜8 a之帏疮w! # L 〜风具有比 是成對之源極田；桎之氧化矽膜8bb。其結果 及極&域1 Ob間之間隔L3，小於成對之源 第29頁 C:\2D-CODE\91-O9\91115397.ptd 554535 """五、發明說明（25) ' -------- 極.汲極區域l〇a間之間隔L1❶幅度較狹之氧化矽膜8bb之 後得，例如在圖8所示之步驟’經由對氧化矽膜以進行渴 式蝕刻而獲得。 圖27是剖面圖，用來表示本實施形態5之另一半導體裝 置之構造。代替圖2所示之氧化矽膜以者，形成具有^度 比，化矽膜8b之幅度W1小之幅度^之氧化矽膜8以。其結 果疋成對之源極·汲極區域l〇a間之間隔[4小於成對之源· 極·汲極區域i〇b間之間隔1^。幅度較狹之氧化矽膜8aa'之· 獲得，例如在圖7所示之步驟，經由對氧化矽膜以進行濕 式名虫刻而獲得。 NM0SFET比PM0SFET容易發生基板浮動效應之問題。因為 利用在汲極近傍之撞擊離子化所產生之電洞，使寄生雙極 電晶體易於進行動作。因此，如圖2 6所示之半導體裝置， 經由使NM0SFET所具有之氧化矽膜8a之幅度大於pM〇SFE丁所 具有之氧化矽膜8bb之幅度，可以抑制NM〇SFET之基板浮動 效應之問題，可以使動作高速化和提高電流驅動能力。 另外，PM0SFET比NM0SFET容易發生短通道效應。因此， 如圖27之半導體裝置所示，經由使PM0SFET所具有之氧化 石夕膜8b之幅度大於NM0SFET所具有之氧化矽膜8aa之幅度， 可以用來抑制PM0SFET之短通道效應之發生。其結果是可 以改善PM0SFET之頻率響應特性，因為可以抑制〇fF電流之 增加，所以可以減少消耗電力。 實施形態6. 圖1 7表示作為補償用絕緣膜之氧化矽膜8之幅度W1，與
C:\2D-C0DE\91-09\91115397.ptd 第30頁 554535 五、發明說明（26) 截止頻率ft和最大振盪頻率fmax之關係，該等之截止頻率ft 和最大振盪頻率fma,被使用作為指標用來表示類比電路或 高頻（Radio f requeucy)電路之性能。但是以下只說明代 表性之類比電路。類比電路之實例有PLL(Phase-locked 1 oop)電路和感測放大器等。與此相對的，用以表示數位 電路之性能之指標可以使用反相器之延遲時間U。延遲時 間以下列之式（3 )表示。 【式3】 CVnn tpd= Y …（3) 此處之C是總電容，VDD是電源電壓，I是電流驅動能力。 圖2 8表示以閘極長度L g = 7 0 n m之電晶體作為對象，測定 補你用絕緣膜之幅度W1和延遲時間tpd之關係之結果。由圖 中可以明白，補償用絕緣膜之幅度⑺丨越狹時，延遲時間 J J Lpd 越小。 參知、式（3 ) ’當補償用絕緣膜之幅度變狹時，閘極重疊 電容增大，總電容C亦增大，所以延遲時間tpd變大。但 是，當補償用絕緣膜之幅度變狹時，有效通道長度變短， 電流驅動能力I變大。該影響之作用大於總電容c之增大之 影響。其結果如圖28所示，補償用絕緣膜之幅度…越狹， 延遲時間tpd就越小。 ’ 因此，在數位電路中，當補償用絕緣膜之幅度變狹時， 延遲時間tpd變小，可以提高電路之性能。亦即，在構成 比電路（或高頻電路）之電晶體，和構成數位電路之電晶2
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fi其:上用之幅度之最佳值成為不同 中 形態6所說明之半導雌〜取佳值成為不同。在本實方 比電路（或高頻電路）和衣齡疋同一基板上混合裝載有類 電路）之電曰曰曰體之補償^邑缘電膜路，構成類比電路（或高頻 之電晶體之補償用絕緣膜之幅度之:度互與構驗 態6之構造亦可適用於 # 不相同。本貫施形 體裝置。 1用於上述貫施形態1〜5任何一個之半導 圖29是剖面圖，用办主一士 — 構造。训基板4形態6之半導體裝置之 域，和形成有類：電路電路形成區 之-部扮m〜ί 形成區$。利用在底面 使數位分離部51之元件分離絕緣膜5〇，用來 域和類比電路形成區域互相電分離。 4 位電路形成區$ ’在元件分離絕緣膜30、50 斤規疋之7L件形成區域，形成用以構成數位 MOSFET。該M0SFET具備有：㈣晶石夕構成之問極電極”， 層3之上面上’成為包夹由氧化石夕膜構成之閘極 氧化膜52 ;本體區域58，形成在閘極電極53之下方之矽層 和源極·汲極區域6〇，形成在矽層3内，成對的包& 體區域58。源極.汲極區域6〇具有成對之延伸部59，在 石夕層3之上面内形成延伸到閘極電極53之下方。 另外’作為補償用絕緣膜之氧化矽膜54，形成接合在閘 極電極53之側面。在氧化矽膜54之外側形成有氧化矽膜 5 5 ’在氧化矽膜5 5之外側形成有由氧化矽膜5 6和氮化;δ夕膜 5 7構成之側壁。 、 554535 五、發明說明（28) 二區域’在由元件分離絕緣膜3。、 MOSFET，二Ε ί】;，工成有用以構成類比電路之 m切J 由多晶矽構成之問極電極63， 氧化膜62 "太之雜\面上，成為包夾由氧化矽膜構成之閘極 、， 肢區域6 8，形成在閘極電極6 3之下方之石夕声 3内；和源極.汲極區域7〇，形成在矽層3内，成對 ： 矽二3區之域上68面内㈣·汲極區域70具有成對之延伸部69，在 二！上Λ 成延伸到閉極電極63之下方。問極電極 63之閘極長度等於閘極電極53之閘極長度。 另外，作為第1補償用絕緣膜之氧化矽膜64形成 閘，電極63之側面。在氧化石夕膜64之外側形成有作為口 補償用絕緣膜之氧化石夕膜65。氧化石夕膜64之膜厚等於 矽膜54之膜厚，氧化矽膜65之膜厚等於氧化矽膜π之 化Γ膜65之外側，形成有由氧切膜66和氮化石夕 膜6 7構成之側壁。 平面看（亦即，從問極電極之上方看）之 二…重疊之程度(尺寸⑴’大於平面看之間】=二 1伸部69之重疊之程度（尺寸Κ2)。其結果是形成在數位電 路形成區域之MOSFET之有效通道長度，小於形成在類比 路形成區域之MOSFET之有效通道長度。 、 圖30〜35是剖面圖，用來表示本實施形態6之半導俨 置之製造方法之步驟。參照圖30 ’首先準備s〇I基板二然 後在石夕層3内形成元件分離絕緣膜3 〇、5 〇。 ‘、 參照圖31 ’其次利用CVD法或熱氧化法，在石夕層3之上面
C:\2D-_\9i.09\91ll5397.ptd 第33頁 554535 五、發明說明（29) 上和元件分離絕緣膜3 0、5 0之上面上，全面的形成& 膜。但是，代替氧化矽膜者，亦可以形成氧氮化石夕，化石夕 A 12 03等之金屬氧化膜，Ta2 05或BST等之強電介質體膜二 次，利用LPCVD法，在氧化矽膜之上面上，令 、其 厚為1 0 0〜4 0 0 nm程度之多晶矽膜。但是，在多晶石夕 、 亦可以導入P或B等之雜質。另外，代替多晶矽=者膜=， 以形成W、Ta、A1等之金屬膜。其次，利用照相製版’法采可 異向性乾式蝕刻法用來對多晶矽膜和氧化矽膜進行圖°制 作，藉以形成閘極電極53、63和閘極氧化膜52、62。主衣 其次，在全面形成數⑽〜數十nm程度之膜厚之氧化 ί U:在卯1基板4之深度方向之蝕刻率較高之異向性 式姓刻法，用來對該氧切膜進㈣刻1用此種方 式，形成接合在閘極電極53之側面之氧化矽膜54， 接合在閘極電極63之側面之氧化矽膜64。氧化矽膜54^ 作為補償用絕緣膜之功能，用來在]^ 1 外乳化矽膜64具有作為第1補償用絕缘膜之功 能1來在後來之步驟形成延伸部69 / H《膜之功 蒼照圖32，其次利用照相製版法 之矽層3上，以覆苗閘炻雷p仕頰比電路形成區域 NMOS之情況）之離子，用 b等之雜質（在形成 上面内，形成延伸部59。 位電路形成區域之矽層3之 參照圖3 3 ’其次在除去朵 nm 〜數十nm程度之膜厚:钟之後，在全面形成數 之膜厚之乳化矽膜。然後，利用在s〇I基
I 第34頁 C:\2D-C0DE\91-09\91115397.ptd 554535 五、發明說明（30) 板4之深度方向之蝕刻率言 矽膜進行蝕刻。利用此種方w 蝕刻法，對該氧化 氧化矽膜55，和在氧化秒/ ，虱化矽膜54之外側形成 化石夕膜6 5且有你主—9 、之外側形成氧化矽膜6 5。氧 胰⑽具有作為第2補償用絕緣 m 之步驟形成延伸部69。 、，、之力月匕，用來在後來 筝照圖34，其次利用照相製版 之矽層3上，以覆苔在^ 4 在數位電路形成區域 情況）之離子，用來在類比電路以 上面内，形成延伸部69。 -之夕層3之 麥照圖35，其次在除去光抗蝕劑72之 夕膜和氮化石夕膜。其次，利用異向性:乞；：ί的 法，除去該等之氧化石夕膜和氮化㈣，直 辈;式餘刻 露出。利用此種方式，在氧化矽膜55之外側形‘二上面 膜56 =氮化㈣57構成之側壁，和在氧化化石夕 成由氧化矽膜66和氮化矽膜67構成之側壁。誃 側形 有作為植入遮罩之功能，在後來之步驟用以==壁具 極區域6 0、7 0。 成源極·汲 然後，利用離子植入法，將A s、p、$匕等之 NMOS之情況）導入到矽層3内，用來形成源極貝，形成 60、7:。利用以上之步驟可以獲得圖29所示之構造域 依照此種方式之本實施形態6之半導體裝置之制、 時，在數位電路形成區域，使用氧化矽膜54 衣广方法 緣膜，進行離子植入，用來形成延伸部5 9。另外二仏用絕 方面， C:\2D-CODE\91-O9\91115397.ptd 第35頁 五、發明說明（31) 在類比電路形成區域，使 緣膜，進行離子植入，用央t化矽膜64、65作為補償用絕 本實施形態6之半導體裝置萨）成延伸部69。其結果是依照 伸部59之重疊程度（尺'，平面看之閘極電極53和延 延伸部69之重疊程度（尺，大於平面看之閘極電極63和 (或高頻電路）之電晶體 被因此，對於構成類比電路 取佳值，對於構成數位電路 心化度之 度艾短了以使延遲時間tpd縮短藉 長 另外’對於構成數位電路 i: 短時，很容易發生短通道效瘅 贫又又 .^ L ^ 双應，但疋在數位電路中，不合 有顙比電路之受短通道效應影響之問題。 曰 田f Ϊ L ί以上之說日月中是以形成NM0S電晶體之情況為例 用來祝明本貫施形態6之發明，但是本實施形態6之發明亦 可適用於形成PMOS電晶體和CM0S電晶體之情況。後面所 之實施形態7亦同。 實施形態7. 利用上述之式（2 )可以明白，經由使閘極電阻r減小可 以用來使最大振盪頻率fmax增大。在本實施形態7£中，所說 明者疋可以使閘極電阻減小之閘極構造。本實施形態7之 閘極構造亦可適用在上述實施形態1〜6之任何一個^半導 體裝置。 圖3 6是上面圖，用來概略的表示本發明之實施形態7之 半導體裝置之構造。形成有一對之源極·汲極區域7 6使其 包夾閘極電極7 5。另外，形成有多個接觸插頭7 7使其接觸
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在源極.汲極區域7 6。 圖37是剖面圖，用來表 位置之有關剖面構造，圖38=3円6所示之線段…心 所示之線段A2-A2之位置之疋二面圖，皮用來表示沿著㈣ 石夕層3之上面上，經由氧==構造。參照圖37，在 成有多晶矽膜79。另外，在Λ Λ之閉極氧化膜78，形 物層80，利用多曰矽膜7qf，曰曰矽膜79上形成有金屬矽化 ^ , 夕搞79和金屬石夕化物層80用爽槿占μ杌 電極75。在閘極電極75之側面，形成由J = ; = 矽膜82構成之側壁83。在 、 虱化 側面，# A ^ ^隹閘極電極75之相反側之側壁83之 在門雷氧石夕膜84和氮化秒膜85構成之側壁86。 外I .1 m / 之下方之矽層3内形成有本體區域88。另 ^ Πσ 。源極·汲極區域76具有成對之延伸部87，在 二之上面内，形成延伸到閘極電極75之下方。在未形 側壁8 3、8 6之部份之源極·汲極區域7 6之上面上，形 成有金屬石夕化物層8 9。 另外，由氧化矽膜構成之層間絕緣膜8 0，以覆蓋在 M〇SjET之方式形成在石夕層3 Ji。在層間絕緣膜90内形成有 =金屬構成之接觸插頭7 7，從層間絕緣膜9 〇之上面到達金 矽化，層8 9之上面。在層間絕緣膜9 〇之上面上形成有由 鋁或銅等之金屬構成之金屬配線9 1，成為接觸在接觸插頭 77另外’在層間絕緣膜90内形成有由金屬構成之閘極配 線92 ’從層間絕緣膜90之上面到達金屬矽化物層80和側壁 83之上面。與閘極長度方向有關之閘極配線92之尺寸，大
554535 五、發明說明（33) 於閘極電極7 5之閘極長度。 而且 參照圖38，閘極配線92形成接觸在閑極^之上面 依照閘極電極7 5之延伸方向延伸。- 圖39〜43是剖面圖，用來夫每 罢夕制、庄士、,, 用木表不本貫施形態7之半導體裝 置之衣仏方法之步驟。參照圖3 9， ^ ^ r/7 « 〇 ^ 自无準備SOI基板4，麸 後在矽層3内形成元件分離絕緣 …、 各個實施形態所述之方法，右功一利用上述之 仆暄夕曰a 在夕層3之上面上形成閘極氧 化膜78和多晶矽膜79。其次， 乳
Sb寺之雜貝（在形成觀⑽之情況）導入 用來形成延伸部87。這時，會了 夕層3之上面内， 之側面形成之補償用之π縿 之刖，在多晶矽膜79 大。 則貝用之絶緣膜’用來使有效通道長度變 麥照 化矽膜 名虫刻率 刻直至 之側面 其次， NM0S 之 7 6。側 具有作 參照 化矽膜 和氮化”。^ n 相在全面形成氧 較局之異向性乾式姓刻法板方向之 殘留氧化石夕膜二。Λ用此種方式：在多晶石夕膜79 利用離子植入' > k矽膜82，藉以形成側壁83。 情況）導之雜質（在形成 壁83在用以形成 用來形成源極.沒極區域 為植人遮罩之= 極區域76之•子植人步驟 和氮化矽nc:D法’依照順序的在全面形成氧 、。/、：人，利用在SOI基板4之深度方向之
554535 五、發明說明（34) I虫刻率較高之異向 ^ ^ ^ 3 ^ ^ Φ 〇 η 留氧化石夕膜84和“々用此種方式’在側壁83之側面殘 ’联〇4和乳化矽膜85，用以 W饮 由調整氮化石夕膜之膣 土 8 Θ。這時經 向之側壁86之尺寸，盥間％ s ^ 以使閘極長度方 不同。 才’、閘極長度方向之側壁83之尺寸成為 爹如、圖42 ’其次在全面形成鈷等之金屬膜之後 ”。利用此種…使互相接觸之部：：： =行熱 反應，用來形成金屬矽化物層8。、δ=屬進行 成在多晶石夕膜79上，用來形成閘極電極75屬:物侧形 矽化層89形成在源極.汲另$ ’使金屬 之金屬膜。 然後’除去未反應 參照圖43，其次利用CVD法在全面堆 形成層間絕緣膜90。其次，利用 、乳化石夕《，用來 膜90之上面上，形成呈有γ ^ 相衣版法，在層間絕緣 中未顯示）。其次，使用該光抗㈣ 之先抗姓劑（圖 在训基板4之深度方向之餘刻率較丨高乍之為里 法’除去層間絕緣膜90。這時，以氧化矽“ 氮化石夕膜不容易被餘刻之條件進行姓別 、 彳 ^ 壁8 3之上面被蝕刻。利用此種方式，丄八：以用來防止側 成接觸孔93，寺口在閘極電極75上形成配&溝=化物層89形 這時，最好成形光抗钱劑之開口圖型， 之接觸孔93之尺寸Ml，大於閘極長度方 問極長度方向 寸M2。其理由如下所述。亦即，因為配:^配線溝94之尺 局配線溝94沿著閘極電
II
HkM C:\2D-CODH\91-O9\91115397.ptd 554535 五、發明說明（35) 極75延伸，所以各個接觸孔93之開口面積小於配 開口面積。因此’當與配線溝94之蝕 接觸 之崎難進行。因此，經由使尺寸M1大於尺字二觸= 減小蝕刻速度之差。 八丁MZ，可以 厚其ΐ全：接觸孔93内和配線溝94内所獲得之膜 性’亦可以在金屬膜之成膜前形成隔離 層之材質可以佶闲Τ ·、 ^ ^ I同離孟屬 八膜‘。 氮化物(TlN)，Tl和TlN之複 寻。然後’經由形成金屬配線91用來獲得圖37所示之 p::二3:f之本貫施形態7之半導體裝置時，在層間 :::=2成閘極配線92，接觸在閘極電極”之上面和 之延伸方向延伸，而且在閘極長度方向之 二；:1電極75之閘極長度。因此，可以減小上述 之式（2)之閘極電阻Rg，和增大最大振盪頻率『。 另外，依照本實施形態7之半導體裝置之製；方法時， =差3 了形成有側壁86。0此，即使由:光遮罩之 偏差寺使配線溝94之形成位置產生偏差時，亦可以避 免閘極配線92和金屬矽化物層89互相接觸。亦即，經由形 = 高調正偏差之餘裕。P4著在閘極長度方向 之側土 8 6之尺寸之變大，其效果亦變大。 ϊ i:極長度方向之側壁8 6之尺寸變成太大時， 在閘極長度方向之金屬石夕化物層89之尺寸會變丨，會造成
C:\2D-CODE\91-O9\91115397.ptd 第40頁 554535 五、發明說明（36) 源極·汲極之串聯電阻之增大。因此，需要對提高調正偏 差之餘裕之優點，和增大源極·汲極之串聯電阻之缺點進 行比較考量，使閘極長度方向之側壁86之尺寸最佳化。 另外，不使側壁83和側壁86個別的形成，而是使側壁83 之幅度變大，亦可以獲得能夠提高調正偏差之餘裕之效 果。但疋在此種情況，因為成對之源極·汲極區域Μ間之 間隔變大，延伸部87之長度變長，所以該部份之串聯電阻 增大/電流驅動能力降低。與此相對的，在本實施形態7 之半導體裝置之製造方法中，在側壁83之形成後，形成源 極·汲極區域76，然後形成側壁36，可以使延伸部87之長 度變短，可以防止電流驅動能力之降低。 、 [發明之效果] 依照本發明之申請專利範圍第】項時，因為第2絕緣膜之 幅度比較大，所以使用第2絕緣膜作為植入遮罩，利用離 子植入形成，成對之延伸部間之間隔亦變成比較大。苴处 果是寄生雙極電晶體之基極幅度變大，所以寄生雔雷、曰σ 體之增益變小，可以抑制MOSFET之錯誤動作和動^ 曰曰 變動。另夕卜：間極電極和，伸部之平面看之重疊程度變之 小’所以可以抑制閘極重登電容，可以使古 少消耗電力。 便動作-迷化和減 另外，依照本發 / ------- τ πI Μ π π祀图罘z項時，可t 的形成閘極電極，和可以抑制最大振盪頻率之降L > 另外，依照本發明之申請專利範圍第3項時，+ 雙極電晶體，因為可以在半導體層之主面 、方'寄生 鬥形成舞命抑制
554535 五、發明說明（37) 部，所以可以使寄生雙極電晶體 另外，依照本發明之申技 _ 9皿减小。 成第2絕緣膜之蝕刻步驟，經由一 弟項時，在用以形 面’可以在半導體層之主面内形'起^刻半導體層之主 另外，依照本發明之申^ &成今印抑制部。 成第3絕緣膜之步驟，經由_ 图弟b項時，在用以形 經由在源 可以在半導 利用在氮 以在半導體層之主面内步已虫刻半導體層之主面，可 另外，依照本發明制::。 極.汲極區域上形成金屬1導項時 體層之主面内形成壽命抑制J。虹化&物層 另外，依照本發明之申i W _ 化石夕膜和半導體層之界面;t圍第7項時，利用在氣 之主面内形成壽命抑制部。 之應力，可以在半導體層 另外，依照本發明之申士主蚩利—m * NM〇SFET之基準浮動效庫申之5月門專顯以圍弟8項日寺，可以抑制 _ ^ %之問趨，可以使動作高速化和提 咼電流驅動能力。 另外’依照本發明之申請專利範圍第9項時，可以抑制 PMOSFET之短通道效應之發生。其結果是可以改善PM0SFET 之頻率響應特性，因為可以抑制〇 F F電流之增加，所以可 以減少消耗電力。 另外，依照本發明之申請專利範圍第1 〇項時，對於構成 數位電路之第1半導體元件，可以使有效通道長度變短， 經由縮短延遲時間可以改善性能。 另外，依照本發明之申請專利範圍第1 1項時，在形成作
C:\2D-C0DE\91-09\91115397.ptd 五、發明說明（38) 為補償用絕緣膜之第 “ 形成第2延伸部，、”、、水膜之後’進行離子植入，經由 體元件，可以抑；構成類比電路或高頻電路之第2半導 另外^卩制閘極重疊電容。 卜 依照本發明之φ «X主蜜 為補償用絕緣膜夕楚0 #專利範圍第1 2項時，在形成作 ◦水腸之弟2絕綾晅 形成第1延伸部， 、、後’進行離子植入，經由 以抑制閘極重疊電容 '。構成數位電路之第1半導體元件，可 另外’依照本發明之申― 閘極電阻藉以增大半導“2，圍第13項時，可以減小 另外，依照本發明之；請振盈頻率。 第2側壁’在半導體裳 ：圍第14項時’經由形成 之餘裕。 衣&步驟，可以提高調正偏差 另外，依照本發明之申請糞 μ 裝置之f造牛砰 ^ T月專利轭圍第1 5項時，在半導體 且心衣k步驟，可以更進一 τ月且 另外，佑昭士代π口士 乂的提南調正偏差之餘裕。 同一個姓刻步驟形成接觸用導當以 配線溝時，可以減小㈣速度之^妾觸孔和閑極配線用之 另外’依照本發明時，因為 所以丨、；丰赖^ 、 u為弟2絕緣膜之幅度比較寬， 所以以步驟（e)形成，成對之見 寄生雙極電晶體之二、:Tf基極幅度變寬，所以 和動作特性之變動。另外 勒作 看之重豐程度變小，所以可. 面 」M抑制閘極重疊電容，可以 動作向速化和消耗電力減少。 Λ使
554535 五、發明說明（3… 另外，依照 以抑制最大振 另外，依照 在半導體層之 極電晶體之增 另外，依照 之半導體層之 成舞命抑制部 另外，依照 之外側之部份 體層之主面内 本發明 盪頻率 本發明 主面内 益減小 本發明 主面進 本發明 之半導 形成壽 另外，依照本發明 合物層 屬一半導體化 抑制部。 另外，依照 面所產生之應 部。 本發明 力，可 ^ ’可以穩定的形成閘極電極，和可 之降低。 牯’、，於寄生雙極電晶體，因為可以 开^成壽中抑制部，所以可以使寄生雙 〇 經由對形成有第3絕緣膜之部份 灯钱刻，可以在半導體層之主面内形 時’經由對位於第3絕緣膜之外側面 月豆層之主面，進行钱刻，可以 命抑制部。 時，經由在源極·汲極區域上形成金 ’可以在半導體層之主面内形成壽命 時，利用在氮化矽膜和半導體層之界 以在半導體層之主面内形成壽命抑制 另外，依照本發明時，可以抑制NM〇SFET之基板浮動效 應之問題，可以使動作高速化和提高電流驅動能力。> 另外，依照本發明時，可以抑制PM〇SFET之短通道效應 之發生。其結果是可以改善PM0SFET之頻率響應特性，^ 為可以抑制0 F F電流之增加，所以可以減少消耗電力。 另外，依照本發明時，可以縮短構成數位電路之半導體 元件之有效通道長度，經由延遲時間之縮短可以改善性
554535 五、發明說明（40) 能。另夕卜：在步驟（c)之形成作為 膜之後，經由在步驟（门形成第2 A ，，色緣膜之第1絕緣 路或高頻電路之半導體元件， 。卩’對於構成類比電 另外，依照本發明時，在步驟（n閘極重疊電容。 緣膜之第2絕緣膜之後，經由在 形成作為補償用絕 對於構成數位電路之半導體元件，λ e、形成第1延伸部， 容。 ，可以抑制閘極重疊電 、另i卜：依照本發明時’因為可以減小閉極電阻，所以可 以獲得最大振盪頻率被提高之半導體裝置。 另外，依照本發明時，經由形成第2側壁，在用以形成 閘極配線用之配線溝之步驟，可以提高調正偏差之餘裕。 另外，依照本發明時，可以更進一步的提高調正偏差之 餘裕。 另外，依照本發明時，以同一個蝕刻步驟形成接觸插頭 用之接觸孔’和閘極配線用之配線溝，這時可以減小蝕刻 速度之差。 [元件編號之說明] 1 $夕基板 2 BOX 層 3 矽層 4 SOI基板 6、 8、54、55、64、65 氧化矽膜 7、 5 3、6 3、7 5 閘極電極 9 氮化矽膜
C:\2D-CODE\91-O9\91115397.ptd 第 45 頁 554535 五、發明說明（41) 10 1 1 、59 ' 69 12 68 '83 92 源極· >及極區域 延伸部 本體區域 側壁 閘極配線
C:\2D-CODE\91-O9\91115397.ptd 第46頁 554535 圖式簡單說明 圖1是剖面圖，用來表示本發明之實施形態1之半導體裝 置之構造。 圖2是剖面圖，用來表示本發明之實施形態1之NMOSFET 和PMOSFET形成在同一個SOI基板上之態樣。 圖3是剖面圖，用來表示本發明之實施形態1之半導體裝 置之製造方法之步驟。 圖4是剖面圖，用來表示本發明之實施形態1之半導體裝 置之製造方法之步驟。 圖5是剖面圖，用來表示本發明之實施形態1之半導體裝 置之製造方法之步驟。 圖6是剖面圖，用來表示本發明之實施形態1之半導體裝 置之製造方法之步驟。 圖7是剖面圖，用來表示本發明之實施形態1之半導體裝 置之製造方法之步驟。 圖8是剖面圖，用來表示本發明之實施形態1之半導體裝 置之製造方法之步驟。 圖9是剖面圖，用來表示本發明之實施形態1之半導體裝 置之製造方法之步驟。 圖1 0是剖面圖，用來表示本發明之實施形態1之半導體 裝置之製造方法之步驟。 圖1 1是剖面圖，用來表示本發明之實施形態1之半導體 裝置之製造方法之步驟。 圖1 2是剖面圖，用來表示本發明之實施形態1之半導體 裝置之製造方法之步驟。
C:\2D-CODE\91-09\91115397.ptd 第47頁 554535 圖式簡單說明 圖1 3是剖面圖，用來表示本發明之實施形態2之半導體 裝置之構造。 圖14是上面圖，用來表示本發明之實施形態2之半導體 裝置之第1變化例。 圖15是上面圖，用來表示本發明之實施形態2之半導體 裝置之第2變化例。 圖1 6是電路圖，用來簡化的表示本發明之實施形態3之 電晶體之等值電路。 圖1 7之圖形以閘極長度為7 0nm之電晶體作為對象，用來 表示氧化矽膜之幅度與截止頻率和最大振盪頻率之關係之 測定結果。 圖1 8是剖面圖，用來表示本發明之實施形態4之半導體 裝置之製造方法之步驟。 圖1 9是剖面圖，用來表示本發明之實施形態4之半導體 裝置之製造方法之步驟。 圖2 0是剖面圖，用來表示本發明之實施形態4之半導體 裝置之製造方法之步驟。 圖2 1是剖面圖，用來表示本發明之實施形態4之半導體 裝置之製造方法之步驟。 圖2 2是剖面圖，用來表示本發明之實施形態4之半導體 裝置之製造方法之步驟。 圖2 3是剖面圖，用來表示本發明之實施形態4之半導體 裝置之製造方法之第1變化例。 圖2 4是剖面圖，用來表示本發明之實施形態4之半導體
C:\2D-CODE\91-O9\91115397.ptd 第48頁 554535 圖式簡單說明 裝置之製造方法之第2變化例。 圖2 5是剖面圖，用來表示本發明之實施形態4之半導體 裝置之製造方法之第3變化例。 圖2 6是剖面圖，用來表示本發明之實施形態5之半導體 裝置之構造。 圖2 7是剖面圖，用來表示本發明之實施形態5之半導體 裝置之構造。 圖2 8之圖形以閘極長度為7 0nm之電晶體作為對象，用來 表示補償用絕緣膜之幅度與延遲時間之關係之測定結果。 圖2 9是剖面圖，用來表示本發明之實施形態6之半導體 裝置之構造。 圖3 0是剖面圖，用來表示本發明之實施形態6之半導體 裝置之製造方法之步驟。 圖3 1是剖面圖，用來表示本發明之實施形態6之半導體 裝置之製造方法之步驟。 圖3 2是剖面圖，用來表示本發明之實施形態6之半導體 裝置之製造方法之步驟， 圖3 3是剖面圖，用來表示本發明之實施形態6之半導體 裝置之製造方法之步驟。 圖3 4是剖面圖，用來表示本發明之實施形態6之半導體 裝置之製造方法之步驟。 圖3 5是剖面圖，用來表示本發明之實施形態6之半導體 裝置之製造方法之步驟。 圖3 6是上面圖，概略的表示本發明之實施形態7之半導
C:\2D-CODE\91-O9\91115397.ptd 第49頁 554535 圖式簡單說明 體裝置之構造。 圖37是剖面圖，用來表示沿著圖36所示之線段A1-A1之 位置之剖面構造。 圖38是剖面圖，用來表示沿著圖36所示之線段A2-A2之 位置之剖面構造。 圖3 9是剖面圖，用來表示本發明之實施形態7之半導體 裝置之製造方法之步驟。 · 圖4 0是剖面圖，用來表示本發明之實施形態7之半導體 · 裝置之製造方法之步驟。 圖4 1是剖面圖，用來表示本發明之實施形態7之半導體 裝置之製造方法之步驟。 圖4 2是剖面圖，用來表示本發明之實施形態7之半導體 裝置之製造方法之步驟。 圖4 3是剖面圖，用來表示本發明之實施形態7之半導體 裝置之製造方法之步驟。 圖44是剖面圖，用來表示習知之半導體裝置之構造。 圖45是剖面圖，用來表示另一半導體裝置之構造。 圖46是上面圖，用來概略的表示圖45所示之半導體裝置 之上面構造。
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Claims (1)

  1. 554535 申請專利範圍 1 · 一種半導體裝置，其特徵是具備有· 第1絕緣膜，形成在上述之半導體層之主面上； 閘極電極，形成在上述之第丨絕緣膜上； ， J對之第2絕緣膜’包夾上述之閘極電極 電極之上述侧面之外側面；側® &不接合在上述問極 成對之弟3絕緣膜，經由上i g彳 導體声之Η诂Φ而卜—；上逑之第1絕緣膜形成在上述半 绍# 9上述面上，包夾上述之閘極電極和上述之笛9 絕緣膜，分別具有接合在 电位矛上述之弟2 ，，和…在上述第St:::::::: 本體區域，形成在上述閘極 内丨和 I网柽電極之下方之上述半導體層 成對之源極·汲極區域， 為包夾上述之本體區域j ^ W之半導體層内，成 上述之源極•汲極區域分 層之上述主面内，形成從卜有延伸部，在上述半導體 下方朝向上述本體區域延伸迷第2絕緣膜之上述外側面之 在閘極長度方向之上诚哲 述第3絕緣膜之底層部/ 、，十邑J膜之幅度’大於成為上 2.如申請專利範圍C絕緣膜之膜厚。 緣膜之上述幅度是上述閘枝之+導體裝置’ #中上述第2絕 <閑極長度之尺寸之2/7〜1。
    C:\2D-CODE\91-O9\91115397.ptd 第51頁 554535 六、申請專利範圍 3 ·如申請專利範圍 上述之 半導體層之上述主面項之半導體裝置，龙 4. 如申請專利範圍形成命抑制部、。中在上 絕緣層之方向，形成古、之半岭體裝置，装由 體層之上述主面，比上述第3絕緣獏之部份在上述之 半導體層之上述主面；J有上述第2絕緣祺之部2半導 5. 如申請專利範圍第3^_¥ 上述 第3絕緣膜之上述外#彳& ' 肢破置，其巾& & 、f Φ , ρ、+、側之外側部份之上、f χ 於上述 述主面，在上遠絕緣層之方向， 上迷半導體層之上 之°卩伤之f述半導體層之上述主面下i有上述第3絕緣骐 6. 如申請專利範圍第3項之半導邮/儿。 形成在上述源極.沒極區域上之金γ置’其中更具備有 7·如申請專利範圍第3項之半 +導體化合物層。 上述之第3絕緣膜是氮化石夕膜；^置’其中 上述之第3絕緣膜，不經由上 形成在上述半導體層之上述主面上。第1絕緣膜，而是直接 其 8 ·如申清專利範圍第1 了項中 中 主〖貝〒任一項之半導體裝置， 上述之半導體裝置是M〇SFE 丁； 在上述之半導體層内形成有作為上述之MOSFET之 NMOSFE丁和PMOSFET ; 大 上述之NMOSFET所具備之上述第2絕緣膜之上述幅度’ 於上述PMOSFET所具備之上述第2絕緣膜之上述幅度。 其 9.如申請專利範圍第i至7項中任—項之半導體裝置，
    第52頁 554535 六、申請專利範圍 中 上述之半導體裝置是MOSFET ; 在上述之半導體層内形成有作為上述之之 NMOSFET 和PMOSFET ; 上述之PMOSFET所具備之上述第2絕緣膜之上述幅度，大 於上述NMOSFET所具備之上述第2絕緣膜之上述幅度。 1 0 · —種半導體裝置，其特徵是具備有： · 基板’具有形成數位電路之第1區域，和形成類比電路 · 或RF(Radio frequency)電路之第2區域； 第1半導體元件，形成在上述之第1區域，用來構成上述 之數位電路；和 第2半導體元件’形成在上述之第2區域，用來構成上述 之類比電路或RF電路； 上述之第1半導體元件具有： 第1閘極電極，形成在上述基板之主面上，成為包夾 閘極絕緣膜； 第1本體區域，形成在上述之基板内，位於上述第丨問極 電極之下方；和 甲° 成對之第1源極·汲極區域，形成在上述之基板内，成 為包夾上述之第1本體區域； 上述之第2半導體元件具有： 第2閘極電極，形成在上述基板之上述主面上， 夾第2閘極絕緣膜； 第2本體區域，形成在上述之基板内，位於上述第2問極
    C:\2D-CODE\9l-〇9\91115397.ptd 554535
    η、甘 、性•汲極區域具有成姐 卜卜 J基板之上述主面内，形成延伸子之弟2延伸部，在上 方， 述第2閘極電極之下 平面看之上述第丨閘極電極和上述 度，大於平面看之上、f兹 I伸邛之重疊程 疊程度。 上述弟1 2 3 4閘極電極和上述第2延伸部之重 2.:/^ ί利範圍第10項之半導體裝置，苴中 述之第1半導體元件更具有形成在上 面之第1側壁； < 乐丨閘極電極之 士述之第2半導體元件更具有： ί 2 Ϊ膜：形成在上述第2閘極電極之側面；和 側土，形成在上述第2閘極電極 夾上述之第丨絕緣膘。 上述側面，成為έ 上述之第1絕緣膜具有：
    1 上% 如/二f利範圍第11項 < 半導體裝fi中 2 上述之第】半導體元件更具有第2 1、中 3 第1問極電極和上述之第〗側壁之間= 4 極電極之上述側面； 安σ在上述之第1閘 554535 六、申請專利範圍 第3々絕緣膜’其膜料於±述之帛2料膜， 〜^ 上述苐2閘極電極之上述側面；和 成接合在 第4絕緣膜，形成在上述之第 之間。 “3 —和上述之第2側壁 13. —種半導體裝置，其特徵是具備有. 基板； 半導體元件，具有：（a )閘極 成在上述基板之主面上，&著匕夾閘極絕緣膜的步 w工 口者指定方向延伸· ^ 彤 壁，形成在上述閘極電極之側面；（幻本 卓1側 上述閘極電極之下方之上述基板内；和（j二二二形成在 :極區域，形成在上述之基板内，成為成之减極. 域； < 本體區 層間絕緣膜’以覆蓋在上述半導體元件 述之基板上；和 式形成在上 閘極配線，形成在上述之層間絕緣膜内 極電極之上面和沿著上述之指定方向延伸，=在上述閘 極之閘極長度方向之尺寸大於上述閘ϋ間極電 度。 上述閘極長 14. 如申請專利範圍第13項之半導體裝置 有第2側壁，形成在上述閘極電極之上？ 2備 上述之第1側壁。 成為包失 15. 如申請專利範圍第14項之半導體裝置，其中 閘極長度方向之上述楚2側壁之尺, A . ；L 述弟Z側土灸尺寸，大於在上述閘極長 度方向之上述弟1側壁之尺寸。
    C:\2D-CODE\91-O9\91115397.ptd
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