TW544860B - Structure, fabrication and operation method of flash memory - Google Patents

Description

544860 五、發明說明（1) 本發明是有關於一種非游

Mpmnrv，MVM、-从 里非揮發性記憶體（non-Volati le

Memory，NVM) το 件，且牿别 η 士 ^日 / & 寺別疋有關於一種ρ型通道 (P-Channel)快閃記憶體开彼—a w y ^ 方法。 牛之、、Ό構、製造方法與其操作 取、：元件由於具有可多次進行資料之存入、讀 點，所二已成個f 2入之資料在斷電後也不會消失之優 揎菸I ρ ί為個電腦和電子設備所廣泛採用的一種非 揮發性記憶體元件。 H开 厂31的决閃°己^體元件係以摻雜的多晶矽製作浮置閘 極（Fl0atlng Gate)與控制閘極（c〇ntr〇i Gate)。對此快 閃記憶體元件進行程式化或抹除操作時，係、分別於源極、 區汲極區與控制閘極上施加適當電壓，以使電子注入複 晶矽浮置閘極中，或將電子從多晶矽浮置閘極中拉出。 一般而言，快閃記憶體元件常用之電子注入模式可分 為通道熱電子注入模式（Channel Hot-Electron 刀 injection ， CHEI)以及F-N 穿隧（Fowler-Nordheim Tunneling)模式等等，而且元件的程式化與抹除操作模式 隨著電子注入與拉出之方式而改變。 此外，快閃記憶體元件之結構可分為P型通道 (P-Channel)快閃記憶體元件與η型通道（n-Channel)快閃 記憶體元件。由於p型通道快閃記憶體元件具有高電子注 入效率、較高的元件縮小幅度（H i g h S c a 1 a b i 1 i t y )、可免 於熱電洞注入所導致的可靠度問題、以及電子注入時具有 較低的氧化層電場等異於η型快閃記憶體元件之特點，因

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〜 五、發明說明（2) 對於p型通道快閃 電子（Channel nE1 入資料以進行程式化 道區拉出以進行抹除 元件之結構、製造方法與其操作方法，可以 層遭受到非常高的電場，以增加穿隧氧化層 性，並可提高記憶體元件之積集度。 曰 544860 此在未來仍具有相當大之發展空 記憶體元件而言，其 ectron，CHE )注入模 ，並且利用F - N穿隧模 铲彳：於P聖通道快閃記憶體元件是使用通 壬工’而且電子僅由靠近汲極處注入，戶; 的效率甚低。因此，在程式化的過程中需j 以提供較大的電流，並藉以增加程式化的过 使用的電壓升高時，常造成電子元件之可靠 (Rel iabi 1 i ty)降低，並且會限制元件尺寸 有鑑於此，本發明之一目的在於提供一 本發明之另〆目的在於提供一種快閃記 構、製造方法與其操作方法，可以增加記憶 率，並降低記憶胞讀取時之漏電流。 有鑑於此，本發明提供一種快閃記憶體 此快閃記憶體元件是由設置於第一導電型基 電型第一井區、詨置於第二導電型第一井= 型第二井區、設篆於第一導電型基底上之堆 分別設置於堆疊閘極結構兩侧的第一導電型 區與汲極區、設董：於第一導電型第二井區中 通常以通道熱 式由沒極端寫 式將電子由通 遂熱電子進行 以其電子注入 施加較高電壓 率。然而，當 度 窜小的程度。 種快閃記憶體 避免穿隧氧化 的壽命和可靠 憶體元件之結 胞程式化之速 元件之結構， 底内之第二導 中之第一導電 豐問極結構、 基底中之源極 ’從汲極區延 544860 五、發明說明（3) ^ ^ Ϊ堆疊結構下方並與源極區相距一間隔之第二導電 二導费，、與投置於堆®閘極結構下方，龙分別連接第 成1型第三井區與源極區之第二導電型口袋摻雜區所構 口 ：，極結構下方，然後在源極側形成-口袋摻雜區，j f*二‘ f，之兩端分別連接源極區與η型井底。由於此口 ;ίΪί;η型井區具有相同之背景摻雜濃度，且口袋摻 tM ,1車又11型井&淺之接合面，因此口袋#雜區之崩潰 低ϋ 井區之崩潰電壓低，施加於控制蘭極之電壓可 情r;伏：左右。而且，藉由上述結構，本發明之快閃記 【:體可以利用累增崩潰引發熱電子注入模式進行程式^，己 ί:ί ί7穿隧效應進行抹除。此外，將n蜇井區與汲極 路連接在一起，而不舍於、％榀^ ^撕1 a 一 > M k — 堆最ΪΓ月於沒極側形成1型井區，且此Ω型井區延伸至 二I木結構下方，然後在源極側形口袋摻雜 ϋ #雜區之兩端分別連垃、:店故c ^ ΧΛ丄、· Λ ▲接雜區與η型孑 雜區具有較η型夺 電壓較η型井區2 低於10伏特左右 憶體可以利用累 並以通道FN穿隧 紐路連接在一 ，而不會於汲極和η型井丁區之間的形：： ) 此 方 法 井 —. 導 電 型 此 第 圖 ) 進 行 形 成 一 第 至 堆 疊 閘 間 隔 〇 移 案 化 光 阻 本發明提供一種快閃記憶體元件之製造方法，此 ^下列步驟：提供已依序形成一第二導電型 ：法 :广導電型第二井區與一堆疊間極結構 刑 2。於此基底上形成—第一圖案化光阻層 ：電型 一一 ^〜必你。接著， 一 袋植入步驟，於預定形成汲極區之美 進仃一 二導電型第三井區，且第二導電型第三井^征形成一第 極結構下方並與預定形成一源極區之基底 至堆疊閘 除第一圖案化光阻層後，於基底上形成—距—間隔。移 弟二圖案化光阻 =化光阻層暴露預定形成一汲極區之基底。匕弟— 第一 口袋植入步驟，於預宗拟ΛF t u ’進行

544860 五、發明說明（4) 層，且此第二圖案化光阻層暴露預定 然後，進行-第二口袋植人步驟，於堆基底。 近預定形成源極區之基底中形成一第—ς木、…構下方靠 區。移除篦-闰安π 1 弟一導電型口袋摻雜 底中形成源極區與沒極區。之後，晶二:、口構兩侧之基 ?成-間隙壁，並於基底上丄第】==側壁 弟三圖案化光阻層暴露汲極區之基底。以=化=層，且 =與具有間隙壁之堆疊閘極結構為軍幕，；== 三圖丄i導電型第三井區之接面。移除第 口茱化先阻層後，於基底上形成一第—矛 結構之間的間隙’並舆源二區與沒： 形：：ί 移除部分第三導體層，以於源極區上 m 第一接觸窗與於第二導電型第三井區上形成一g - 導體層。接著，圖案化第— 弟一 此镜-拉奴W 口示％乐一导體層以形成一第二接觸窗， 接觸固使汲極區與第二導電型第三井區形成一短路 '層上形ii丄於基底上形成一内層介電層，並於内層介電 v成與弟二接觸窗電性連接之一導線。 域，ί &明係先以圖案化光阻層覆蓋住預定形成源極之區 ^=後利用傾斜角離子植入法，以0度至丨8 0度之傾斜 ’從預定形成汲極之區域植入^型摻質，以於汲極側形 、、,,η里井區，然後再進行一熱製程，以使摻質驅入基底中 :η型井區延伸至堆疊閘極結構下方。之後，再以另一 =圖案化光阻層覆蓋住預定形成汲極之區域，並利用傾斜 離子植入法’以3 〇度之傾斜角，從預定形成源極之區域

544860 五、發明說明（5) 植入η〜型摻質，、 口袋摻雜區之，以於源極侧形成一η— 口袋摻雜區，此η — 區。利用傾斜:t而分別連接11型井區與後續形成之ρ +源極 袋摻雜區形成；：：3可以準確的使η型井區與η - 口 共用~11型井Jg、 域，而且兩個相鄰的記憶胞可以 元件之積集度'，而不會有11型井區重疊之問題，可以增加 本發明接J述 操作一P通道恤種快閃_記憶體元件之操作方法，適用於 由一 P型基底；、憶體元件，此P通道快閃記憶體元件是 井區，設置於 第一n型井區，設置於P型基底中；一P型 型基底上，堆田—n型井區中；一堆疊閘極結構，設置於P 層、—浮置f閘極結構包括一控制閘極、一閘極介電 設置於堆疊閘=與一穿隧氧化層；-源極與-汲極，分別 設置於p型井區：構兩側如型基底中；-第二η型井區， 源極相距一門°中，從汲極延伸至堆疊閘極結構下方並盥 且η-型口袋；；“：：二型口袋摻雜區設置於間隔中， 上述之操作方兩側分別連接第二η型井區與源極； 控制閘極施加細通道快閃記憶體元件時，對 -負電流，以利用？f ’使汲極區接地，對源極施加 i南、音kk日日 用累i日朋〉貝引發熱電子注入模式軺 通運快閃記憶體；在 ^^式化p 制閘極施加一負電冑，斟二迢决閃5己fe、體兀件時，對控 逢要 €壓對源極施加一第二正電壓，脸上 /予置’以利用通道FN穿 將汲極 由於太# M ^ 應抹除P通道快閃記憶體。 由於本啦明之P型通道快閃記 體 利用累增崩潰引發熱電子注入模式，目此程 <逯度可

8938twf.ptd 第9頁 544860 五、發明說明（6) --- 以維持在微秒之程度（低於5微秒）。而且淮一 批兩、 ％仃程式化時， 熱電洞可以由源極跑掉，並不會注入穿隊翁 A乳化層，因士卜

以k升元件可靠度。而本發明之P型通道快閃記情 T 源極側具有陡峭的接合，不需要一個耐高壓的汲1亟 。 因此，可以增加元件之積集度。 口 本發明提供一種快閃記憶體元件之操作方法， 作-記憶胞陣列，此記憶胞陣列是由複數個記憶胞 = 車複歹數位…乂及複數條源極線，其中記憶胞排 之一條位兀線，每一列之各記憶胞之源極皆耦接對岸+之二 條源極線，每一列之各記憶胞之控制間極皆耦接對應之一 條字兀線，此操作方法係在進行程式化動作時，於選 一記憶胞所耦接之一字元線上施加一第一正電壓，將 ^ ^ t位兀線接地，並於選擇之記憶胞所耦 円/^1 一一負電流（亦即，對源極線施加一負電 壓)付’- V:V、用字70線之複數個非選擇之記憶胞所耦接 ΐ:兀：：二藉此防止共用字元線之非選擇記憶胞被程 式化，在進订項取動作日卑，胺、既 矛王 線接地，於選擇之2产:张擇之記憶胞所耦接之字元 r n ^ ^ I所耦接之位元線施加一第二正φ “固非選擇之記憶胞所麵接之字元線施加！ ;:、：上;加未:動：時’於選擇之記憶胞所•接之 浮置與源極線接二第四正擇之記憶胞所耦接之位元線 在進行上述程式化操作；：共用同一字元線之其他未 8938twf.ptd 第10頁

54獅U 五、發明說明（7) 選擇之記憶胞並不會輕 胞所耦接之位元線為^ J二這是因為其他未選擇之記憶 選擇之記憶胞並不會在、、择托此共用同一字元線之其他未 電壓’也無法造成累増崩、潰弓貝;J J崩•，即使字元施加有 不會程式化其他未選擇节:，、、、電子注入現象，當然就 並不會產生崩潰引發熱電子、、t λ寺口此未&擇之記憶胞 ± 14l ^ ^ ^ Ah y /入現象，而不會被程式化。 六-，因tI_二:呆乍係利用累增崩潰引發熱電子注入模 二） 主 '化^·速度可以維持在微秒之程度（低於5微 :Λ于程式化時’熱電洞可以由源極跑掉，並不 "主：s牙隧氧化層’因此可以提升元件可靠度。而本發明 之Ρ型通道快閃記憶元件在源極側具有陡山肖的接合，不需 要-個耐高壓的汲極接合。因此，可以增加元件之積集 度。 、 為讓本發明之上述目白勺、特徵、和優點能更明顯易 懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說 明如下： 圖式之標號說明： 100、20 0 : Ρ型基底 1 0 2 ·元件隔離結構 1 04、2 0 2 :深η型井區 106 、 204 :ρ型井區 108、108a ··氧化層 110、110a、114 :導體層

8938twf.ptd 第11頁 544860 五、發明說明（8) 1 1 2 :介電層 1 1 6 :閘極頂蓋層 1 1 8、2 0 6 :堆疊閘極結構 120、124、134 :圖案化光阻層 1 2 2、2 1 2 : η型井區 126、214 :η -型口袋摻雜區 1 2 8、2 0 8 :源極區 1 3 0、1 3 0 a、2 1 0 :汲極區 1 3 2、2 2 6 :間隙壁 1 3 6、1 3 8 :接觸窗 140 :開口 1 4 2 :内層介電層 144 :插塞 1 4 6 :導線 2 1 6 :穿隧氧化層 2 1 8 :浮置閘極 2 2 0 :閘極介電層 2 2 2 :控制閘極 2 2 4 :閘極頂蓋層

Qnl、Qn2、Qn3、Qn4、Qn5、Qn6、Qn7、Qn8、Qn9、QnlO、Qnll

Qnl2 :記憶胞 BLO、BL1、BL2 :位元線

Nwell : n型井區 Pwell : p型井區

8938twf.ptd 第12頁 544860 五、發明說明（9) SL0、SL1 :源極線 WL0、WL1、WL2、WL3 :字元線 實施例 第1 A圖至弟1 I圖所示為根據本發明一較佳實施例之一 種快閃s己憶體的製造流程立體圖。在此係以雙反或閑式 (Bi N0R)型陣列快閃記憶體為例。 > 首先請參照第1 A圖，提供一p型基底1 〇〇，此？型基底 1 0 0已形成元件隔離結構1 〇 2，此元件隔離結構1 〇 2成條狀 的佈局’並用以定義出主動區。形成元件隔離結構丨(^例 如是區域氧化法（Local Oxidation，L0C0S)或淺溝渠隔離 法（Shallow Trench Isolation，STI)。接著，在p 型基底 100中形成深η型井區1〇4，並在此深0型井區1〇4内形成作 為記憶胞陣列區域之ρ型井區1〇6。之後，於ρ型基底ι〇〇表 面形成一層氧化層108，做為穿隧氧化層之用，氧化層】⑽ 之形成方法例如是熱氧化法，其厚度例如是90埃至1 〇〇埃 μ炎接同著’、請參照第16圖，於氧化層108上形成-層導體 層（未圖不），其材質例如是摻雜的多晶矽，此導體芦之 用化學氣相沈積法形成-層未摻心晶硬 :是800埃Λ 入步驟以形成之，且此導體層之厚度例 件隔離結構3的=將此”層圖案化，使其暴露出元 Α的表面，而形成如圖式之導體層110。 電層(未V示1參：依^於基底⑽ 層¥體層（未圖不）與一層頂蓋層（未圖

8938twf.ptd 第13頁 544860 五、發明說明（10) 不）後，利用罩幕將此頂蓋層、導體層圖案化，用— =，極頂蓋層116與做為控制閘極之用的導體層114 ’疋義 義V體層114的同時，繼續以相同的罩幕 =。與氧化謂，使其分別形成介電層 極頂蓋層U6、導體層(控制問極)114、介二圖不= 層（洋置閘極）U〇a與氧化層1〇83(穿隧曰 =立 所構成。 乳儿層）的堆豐結構 介電層112之材質例如是氧化矽/氮化矽/氧 ^ 厚度例如是60埃/70埃/6〇埃左右，介 = :法例如是低壓化學氣相沈積法。當；2 = 材負也可以是氧切層、氧切/氮化梦層等1層⑴之 導體層114之材質例如是摻雜的多晶 如疋2000埃左右，導體層114 ^度例 (In-SUu)摻雜離子之方式 列如是以臨場 之。 万式利用化學氣相沈積法以形成 閘極頂蓋層11 6之材質例如是氮化 是1 5 0 0埃左右，閘極頂芸 且，、厗度例如 積法。 員|層之形成方法例如是化學氣相沈 丄接著請參照第1D圖’於整個基底100上形成一戶圖宰 化光阻層120，此圖幸彳卜# M 氣層圖案 域。缺德，谁r 一 〇暴露欲形成沒極的區 極钍槿11 8值FI丁安口袋（P〇Cket)離子植入步驟，以堆疊閘 構人圖案化光阻層120為罩幕，於堆疊閘極結構 544860 五、發明說明（11) 11 8侧靠近汲極之基底1 〇〇中的p型井區1 06植入摻質， 〜二千型雷井/122。植入之摻質!1如是磷離子，植入能量為 電子伏特左右，植入劑量為1 X 1 013原子/平方公分 工，。其中，植入摻質之方法包括傾斜角離子植入法， 0二以〇度至180度之傾斜角植入摻質。因此，n型井區122 伸至堆疊閘極結構118之下方，並與欲形成源極 了或相距一段距離。移除圖案化光阻層丨2 〇後，進行一 ，製，，此熱製程例如是在9〇(TC左右之溫度下，於含 氣之環境中進行摻質之驅入（Drive-in)。 接著請參照第1E圖，於整個基底1〇〇上形成另一層圖 :化光阻層124，此圖案化光阻層124暴露欲形成源極曰的口區 5 。然後，進行一口袋離子植入步驟，以堆疊閘極結構 118^與圖案化光阻層124為罩幕，於堆疊閘極結構118下方 之靠近源極之基底100中的p型井區1〇6植入摻質，以形成η 、型口袋摻雜區1 26。植入之摻質例如是砷離子，植入能量 為30至50仟電子伏特左右，植入劑量為丨χ i，原子/平方 公分左右。其中，植入摻質之方法包括傾斜角離子植入 法，例如是以30度之傾斜角植入摻質。因此，n—型口袋摻 雜區1 2 6係位於預定形成源極侧之堆疊閘極結構丨丨8下方並 與η型井區122連接。此η-型口袋摻雜區126係用於調整源 極侧之累增崩潰電壓。之後，移除圖案化光阻層丨2 4。 接著请麥照第1 F圖，以堆疊閘極結構丨丨8為罩幕，進 行一離子植入製程，於堆疊閘極結構丨丨8兩側之基底丨〇〇中 植入摻質，以形成源極區1 2 8與汲極區1 3 0。植入之摻質例 8938twf.ptd 第15頁 544860 五、發明說明（12) 如疋一氟化硼（BF2 )離子，植入能量為3 右，植入劑量為1 X 1 〇i5原子/平方公分卢τ电子伏特左 成後，使得η-型口袋摻雜區126之一二。源極區128形 另一端鄰接η型井區122。之後，於堆疊區128，而 壁形成間隙壁1 3 2，形成間隙壁丨3 2之步驟例^ Β 1 1 8之侧 層絕緣層（未圖示），此絕緣層之材質例如Α 3 ^先形成一 利用非等向性1虫刻法移除部分絕緣層已於；：n f，然後 1 1 8之側壁形成間隙壁1 3 2。 、 且巧極結構 接著請參照第1G圖，於整個基底丨 化光阻層134，此圖宰化光阻居·異中成一層圖案 後進仃一蝕刻步驟，以圖案化光阻層134與具有 : 132之堆疊閘極結構丨18為罩幕， ^ ^日，、土 共岡1 9 9 > * 鄉刻暴底1 0 0直到暴露11型 麻 後績形成之接觸窗會貫穿汲極區 ^ #上井&區1 22間之接面使兩者電性短路連接在一起。 托仕娃者巧苓照第1 H圖，移除圖案化光阻層1 3 4後，於閘 :觸窗1的η型井區I2上形成接觸窗138。接觸窗136與 2带+十、之材質例如是金屬鎢。接觸窗1 36與接觸窗丨38 一 /，…法例如是先於基底100上形成一層導體層（未圖 Γ μ _此導體層填滿閘極結構11 8間的間隙。接著，進行一 子機械研磨製程或回蝕刻製程，直到暴露閘極頂蓋層 ，而於閘極結構Π8之間的源極區128上形成接觸窗 並於閘極結構11 8之間的η型井區丨2 2上形成導體層

544860 五、發明說明（13) (未圖示）。然後，進行一微影餘刻步驟，移除η型井區】2 2 上之部分導體層而形成開口丨4〇，以隔離相鄰之記憶胞而 形成接觸窗138，而且接觸窗138會貫穿汲極區13〇3與11型 井區1 2 2間之接面使兩者電性短路連接在一起。 然後，於基底1〇〇上形成一層内層介電層142，此内層 介電層142並填滿開口 140。内層介電層142之材質例如是 硼磷矽玻璃（BPSG)或磷矽破璃（PSG)，形成内層介電層142 之方法例如是化學氣相沈積法。然後進行一化學機械研磨 製程，使内層介電層142之表面平坦化。 接著請參照第1 I圖，於内層介電層丨42内形成斑接觸 窗138電性連接之插塞144，插塞144之材質例如是鎢金 屬。形成插塞144之方法例如是先於内層介電層142中形成 暴露接觸窗丨38之開口（未圖示），然後於開口内填入導體 材料以形成之。之後，於内層介電層142上形成與插塞144 連接之導線146。形成導體層146之方法例如是於基底 ^上形*成導體層（未圖示）後，^亍微影_步驟而形成 条片、之導線1 46。後續完成快閃記憶體之製程為習知技藝 者所周知，在此不再贅述。 κ 二發明係先以圖案化光阻層12〇覆蓋住預定形成源極 域，然後利用傾斜角離子植入法’以0度至18〇度之傾 二共=成没極之區域植入n型摻質，以於汲極側 二：ί n型井區122會延伸至堆疊閘極結構 118下方。然後再進行一熱製程，以使換質驅入基底㈣ 中。之後，再以另-層圖案化光阻層124覆蓋住預定形成 麵 8938twf.ptd 第17頁 544860

角，=£域，並利用傾斜角離子植入法，以30度之傾斜 攸預定形成源極之區域植入n-型摻質，以於源極 接n 口袋摻雜區126，此n— 口袋摻雜區126之兩端分別連 棺入井區122與後續形成之源極區128。利用傾斜角離子連 ，可以準確的使η型井區122與η〜口袋摻雜區126形 、、疋之區域，而且兩個相鄰的記憶胞可以共用一 區I。’而不會有η型井區122重疊之問題，可以增加 之積集度。 1千 =2。圖所&繪示為本發明之快閃記憶體之結構剖面圖。 凊芩照第2圖，本發明之快閃記憶體是由ρ型基底 2〇〇、深η型井區202、ρ型井區204、堆疊閘極結構2〇6、 極區208、汲極區210、η型井區212以及η—型口袋摻雜區^ 214所構成。堆疊閘極結構2〇6是由穿隧氧化層216、浮置 閘極218、閘極介電層220、控制閘極222、閑極頂蓋層224 以及間隙壁2 2 6所構成。 曰 深η型井區202位於ρ型基底20 0中。ρ型井區2〇4位於深 η型井區中。堆疊閘極結構2〇6位於ρ型基底2〇〇上。源極區 2 08與汲極區210位於堆疊閘極結構2〇6兩側之ρ型基底2〇〇 中。η型井區212位於ρ型井區2〇4中，且從汲極區21〇延伸 至堆疊閘極結構20 6下方。η- 口袋摻雜區214位於堆疊閘極 結構20 6下方，且位於源極區208與η型井區212之間。 本發明於汲極側形成一η型井區2 1 2，且此η型井區2 i 2 延伸至堆疊閘極結構2 06下方，然後在源極侧形成一n_ 口 袋摻雜區214，此η- 口袋摻雜區214之兩端分別連接源極區

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$ 7Γ @ 乙 1 Z 2ϋ8與n型井區212 ^ — 具有相同之背景摻雜濃度，且“袋摻雜區2ΐ4 、-: 井區212淺之接合面，目此"袋摻雜區川 乂 2 0 8之崩潰電壓較η型井區214對？型井區2〇4之崩 低，施加於控制閘極222之電壓可低於1〇伏特卢^ ^ 且’藉由上述結構，本發明之快閃記憶體可以工。而 潰引發熱電子注人模^進行程式化，i以通細穿^】 進行抹除。此外，將n型井區21 2與汲極區21〇短路連接在〜 一起，就可便於P-型通道記憶胞的讀取操作並提供隔離的 η型井區（Isolated Nwell)之電壓。 第3圖所繪示為本發明之p型通道快閃記憶體之電路簡 圖，在此係以B i NOR型陣列快閃記憶體為例。 曰 首先凊筝照第3圖，在第3圖中繪示複數個記憶胞^至 Qnl2、位元線BL0至位元線BL2、以及字元線WL〇至字元^ WL3。其中，§己憶胞Qnl、Qm、Qn?、Qnl()之汲極_馬接至位元線 BL0 ’ 3己t思胞Qn2、Qn5、Qn8、Qnll之 >及極麵接至位元線bli， 記憶胞QnS、Qn6、Qn9、Qni2之 >及極麵接至位元線BL2。字元線 WL0連接記憶胞Qnl、Qm、Qn3之控制閘極，字元線wli連接 記憶胞Q。4、QnS、Qn6控制閘極。字元線WL2連接記憶胞Qn7、 Qn8、Qn9之控制閘極。字元線WL3連接記憶胞QniQ、Qnu、Qni2 之控制閘極。記憶胞Qnl與Qn4、記憶胞Qn2與Qn5、記憶胞Qn3 與Qn6所屬之源極共用一條源極線SL0，記憶胞Qn7與11()、記 憶胞Qn8與Qnll、記憶胞Qn9與Qnl2所屬之源極共用一條源極線 S L 1。源極線S L 0與源極線S L 1經由整個p型井區^ ^導通而

8938twf.ptd 第19頁 544860 五、發明說明（16) 具有相同電位。而且，每一個記憶胞心至仏12更包括從汲 極區延伸至閘極結構下方之η型井區n 。 1 iNwe 11 接著請爹照表一、第4 A圖與第4 B圖，以明瞭本發明較 佳實施例之p型通道快閃記憶體元件之操作模式，其係包 括程式化（Program，第4A圖）、資料讀取^⑸㈦，以及抹 除（Erase，第4B圖）等操作模式，並係以第3圖所示之記憶 胞Qn5為例。 當對記憶胞Qn5進行程式化時，係在控制閘極4 〇 8 (社丄） 上施加一正偏壓Veg，其例如是8伏特至丨〇伏特左右；在源 極402 (SL0)上施加一負電流—Is，其例如是_1〇〇微安培左 右；將没極4 04 (BL1)接地。如此，在程式化時，由於在源 極4 0 2施加一負電流’使電子可由空乏區中之電場得到動 能而撞擊原子，而產生電子—電洞對，然後載子再藉由衝 擊而獲得足夠之能量以產生許多非常熱載子（Very H〇t C a r r i e r)。於是，對控制閘極4 〇 8施加一電壓時，即可在 浮置閘極40 6與源極402之間建立一個大的垂直電場，而得 乂利用累立曰朋〉貝引發熱電子注入模式（Ava 1 anche I n(juced Hot Electron 電子穿過穿隧氧化層而注入 洋置閘極406中，如第4A圖所示。而且本發明於^型井區 與源極402之間形成有η —型口袋摻雜區412，此η -型口 衣# 4區4 1 2具有較淺之接合面，因此可以降低^^ — 口袋摻 雜區412對p +型源極區4〇2之崩潰電壓。 7 合在進行上述程式化操作時，記憶胞I與記憶胞Qn6並不 运私式化。這是因為位元線BL〇與位元線BL2為浮置，因此

544860 五、發明說明（17) 記憶胞Qn4與記憶胞Qn6並不會在源極側產生崩潰，即使字元 線WL1施加有電壓，也無法造成累增崩潰引發熱電子注入 現象，當然就不會程式化記憶胞Qn4與記憶胞(^6。 此外，連接記憶胞Qnl、Qn2、Qn3之字元線WL0、連接記 憶胞Qn7、Qn8、Qn9之字元線WL2、與連接記憶胞Qnl。、Qnll、

Qnl2之字元線WL3的電壓為0伏特，因此記憶胞Qnl至Qn3與記 憶胞Qn?至Qnl2並不會產生崩潰引發熱電子注入現象。且對 同一條位元線而言，因為鎢導線陷入源極線中使得源極線 具有低電阻特性，所以在程式化記憶胞Qn5時，對源極線 SL 0施加一負電流（施加一負電壓），使得崩潰只會產生在 共用源極線SL0之記憶胞記憶胞Qn2與Qn5的源極側，而記憶 胞Qng之字元線WL0並未施加任何電壓，因此記憶胞心並不 會產生崩潰引發熱電子注入現象。另外，由於p型井區電 阻為〜2千歐姆左右，位元線BL〇之電流幾乎不會經過p型井 區，因此記憶胞Qn?至Qnw之源極側因為還需要通過一 p型井 區電阻（〜2千歐姆），所以需要的崩潰電壓較高’也盔法造

成累增崩潰引發熱電子注入現象，當然就不會程式 胞‘至Qnl2。 °己U 在進行記憶胞Qns之讀取操作時，記憶胞9 可設定如下"立元咖(没極404)之偏壓^，其 UHr特至3· 3伏特左右、字元線乳1(控制閘極408)、源1 "(源極402 )接地，而對其他字元線WL0、WL2、紅3於 ί雪ί壓Vcg ’其例如是3. 3伏特左右。由於浮置閘極406存 有電子的記憶胞的通道關閉且電流很小，而浮置閘極4〇6

544860 五、發明說明（18) 未存有電子的記憶胞的通道打 胞之通道開關/通道電流大小來"^電流大，故可藉由記憶 數位資訊是「丨」還是「〇」。判斷儲存於此記憶胞中的 當對記憶胞QnS進行抹除時 4〇8)上施加一負偏壓Vcg，其例，在字元線WL〇(控制閘極 線SL0(源極4〇2)施加一正偏厣伏特左右，對源極 右，使沒極404與基底400浮二S ’其例如是1〇伏特左 即會使η型井區充電至i 0伏特而^極402 ( 1 〇伏特、P+型） 可在浮置閑極4〇6與基⑽〇之間而促進— 1合。如此，即 以利用通道F-N穿隧效應將電一個大的電場，而得 拉出，如第4B圖所示。 子經由通這從浮置間議中 本發明之快閃記憶 區’使η型井區與汲極短路連接在」起=二成1型〗

型通道記憶胞的讀取操作，並提 ，可便於P 電壓。而曰 产、店k ,丨 1权仏^離的η型井區之準^ 之Λ山^ 形成一口袋摻雜區，此口袋摻雜 μ ‘为別連接源極區與η型井區。由於此口代” 型井區具有相同之背景摻雜濃度，且口、 衣匕區^ 型井區淺之接合面，因此口袋摻雜；具有較

壓低。於是，在進行快閃記憶;丄=， 知作k，施加於控制閘極之電壓可低於丨〇伏私式 由於本發明之p型通道快閃記憶元件 、1 。 以維持在微秒之程度（低於5微秒）。而且//之速度 熱電洞可以由源極跑掉，並不會注入穿丁^化時， 才丨攻虱化層，因此

544860 五、發明說明（19) 以提升兀件可罪度。而本發明之P型通道快閃記憶元件在 :極區和源極側都具有陡峭的接合，不像傳統的P-通道記 胞一樣在汲極側需要一個耐高壓的接合，因此可以增加 兀件之積集度。 ?然本發明已以一較佳實施例揭露如 明當;〃脫㈣發:Ϊ: 護範圍當視後者=本發明之保 544860 圖式簡單說明 第1 A圖至第1 I圖所繪示為本發明快閃記憶體之製造流 程立體圖。 第2圖所繪示為本發明之快閃記憶體之結構剖面圖。 第3圖所繪示為本發明之p型通道快閃記憶體之電路簡 圖。 第4A圖所繪示為本發明之p型通道快閃記憶體之程式 化操作模式示意圖。 第4B圖所繪示為本發明之p型通道快閃記憶體之抹除 操作模式示意圖。 表一為本發明較佳實施例之P型通道快閃記憶體元件 之程式化、資料讀取以及抹除等操作模式。

8938twf.ptd 第24頁 544860 表一 程式化 讀取 抹除 選擇位元線 BL1 接地 Vd 浮置 非選擇位元線 BL0、BL2 浮置 浮置 马、. 浮置 選擇字元線 WL1 +vcg 接地 Vcg 非選擇字元線 WL0、WL2、 WL3 〇伏特 Vcc 〇伏特 選擇源極線 SL0 -Is 接地 +VS 非選擇源極線 SL1 〇安培 〇伏特 〇伏特

Claims (1)

1. 544860 六、申請專利範圍 β ^^ 1 · 一種快閃記憶體元件> & w 为 結構包括： 件之結構，該快閃記憶體元件之 一第一導電型基底； 一第二導電型第一并F ^ 於該基底中； Q ’該第二導電型第一井區設置 ' 一弟*導電型第二并p 於該第二導電型第一井區；：5玄第-導電型第二井區設置 型基：：疊閘極結構’該堆疊開極結構設置於該第-導電 一源極區與一；:及極區， 於該堆疊閘極結構兩側的兮^源極區與該汲極區分別設置 一篦-道予⑷μ - 弟一導電型基底中； 於兮第弟三井區，該第二導電型第二井f外署 於该弟一導電型第二井區 以工 电玉罘一开&汉置 構下方並與該源極區相距—，從該汲極區延伸至該堆疊結 一第二導電型口袋摻雜隔，以及 設置於兮±4田日日 隹^ ’該第二導電型口袋找；^广 罝於4堆豐閘極結構下 衣摻雜區 之兩側分別連接該第-導雷刑^该弟二¥電型口袋摻雜區 2.如由4V電型苐三井區與該源極區。 構，其中該^ — 述之快閃記憶體元件之結 3如 :^電型基底包括p型基底。 構，其中二=專利範圍第1項所述之快閃記憶體元件之 包括η型井區弟-導電型第-井區與該第二導電型第三井°區 構，4复Ϊ I ΐ專利範圍第1項所述之快閃記憶體元件Μ 、中该弟一導電型第二井區包括？型井區。午之結 544860 六、申請專利範圍 5·如申 構，其中該 6·如申 構，其中該 7 ·如申 構，其中該 路連接一起 8 ·如申 構’其中該 導電型第三 9.如申 構’其中該 有第一導電 第一井區、 請專利範圍 第二導電型 請專利範圍 源極區與該 請專利範圍 沒極區與該 第1項所述之快閃記憶體元件 口袋摻雜區包括η -型口袋換^， 第1項所述之快閃記憶體元相:*區。 1干之ό士 汲極區係摻雜Ρ型離子。 第1項所述之快閃記憶體元件之& 第二導電型第三井區係以— j 請專利範圍 電性短路係 井區間之接 請專利範圍 第二導電型 區之摻雜濃度相同。 10· —種快閃記憶 列步驟： 提供具 第二導電型 極結構； 第7項所述之快閃記憶體元件之会士 以一接觸窗貫穿該汲極區與該第 面。 第1項所述之快閃記憶體元件之屋士 口袋摻雜區與該第二導電型第三井 體元件之製造方法，該方法包括下 型之一基底，該基底已依序形成一 一第一導電型第二井區與一堆叠問 於該基底上形成一第一圖案化光阻層，該第一圖案化 光阻層暴露預定形成一汲極區之該基底； /、 進行第口袅植入步驟，於預定形成該；:及極區之該 基底中形成一第二導電型第三井區，且該第二導電型第^ 井區延伸至該堆疊閘極結構下方並與預定形成一源極區之 該基底相距一間隔；

   544860 六、申請專利範圍 移除該第一圖案化光阻層； 於該基底上形成一第二圖案化光阻層，該第二圖案化 光阻層暴露預定形成該源極區之該基底； 進行一第二口袋植入步驟，於該堆疊閘極結構下方靠 近該預定形成該源極區之該基底中形成一第二導電型口袋 按雜區； 移除該第二圖案化光阻層； 於該堆疊閘極結構兩侧之該基底中形成該源極區與該 >及極區； 於該堆疊閘極結構之側壁形成一間隙壁； 於該基底上形成一第三圖案化光阻層，該第三圖案化 光阻層暴露該汲極區之該基底； 以該第三圖案化光阻層與具有該間隙壁之該堆疊閘極 結構為罩幕^ "I虫刻該汲·極區之該基底直到貫穿該〉及極區與 該第二導電型第二井區之接面； 移除該第三圖案化光阻層； 於該基底上形成一第一導體層，該第一導體層填滿該 堆疊閘極結構之間的間隙，並與該源極區與該汲極區電性 連接； 移除部分該第一導體層，以於該源極區上形成一第一 接觸窗與於該第二導電型第三井區上形成一第二導體層； 圖案化該第二導體層以形成一第二接觸窗，該第二接 觸窗使該汲極區與該第二導電型第三井區形成一短路連 接，

   8938twf.ptd 第27頁 544860 六、申請專利範圍 於該基底上形成一内層介電層；以及 於該内層介電層上形成與該第二接觸窗電性連接之一 導線。 11.如申請專利範圍第1 0項所述之快閃記憶體元件之 製造方法，其中該第一 口袋植入步驟包括一傾斜角離子植 入法。 1 2.如申請專利範圍第1 0項所述之快閃記憶體元件之 製造方法，其中該第一口袋植入步驟之傾斜角度包括0度 至180度左右。 1 3.如申請專利範圍第1 0項所述之快閃記憶體元件之 製造方法，其中該第二口袋植入步驟包括一傾斜角離子植 入法。 1 4.如申請專利範圍第1 0項所述之快閃記憶體元件之 製造方法，其中該第二口袋植入步驟之傾斜角度包括3 0度 左右。 1 5.如申請專利範圍第1 0項所述之快閃記憶體元件之 製造方法，其中於該第一口袋植入步驟之後與移除該第一 圖案化光阻層之步驟之前更包括一摻質驅入製程。 1 6.如申請專利範圍第1 0項所述之快閃記憶體元件之 製造方法，其中更包括於該内層介電層中形成一插塞，該 插塞電性連接該導線與該第二接觸窗。 1 7.如申請專利範圍第1 0項所述之快閃記憶體元件之 製造方法，其中該第一導電型基底包括p型基底。 1 8.如申請專利範圍第1 0項所述之快閃記憶體元件之

   8938twf.ptd 第28頁 544860 六、申請專利範圍 製造方法，其中該第二導電型第一井區與該第二導電蜜第 二井區包括η型井區。 1 9.如申請專利範圍第1 〇頊所述之快閃記憶體元件之 製造方法，其中該第一導電塑第二井區包括ρ型井區。 2 〇 ·如申請專利範圍第1 0項所述之快閃記憶體元件之 製造方法，其中該第二導電型口袋摻雜區包括η-型口袋摻 雜區。 2 1 · —種快閃記憶體元件之操作方法，適用於操作一 ρ 通道快閃記憶體元件，該Ρ通道快閃記憶體元件包括一ρ塑 基底；一第一η型井區，設置於該Ρ型基底中；一ρ型井 區，設置於該第一 η型井區中；一堆疊閘極結構，設置於 "亥ρ型基底上，該堆疊閘極結構包括一控制閘極；一源極 與 汲極，分別設置於該堆疊閘極結構兩側的該ρ型基底 :兮 ί 型井區，設置於該ρ型井區中，從該汲極延伸 〜ί ^ ^閘極結構下方並與該源極相距一間隔；以及一η 袋摻二二摻雜區設置於該堆疊閘極結構下方，且該η—型口 法包括品之兩侧分別連接第二η型井區與該源極；且該方 在 施加~ 電流， 道快閃 ^式化該ρ通道快閃記憶體元件時，對該控制閘極 弟—正電壓，使該汲極區接地，對該源極施加一 ，利用累增崩潰引發熱電子注入模式程式化該？通 冗憶體元件；以及 加 在抹除該ρ通道快閃記憶 負電壓，將該汲極浮置 體元件時，對該控制閘極施 對該源極施加一第二正電

   544860 六、申請專利範圍 反’以利用通道15^穿隧效應抹除該p通道快閃記憶體元 件。 σ 22·、如申請專利範圍第21項所述之快閃記憶體元件之 作方法’其&中該第〜正電壓包括8伏特至丨〇伏特左右。 23·、如申睛專利範圍第2 1項所述之快閃記憶體元件之 木作方法，其i中該負電流為一 i⑽微安培左右。 如申甘請/利範圍第21項所述之快閃記憶體元件之 紅作方法，其中該負電壓為-10伏特左右。 2 5 ·如申請專利範圍第2丨項所^ ^ ^ ^ ^ ^ ^ ^ ^ ^ 操作方法，JL中兮筮 义 < 决閃Z 體7G件之 卞讣力成、中忒第二正電壓為1 0伏牲产士 26. —種快閃記憶體元人特左右。 憶胞陣列’該記憶胞陣列包方法’用以操作-記 元線’複數位元線以及複數條源極： = 複= 成一行/列陣列，每一行此/、八中族二圮fe胞排 對應之一條位元線’每一 ^二冗憶胞之汲極皆耦接所 對應之一條源極線；每一 ^ c憶胞之源極皆耦接 輕接對應之一條字元綠；該操作己憶胞之控制開極皆 在進行程式化動作時，於選擇^包括： - ΛΑ ^ < 一記憶胞所耦接之一 子兀線上施加一第一正電壓，於該 柄接之 Lh , I 、/ L月匕所輛接之一位开 、=接地’亚於該記憶胞所耗接之—源、極線施加一負電产- 同^用該字元線之複數個非選擇之記憶胞物： 憶胞被程式化； -線之该些非選擇之記 在進行讀取動作時’將選擇之讀記憶胞物妾之該字

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   544860 六、申請專利範圍 元線接地，於該記憶胞所耦接之該位元線施加一第二正電 壓’同時於複數個非選擇之記憶胞所耦接之該些字元線施 加一第三正電壓；以及 、 進行抹除操作時，於選擇之該記憶胞所耦接之該字元 線^施加一負電壓，將該記憶胞所耦接之該位元線接地， 於該記憶胞所耦接之該源極線施加一第四正電壓。 ^ 2 7 ·如申睛專利範圍第2 6項所述之快閃記憶體元件之 才木作方法’其中每—該些記憶胞包括： 一Ρ型基底； 一第一η型井區，設置於該ρ型基底中； 一 Ρ型$井區，設置於該第一 η型井區中； 隹且間極結構，設置於該Ρ型基底上，該堆疊閘極 結構包括一控制閘極； 分別設置於該堆疊閘極結構兩側的 一源極與一汲極 該Ρ型基底中； 一第二 Π ~^f>J or ^ ^ ^ pa , 區’設置於該P型井區中，從該汲極延伸 以及 區’没置於該堆豐閘極結構下方，且 之兩側分別連接第二η型井區與該源 至该堆豐問極社据 _ 、°構下方並與該源極相距一間隔 11型口袋摻雜 該η-型口袋摻雜區 極0 2 8 ·如申t奮查1 ^你古， 寻利範圍第2 6項所述之快閃記憶體元件之 本 ' 一中該第一正電壓為8伏特到1 0伏特左右。 2 9 如申'^主_ y & \ /寻利範圍第2 6項所述之快閃記憶體元件之 操作方法，其Φ * ^ τ该負電流為-1 0 0微安培左右。

   第31頁 544860 六、申請專利範圍 3 0.如申請專利範圍第2 6項所述之快閃記憶體元件之 操作方法，其中該負電壓為-1 0伏特左右。 3 1.如申請專利範圍第2 6項所述之快閃記憶體元件之 操作方法，其中該第二正電壓為1. 5伏特至3. 3伏特左右。 3 2.如申請專利範圍第2 6項所述之快閃記憶體元件之 操作方法，其中該第三正電壓為3. 3伏特左右。 3 3.如申請專利範圍第2 6項所述之快閃記憶體元件之 操作方法，其中該第四正電壓為1 0伏特左右。

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