TW544696B - Process for fabricating an electronic component incorporating an inductive microcomponent - Google Patents

Process for fabricating an electronic component incorporating an inductive microcomponent Download PDF

Info

Publication number
TW544696B
TW544696B TW091103959A TW91103959A TW544696B TW 544696 B TW544696 B TW 544696B TW 091103959 A TW091103959 A TW 091103959A TW 91103959 A TW91103959 A TW 91103959A TW 544696 B TW544696 B TW 544696B
Authority
TW
Taiwan
Prior art keywords
layer
patent application
copper
scope
item
Prior art date
Application number
TW091103959A
Other languages
English (en)
Inventor
Lionel Girardie
Jean-Baptiste David
Original Assignee
Memscap Sa Parc Technologique
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Memscap Sa Parc Technologique filed Critical Memscap Sa Parc Technologique
Application granted granted Critical
Publication of TW544696B publication Critical patent/TW544696B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10Inductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895Local interconnects; Local pads, as exemplified by patent document EP0896365

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

544696 A7 B7 五、發明説明(1) 本發明之技術領域: 本發明係有關於微電子領域,更明確地說,本發明係 有關一種製造電感性微組件於基板上之方法,其本身可以 結合積體電路。 這些組件可以特別被使用於射頻類型的應用,舉例來 說,用在電訊領域。 本發明更明確地說係有關一種獲得到比現存組件具有 明顯更高之性能特性(特別是關於品質因素)的電路之方法, 此形成本發明之標的物的方法也限制了需要製造這樣的組 件之步驟的數目,並確保組件之特性的良好再生性行(其讓 組件能夠被製造)。 習知技術之說明: 在文件FR 2 791 470中,申請人揭示製造微電感器或 微變壓器於基板之頂部,特別是積體電路之頂部上的製造 方法。簡言之,此方法包含沉積一層具有低的相對介電係 數之材料,而後蝕刻此材料於一製作於硬遮罩中之孔徑處 ,其垂直地和用以連接至積體電路之剩餘部分的接點成一 直線,以便界定一互連孔,也被稱爲”通孔”。 在已經沉積一樹脂於硬遮罩的頂部上之後,此樹脂被 蝕刻以形成一通道,其界定電感性組件之匝的幾何。此方 法然後繼之以連接孔的頂部上及上層樹脂中所界定之通道 中的電解銅沉積。 這樣的方法具有許多缺點,在這些缺點中,基本上可 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X 297公釐) (請先閲讀背面之注意事項再填寫本頁) •裝·
、1T 經濟部智慧財產局員工消費合作社印製 -4- 544696 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(2) 能會注意到一事實,即電解沉積步驟形成電感性組件之匝 及塡補通孔兩者,使與連接至積體電路之金屬接點相接觸 。因爲這些區域係具有不同深度的區域,接著,電解沉積 不同地發生在匝處及通孔處,因此在匝的形成上觀察到一 定的不規則性,而此不規則性可能會損害電感性組件之電 氣性能的正確均一性。 此外,在蝕刻上層樹脂的步驟期間,相較於其中形成 有打算收納諸匝之通道的區域,在通孔處必需較長地蝕刻 ,此在各鈾刻深度上的差異釋放在通孔之底部處的化學化 合物,藉以擾亂後續的電解銅沉積操作。 況且,使電感性組件和基板分開之距離實際上和低相 對介電係數之材料層的厚度相同。已知實際上不可能增加 此層之厚度,將可領會不可能使電感性組件與塞板之間的 寄生電容減少到一數値以下,而此數値將視實施此方法之 方式而定。 本發明的其中一目的在於減輕這些各種的缺點,特別 是讓具有尺寸特性之組件的製造盡可能地精確,以便賦予 最佳的電氣特性,且因此藉由減少他們的尺寸來增加組件 的整體性。 本發明之槪述: 因此,本發明係有關一種電子組件的製造方法,這樣 的電子組件結合一電感性微組件,例如亀感器或變壓器, 其被置於基板的頂部之上,並且藉由至少一金屬接點而被 (請先閱讀背面之注意事項再填寫本頁)
--1 I IJ •裝·
、1T 線 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -5- 544696 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明(3) 連接至此基板。 依據本發明,此方法之特徵在於其包括下面的步驟: a) 沉積至少一疊層於基板上,該至少一疊層包含一具 有低的相對介電係數之材料層,及一形成硬遮罩之層; b) —孔徑被做成於置於上層位置中之硬遮罩層中,垂 直地和金屬接點成一直線; c) 鈾刻具有低的相對介電係數之材料層或諸層以及下 層的硬遮罩層或諸層向下至金屬接點,以便形成一通孔; d) 沉積一層形成銅擴散阻障之層; e) 沉積一層銅初始層; f) 電解沉積一層銅層,其塡補該通孔並覆蓋該銅初始 層; g) 使上表面平面化,直到露出上層硬遮罩層爲止; h) 沉積一層形成自具有低相對介電係數之材料的上層 樹脂層; i) 蝕刻樹脂層,以便形成通道,其界定電感性微組件 之匝,並且有可能界定其他的導電外貌; j) 沉積一層銅擴散阻障層; k) 沉積一層銅初始層; 丨)電解沉積銅於至少如此所鈾刻之通道的頂部上; m)平面北,直到露出上層樹脂層爲止。 因此,依據本發明之方法聯結許多步驟,其提供優於 習知技術之方法的某些改善。 特別是,將會注意到,本方法能夠聯結具有低相對介 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝.
、1T -線 -6 - 544696 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明(4) 電係數的幾個材料層之沉積,各層係被一中間層所分開, 使得大大地增加電感性組件與基板分開的距離,介於電感 性組件與基板之間的寄生電容因此大大地減小,藉以大大 地改善此電感性組件的性能,特別是其品質因素。實際上 ,至少二、三、甚至四或五層之具有低相對介電係數的材 料層,各自具有幾十微米之等級的厚度,可以被堆疊,藉 以讓電感性組件能夠藉由50微米或大於50微米之等級的距 離和基板分開,此値應該和約十微米之距離做比較,而此 十微米之距離係在習知技術之方法中使微電感器和基板分 開的距離。 也將會注意到,電解銅沉積包含兩步驟,亦即,首先 ,一用以塡補通孔之第一步驟,藉以首先讓銅能夠增加至 電感性微組件之下層平面的水平面,而後,一銅之電解沉 積的第二步驟,其同時形成電感性組件之匝及一區域,在 此區域中,該等匝被連接至已經被塡補於先前之沉積步驟 中的通孔。 於是,使這兩個銅沉積步驟分開確保有利於匝形狀之 規則性的沉積均一性,而因此有利於電氣性能之品質及該 方法之再生性。 在這些電解銅沉積步驟的各步驟之後,實施平面化操 作,使其可能獲得一最佳表面加工,及去除銅擴散阻障層 及初始層的那些區域,其位於一些區域之外,而在這些區 域中,對後續操作而言,銅必須維持可見的。 也將會注意到,此方法可以被使用於各種類型的基板 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) •裝·
、1T ;Ί -7- 544696 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明(5) ~— 上。因此,在第一家族的應用中,此方法可以被使用於半 導體基板上,而特別是事先已經被功能性化以便形成積體 電路之基板。 在其他類型的應用中,此基板可以是特定的一種基板 ’例如玻璃或石英類型之非晶系基板,或者更一般來說, 具有適合於某些應用之電氣、光學、或電磁特性的基板。 實際上,被沉積於基板上之低相對介電係數的材料可 以是苯并環丁烯(BCB),或者其相對介電係數典型上係少於 3之類似材料。 實際上,低相對介電係數之此材料層的厚度可以在1 〇 與40微米之間,其較佳爲接近20微米。 此層(或這些層,當他們有幾個層被堆疊在一起時)之厚 度實際界定了電感性組件與基板之間的距離,此距離,與 此層之材料的低相對介電係數相結合,界定了存在於電感 性組件與基板之間的寄生電容,其對於使此電容最小化係 高度需要的。 實際上,被用來形成BCB之頂部上的硬遮罩之材料可 以是選自包括 SiC、SiN、Si3N4、Si02、SiOC、SiON、 WSi2、Y203之群中,採分開或組合方式,這些材料具有適 合於他們在遮罩上之使用的機械特性。況且,因爲此層爲 了蝕刻通孔之目的而被用作一硬遮罩,所以BCB之蝕刻需 要對於這些材料有高度選擇性,以便防止BCB的任何過度 鈾刻’而因此獲得到所想要的外形輪廓,但沒有脫層。 這是因爲介於BCB與硬遮罩之間的應力能夠就祇傳送 I紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (讀先閱讀背面之注意事項再填寫本頁) •裝. 訂 -線· i. -8- 544696 A7 B7 五、發明説明(6) 到基板,並且可能致使後者斷裂,這些包含過度高的應力 之現象特別被觀察於習知技術的這些程序中,其使用厚的 某些金屬層以產生硬遮罩於BCB層的頂部上,其結果是具 有不良黏著的危險。 依據本發明之另一特徵,一形成銅擴散阻障之層被沉 積於硬遮罩的頂部上,此阻障層讓下層能夠和隨後將會被 沉積之銅隔離,特別是以初始層之形式。此特徵阻障層防 止銅移動經過低相對介電係數之層,其將會具有增加此介 電係數,及因此增加電感性組件與基板間之寄生電容,和 產生瑕疵之來源的效應,此阻障層也防止銅移動進入基板 之中,其將會具有對積體電路之品質或操作的有害結果。 應該指出的是擴散阻障層被沉積於兩個分開的步驟, 在第一步驟期間所沉積之層形成相對於通孔中之銅的阻障 ’第二步驟讓此阻障能夠被沉積,其係以該阻障覆蓋各種 匝之側面及底面和隨後將會被產生之導電外貌如此之方式 來予以沉積,此第二阻障層防止來自匝之銅移動進入上層 樹脂層。 實際上,此阻障層可以是由鎢或一選自包括TiW、Ti、 TiN、Ta、TaN、W、WN、Re、Cr、Os、Mo、Ru 之群中 的材料所做的,這些材料可以被採分開或組合使用。 實際上,.此擴散阻障層可以有利地具有1〇〇與400 A之 間的厚度。 依據本發明之另一特徵,此方法可以包含一濃縮銅初 始層之步驟,此初始層用作後續之電解銅沉積步驟用的電 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) •裝· 訂 經濟部智慧財產局員工消費合作社印製 -9- 經濟部智慧財產局員工消費合作社印製 544696 A7 B7 五、發明説明(7) 極。 可以證明在某些情況下,本發明對改善規則性及表面 幾何形狀、銅的氧化狀態及此初始層之粗糙度、以及在後 者中之成核作用的缺乏係有用的。此初始層被物理化學地 沉積,且更特別的是藉由被稱爲濺鍍之技術,並且依據其 不同形式,被稱爲”以等離子源電離之金屬”的濺鍍或IMP。 在此情況中,一程序包含藉由將初始層浸於電解溶液中以 濃縮此初始層之步驟,當製造初始層時,此含有銅鹽之溶 液被使用,以使銅沉積於存在於事先所沉積之銅島狀物間 的可能空間中。因此,此濃縮步驟確保此初始層被展開, 以便改善後續的電解沉積。 實際上,退火步驟而後可以被有利地實施,讓在電解 沉積步驟期間所沉積之銅結晶的尺寸能夠被增加,此退火 步驟,典型上的一種爲組件暴露於150與400 °C之間的溫度 持續幾分鐘的時間之退火步驟,確保所沉積之銅的結晶系 均一性,並因此確保銅的均質性及導電性,其將形成電感 性組件之匝。此組件之電氣特性因此藉由減少奇異點的數 目來予以改善,而奇異點可能是機械薄弱之來源或阻力點( 或諸點)。 實際上,可以有利地實施一去污步驟,以便去除易於 移動進入基板中之銅,特別是在基板之側面或背面處,以 及其周圍附近,這是因爲當此組件露出於含有可溶解之銅 鹽的溶液時,建議去除所沉積之任何過多的銅,因爲當使 用電解技術及使用在陰極與陽極間之特定的電流分布來使 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ---;---.----裝----;---訂------線 (請先閱讀背面之注意事項再填寫本頁) -10- 544696 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明(8) 此金屬沉積時,一般觀察到過多的銅被沉積在基板的周圍 附近。況且,此質量交換及對流程序,其係沉積元素銅之 電解技術的基礎,導致在基板的側面或背面上可能的通量 及擴散遍及於基板之一定區域上。爲了避免他們可能移動 進入基板中,建議使用此步驟,此去污步驟也可以讓電解 銅沉積發生之區域的形狀能夠被規律化,特別是在匝的邊 緣處。 實際上,此去污步驟可以發生在兩個電解沉積步驟的 其中一個或另一個電解沉積步驟之後。 依據本發明之其他特徵,可以實施某些化學淸潔步驟 ,其使用對銅沒有腐鈾性之化學藥劑,這些淸潔步驟可以 被實施於電解銅沉積之後,以及在銅初始層或銅擴散阻障 層的沉積步驟之後。 也有可能沉積一鈍化層,典型上係首先藉由沉積一鎳 層於銅匝上,且其次藉由透過沉積一金層來覆蓋此層來予 以獲得,此鈍化層也可以藉由一鉻層之非選擇性沉積,繼 之以自匝及導電外貌中蝕刻掉此層來予以獲得。 本發明也有關一種能夠藉由上面所解釋之方法所製造 之電子組件,這樣的組件結合一置於基板之頂部上,並藉 由至少一金屬接點而連接至後者。 此組件包括= 一具有低相對介電係數之材料的層及一硬遮罩層的至 少一疊置’具有低相對介電係數之材料的第一層位於基板 的頂面之上; 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) — '~' -11- (請先閲讀背面之注意事項再填寫本頁) 裝· 、v" 1. 經濟部智慧財產局員工消費合作社印製 544696 A7 B7 五、發明説明(9) 許多所界定之金屬匝,位於具有低相對介電係數之材 料層疊置的頂部上;以及 一銅擴散阻障層,出現在金屬匝的底面或側面上。 附圖之簡略說明: 實現本發明及從那裡產生之優點的方式將會從實施例 之說明,繼之以藉由附加之圖1到圖24的支援而變得淸楚明 顯。 圖1到圖24爲表示在逐漸被沉積於此方法之諸步驟中的 連接接點、基板及各種層中之區域中的剖面圖。 例舉於諸圖形中之各種層的厚度被給定,以便讓本發 明能夠被了解,但是並不是總是和實際的厚度及尺寸成比 例。 主要元件對照 ^ . 批衣 ^ 訂 線 (請先閱讀背面之注意事項再填寫本頁) 1 基板 2 上層平面 3 掺雜之基板層 4 金屬接點 5,7,11 頂面 6 .邊緣 8 鈍化層 10 苯并環丁烯層 12 硬遮罩層 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -12- 544696 A7 B7 五、發明説明( 經濟部智慧財產局員工消費合作社印製 12a 新的硬遮罩層 14 通孔 15,35 銅擴散阻障層 16 銅初始層 20 底部 21 內面 22 容積 1 8,32,37 銅層 25 上層樹脂層 26 石版印刷層 27 區域 28,29 通道 34 垂直區域 38 鉻層 39 匝 40 石版印刷蝕刻遮 41 過度蝕刻現象 43 鎳層 44 金層 本發明之較佳實施例的詳細說明: 如同所已經提及的,本發明係關於一種讓電感性微組 件能夠被製造於一基板上的方法,在諸圖形中所例舉之示 例中,所使用之基板(1)係一已經被預先處理以便形成稹體 .................—* 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) •裝·
、1T 線 -13- 經濟部智慧財產局員工消費合作社印製 544696 A7 B7___ 五、發明説明( 電路的基板。但是,可以使用其他不同的基板’例如’特 別是石英或玻璃系列的基板。 因此,如圖1所例舉之這樣的基板(1)包含真正的積體電 路之上層平面(2),一掺雜之基板層(3)置於該平面之上。 在所示之圖形中,基板(1)也包含一金屬接點(4),其係 由鋁、鋁系列合金或銅所做的,此金屬接點之頂面(5)係可 通達的,此金屬接點之邊緣(6)及掺雜層之頂面(7)被覆蓋以 一鈍化層(8)。 依據本發明之方法可以聯接下面所述的各種步驟,其 了解到他們之中的一些步驟可以用不同的方式來予以實施 ,而同時仍然獲得到相似的結果。某些步驟可以被認爲是 有用的,但是並非不可或缺的,而因此關於這一點可以被 省略,但沒有違離本發明的範疇。 步驟1 第一步驟包含淸潔金屬連接接點(4)之頂面(5)及沉積在 基板上的鈍化層(8 ),此淸潔步驟藉由一溼式化學路由來予 以實施。 步驟2 如圖2所例舉,此方法繼之以一層苯并環丁烯(8(^日)層 (1 〇)或任何擁有低於3之相對介電係數的等同材料層之沉積 ’此沉積步驟藉由一稱爲”旋塗式沉積法”之方法來予以實施 〇 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ~ ' ~ -14 - -----------裝----Ί--、訂------^ (請先閱讀背面之注意事項再填寫本頁) 544696 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明(θ 步驟3 此方法繼之以BCB層(10)之頂面(彳彳)的淸潔步驟。此 淸潔步驟,以適當的溶液來予以實施,確保了 BCB層(10) 之頂面(11)係淸潔且預備好了的。 步驟4 如圖3所例舉,此方法繼之以形成一硬遮罩層(1 2 )於 BCB層(10)之頂面上的沉積,此層(12)具有大於20 0Α的厚 度,所使用之材料較佳爲碳化矽(SiC),但是也可以是 SiOC、SiN、Si3N4、Si〇4、Si〇2、WSi2、或 Y2〇3或任何其 他材料、假設相關於下層之材料的鈾刻選擇性爲至少1 〇 : 1 的話,此硬遮罩層(12)可以藉由PECVD(電漿-增強之化學 氣相沉積)法來予以沉積。 步驟5 此方法繼之以用和步驟2中所實施之相同的方式來沉積 一層新的BCB層(1〇a)。 步驟6 此方法繼之以BCB層(10a)之頂面(11a)的淸潔,如同 上面所述之步驟3中的。 步驟7 本紙張尺度適用中國國家標準(CNS〉A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) --J--- 裝. 訂 線 -15- 經濟部智慧財產局員工消費合作社印製 544696 A7 _B7 _____ 五、發明説明( 如圖5所例舉,一形成硬遮罩之新的層(12a)被沉積於 BCB層(10a)之頂部上。此操作方法係和上述之步驟4的情 況相同。 之後,有可能和需要一樣多次地以一硬遮罩置於新的 B C B層之上,此步驟之序列讓基板與未來的電感性組件間 之距離能夠增加。在諸圖形所例舉之實施例中’組件僅具 有二BCB層,但是,本發明涵蓋變型係自不待言的,其中 ,BCB層的數目更多,舉例來說,多達5層。也有可能僅沉 積一單一 BCB層及僅單一硬遮罩,而因此省略步驟5到7。 步驟8 如圖6所例舉,一孔徑(13)然後被做成於硬遮罩(12a)中 ,其藉由一石版印刷程序及一適當的溼式化學蝕刻程序, 使用一種例如連二磷酸系列的溶液,在1 80°C的溫度時,如 果此硬遮罩係由氮化矽組成的,或者藉由一乾式電漿蝕刻 程序,其使用一種活性的氟化氣體,舉例來說,例如CF4 :Η 2 〇 步驟9 如圖7所例舉,此方法然後繼之以BCB層(1〇a)之各向 同性蝕刻,垂直地和金屬連接接點(4)成一直線,以便形成 通孔(14)的上層部分。特別是,BCB層(10a)可以藉由一氣 體混合物的使用,例如Ar/CF^O2混合物,或者藉由使用其 他反應物之射頻電漿來予以蝕刻。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X29?公釐) J W^衣 11· 訂 I n 線 (請先閱讀背面之注意事項再填寫本頁) -16- 經濟部智慧財產局員工消費合作社印製 544696 A7 B7 五、發明説明( 10 如圖8所例舉,此方法然後繼之以用步驟8中所述之方 式來蝕刻硬遮罩層(12)。 步驟11 如圖9所例舉,此方法然後繼之以用步驟9中所述之方 式來鈾刻BCB層(10)。 步驟12 此方法然後繼之以使用不同的程序來淸潔通孔(彳4)。因 此,這可以是使用非腐蝕性半水性混合物之化學淸潔,他 也可以是使用氬氣電漿之乾式淸潔,使用300千瓦附近的電 力,藉由使區域(14)暴露於射頻電波持續約一分鐘的時間, 並且在室溫時。 步驟13 如圖10所例舉,此方法繼之以銅擴散阻障層(15)之沉 積,此層(15)覆蓋通孔(14)之底部及諸壁,以及可見之頂面 (17),此層(15)較佳係由鈦-鎢合金、或鈦及氮化鈦的重疊 、或者鉅及氮化鉅的重疊所做的,此層(15)也可以是由氮化 鎢或者藉由鎢、鉬、餓、或釕之單一層所做的,此層(1 5), 具有200與400 A之間的厚度,可以藉由各種技術,特別是 藉由濺鍍(此方法也被簡稱爲IMP-PVD(離子金屬電漿-物理 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ? * 辦衣 : 訂 線 (請先閲讀背面之注意事項再填寫本頁) -17- 經濟部智慧財產局員工消費合作社印製 544696 A7 B7_____ 五、發明説明(1今 氣相沉積法))、或者藉由化學氣相沉積技術(例如那些被稱 爲CVD(化學氣相沉積)及ALD(原子層沉積))來予以沉積。 其他的方法,特別是那些被稱爲IMP(離子金屬電漿法) 也可以被使用。 步驟14 如圖1 1所例舉,此方法然後繼之以一銅初始層(1 6)之 沉積,此層(16)可以藉由各種技術來予以沉積,尤其是藉由 濺鍍(此方法也被簡稱爲IMP-PVD(離子金屬電漿-物理氣相 沉積法))、或者藉由化學氣相沉積技術(例如那些被稱爲 CVD(化學氣相沉積)及ALD(原子層沉積))來予以沉積,如 此所獲得到之層典型上具有500與2000 A之間的厚度。 步驟15 如圖1 2所例舉,此方法然後繼之以電解濃縮該初始層 (16)之步驟,可以使用銅鹽之溶液,例如CuS04.5H20, 溶解於例如硫酸的溶劑中,此溶液也含有鹼(例如氫氧化鈉) 及單牙鉗合劑(例如乙二醇酸)、一緩衝劑(例如CAPS(或者 其展開型式爲3-(環己胺基)-1-丙磺酸)及乙二醇醚),使用 DC電流或AC電流,一種自動催化沉積也可以被產生,其 包括一還原劑(二甲胺硼烷),取代電解電流。 此濃縮步驟被用來塡補銅之島狀物間的空間,而銅之 島狀物已經事先被沉積以便形成初始層,因此,以此方式 來使初始層(16)之表面平滑,藉以有利於後續的電解沉積步 I紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) '~ -18- A t ; —訂— I I 線 (請先閲讀背面之注意事項再填寫本頁) 544696 經濟部智慧財產局員工消費合作社印製 A7 B7_____五、發明説明(id 驟。此步驟被用來增加通孔內之初始層的厚度’且更明確 地說,是在通孔(彳4)之內面(21)上及底部(20)處。 步驟1 6 接著,如圖1 3所例舉,銅被電解沉積,使用一種被稱 爲”從底向上生長”的技術,其對應於當此微結構係一金屬鑲 嵌時之技術,並且也被稱爲”自底向上之金屬鑲嵌超級塡補” 。此步驟使其可能塡補通孔(14)之容積(22),並且覆蓋初始 層(1 6)之頂部上組件的頂面(1 8)。 此步驟使用電解溶液,其配製被定義以便獲得到最佳 的銅品質,亦即,在退火期間晶粒生長之前的電阻率爲介 於1.9//Ω .cm與2.3//Ω .cm之間,且較佳爲介於2//Ω •cm 與 2·15//Ω·ογτι 之間。 所使用之溶液可以是,例如,由Anthone公司所銷售 之名爲”Cu VIAFORM”的溶液,或者由Shipley公司所銷售 之名爲” Cu GLEAM ELECTRODEPOSIT 6000”的溶液。 步驟17 此方法然後可以繼之以一去污步驟,用以去除任何微 量的銅,其可能易於移動入基板之中或者任何其他已經有 銅離子沉積於其上的部位之中,此去污步驟使其可能特別 淸潔基板的尾部及基板的周圍區域。經由這些周圍區域意 謂基板的側面,其係垂直於基板的主要平面,連同過多的 銅沉積於其上之基板的那些邊緣已經被一起建立。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X29?公釐) (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 線· -19 - 544696 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明( 此去污步驟係藉由溼式化學方法,經由一讓基板能夠 被一面接著一面地處理之工具,使用含有例如過氧化氫及 硫酸之混合物的溶液,來予以實施。 步驟18 此方法然後可以繼之以一所謂的退火步驟,用以藉由 使個別的結晶系晶粒在體積上生長來重新組織銅(22)的結晶 系結構。此步驟使用一種被稱爲RTP(快速熱處理)之技術 ,而在RTP期間,組件遭受約150到400°C之溫度,較佳是 接近300°C,持續10秒到30分鐘的時間,而較佳爲5分鐘左 右。此組件被保持在惰性氣體的環境中,或者在真空中, 以防止任何氧化及氧氣擴散進入銅的結晶系介質中。 小心地定義參數,以便獲得到最佳的銅品質,亦即, 在晶粒生長之後的電阻率爲介於1.72/ζ Ω · cm與1.82/ζ Ω • cm之間。 步驟19 如圖1 4所例舉,此方法然後繼之以一平面化操作,此 平面化係藉由一整CMP(化學機械硏磨)技術來予以實施, 更明確地說,這是一個使用皮帶機器的CMP操作,例如, 特別是Lam Research生產之被稱爲”TERES”的皮帶機器。 此平面化被用來去除被電解沉積之銅層,連同下層的 初始層(16)及位於硬遮罩(12a)之頂部上的阻障層(15)—起 。”皮帶” CMP機器的使用使其可能限制施加於組件之頂面 (請先閱讀背面之注意事項再填寫本頁)
-Ί - w I $ 、τ 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -20 - 544696 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(1$ 上的應力,此平面化步驟使兩個分開的步驟鏈接在一起, 並且係根據一化學表面反應。第一 CMP步驟使用硬皮帶纖 維物上的磨擦,例如由Rodel公司所提供之硬化泡沬纖維 物IC1 000,化學溶液爲一水狀混合物,其藉由可變的配製 來讓銅能夠相對於阻障層而被選擇性地蝕刻,此混合物含 有氧化劑(例如過氧化氫)、一特定溶劑(例如三藍_及四聖_衍 生物)、鉗合劑及反應催化劑(例如Rochelle鹽或者檸檬酸 銨)、腐蝕阻化劑(例如BTA)、水及由氧化鋁或由氧化姉或 者鐵藍晶石(iron kyanites)所組成之砂粒(grit)粒子,此第 一化學步驟之功能在於以每分鐘1 50與200毫微米間之高速 率的磨擦來鈾刻沉積於金屬鑲嵌微結構之頂部上過多的銅 〇 第二CMP步驟使用較軟的皮帶纖維物,例如由Rodel 所生產之IC400,此水狀化學溶液被用來蝕刻阻障層及銅 ,藉由使用二氧化矽 Klebosol或氧化鈽類型的懸浮粒子做 爲砂粒,及由有機胺化合物(例如二伸乙烷四胺)所組成之水 狀相態、腐蝕阻化劑(例如BTA(苯并三坐J)、以及水和IPA( 異丙醇)做爲溶劑之化學反應來使其平滑。但是,其他對應 於本發明之準則的溶液已經以商用型式存在著,特別提及 由 EKC Technology(基地在 2520 Barrington Court Hayward, CA 94545-1 1 63)所提出之 MicroPlanar™ CMP9000tm系列中的化學溶液及grit。 步驟20 (請先閲讀背面之注意事項再填寫本頁) •裝·
、1T 線——- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) -21 - 544696 A7 B7 五、發明説明(1令 此方法然後可以繼之以一實施於所硏磨之組件之頂面 上的淸潔步驟,此淸潔步驟使其可能去除由以氧化銅合成 物爲基礎之膠狀物所組成的硏磨殘餘物,但並不需要蝕刻 剛剛已經被硏磨之上層銅層,並且也沒有由於具有所定義 之pH的溶液而造成腐蝕現象。已經由製造商(例如EKC Technology)提出化學溶液,例如被稱爲”MicroPlanarTM CMP9000tm系列”之商用產品,或者由單牙或多牙鉗合劑, 例如鹼性的葡萄糖酸根、檸檬酸根或草酸根離子、一氟化 酸(例如氫氟酸)以及腐蝕阻化劑(例如咪^衍生物)所組成之 水狀化學溶液。 步驟21 如圖15所例舉,此方法然後繼之以一上層樹脂層(25) 之沉積。此層(25)係由具有低的相對電容率之材料所做的, 例如,特別是B C B,或較佳爲聚醯亞胺,使用旋塗沉積技 術來沉積此材料,如此所沉積之上層樹脂層(25)的厚度爲具 有電感性微組件之匝的高度之大小等級。如果實施微影步 驟及溼式或乾式(使用電漿)蝕刻程序以便界定聚醯亞胺中的 外形,有可能使用,例如,選自光敏性聚醯亞胺之家族中 的聚醯亞胺,例如,由DuPont de Nemours所販售之PI-2771,P卜2727或PI-2730,也可以使用其他的聚醯亞胺, 例如,那些由DuPont Nemours所製造之以P卜2600系歹[J, PI-2製系列爲名所販售的聚醯亞胺。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) •裝·
、1T 經濟部智慧財產局員工消費合作社印製 -22 - 544696 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明( 步驟22 此方法然後繼之以一石版印刷層(26)之沉積於上層樹脂 層的頂部上。此樹脂然後被照射以界定未來之匝的形狀及 其他的導電特色。 步驟23 如圖1 6所例舉,此方法然後繼之以鈾刻上層樹脂層 (25)來獲得到各種通道(28,29),而各種通道係被那些未被 鈾刻之上層樹脂的區域(23)所隔開。 步驟24 此方法然後繼之以一淸潔步驟,藉由將無腐蝕性之溶 液施加於銅,以便去除由石版印刷步驟所產生之所有的殘 餘物。此步驟使其可能淸潔塡補通孔之銅(22)的頂面,以及 去除那些位於上層樹脂層(25)之區域(27)頂部上之石版印刷 樹脂的部分(26),此淸潔步驟藉由化學方法,使用含有氨化 .成分及對銅沒有腐蝕性之分子(例如苯并三皇_),或者諸如由 Ashland所販售之ACT 970的成分之溶液。 步驟25 此方法然後繼之以用和在上面步驟1 3的情況中所敘述 之相同的方式來沉積一層銅擴散阻障層(35)。 步驟26 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) -裝. 訂 -線· -23- 經濟部智慧財產局員工消費合作社印製 544696 A7 B7 五、發明説明(2) 如圖1 7所例舉,此方法然後繼之以用和在上面步驟1 4 的情況中所敘述之相同的方式來沉積一層銅初始層(36),此 初始層(36)然後以和在上面步驟1 5的情況中所敘述之相同 的方式來予以濃縮。 1驟27 如圖18所例舉,此方法然後繼之以沉積一層銅層(32) 於金屬鑲嵌微結構中,如上面步驟1 6中所敘述的。 步驟28 此方法然後繼之以類似上面步驟1 7中所敘述之去污步 驟。 步驟29 此方法然後繼之以類似上面步驟1 8中所敘述之退火步 步驟30 如圖1 9所例舉,此方法然後繼之以一平面化操作,此 平面化係以和上面步驟1 9中所敘述之相同方式而使用一皮 帶CMP機器。此平面化操作被實施,直到位於上層樹脂之 剩餘區域(27)頂部上的銅層(37)被去除爲止,此步驟也去除 了初始層(36),及係位於這些剩餘區域(27)之頂部上的銅擴 散阻障層(35)。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ^ 5 裝 ^ 訂 線 (請先閲讀背面之注意事項再填寫本頁) -24· 544696 A7 B7 五、發明説明(2会 (請先閱讀背面之注意事項再填寫本頁) 使匝與上層樹脂分開之垂直區域(34)上銅擴散阻障層 (35)的出現防止銅移動進入聚醯亞胺之內的問題,該現象將 傾向於發生在退火步驟中,而在此期間,組件遭受到高溫 步驟31 如同步驟1 8中的情況,此方法然後繼之以淸潔組件的 頂面。 步驟32 如圖20所例舉,此方法然後繼之以藉由濺鍍來沉積一 層鉻層(38),此鉻層(38),具有介於100與500 A之間的厚 度,而較佳係在250 A的區域中,用作其覆蓋之銅匝(39)的 保護阻障。 此鉻層(38)展現出對形成上層樹脂層(25)之剩餘區域 (2 7 )的聚酿亞胺之良好黏著性’此絡層(3 8)也用作一*氧氣阻 障。 經濟部智慧財產局員工消費合作社印製 步驟33 如圖2 1所例舉,此方法然後繼之以沉積一石版印刷蝕 刻遮罩(40)於鉻層(38)之頂部上,其垂直地和匝(39)成一直 線,且具有可能的導電外貌。 步驟34 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -25- 544696 經濟部智慧財產局員工消費合作社印製 A7 _B7_ ___五、發明説明(2含 如圖22所例舉,此方法然後繼之以一實施於石版印刷 蝕刻遮罩(40)上的溼式鈾刻步驟.。因爲此蝕刻係各向異性的 ,所以沿石版印刷鈾刻遮罩(40)之外貌邊緣的過度蝕刻現象 (41)被觀察到。 步驟35 如圖23所例舉,此方法然後繼之以去除覆蓋鉻層(38) 之樹脂(40)。 步驟36 此方法然後繼之以一和在上面步驟彳2及24中所敘述之 相同的淸潔步驟,其不會腐蝕銅。 應該注意到,如圖24所例舉,形成步驟34及35之主題 的鉻鈍化層(38)之沉積可以被替換,連續用一鎳層(43)及一 金層(44)的選擇性沉積於僅匝(39)及導電外貌上來予以替換 〇 從上面所述很明顯地看出,依據本發明之方法使其可 能獲得到具有非常高的品質因素之電感性微組件,這是因 爲介於基板與電感性微組件之主要平面間的大距離。典型 上,所獲得到之品質因素在二十億赫茲之等級的頻率處係 大於50,且具有構成電感性微組件之外形,此電感性微組 件之外貌係藉由少於3微米之匝寬度及大於1 〇微米之高度, 以及可能少於3微米之匝間距離來予以界定.。 藉由將電解銅沉積***成兩個分開的步驟’有可能使 (請先閱讀背面之注意事項再填寫本頁) -裝· 訂 J— 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -26 - 544696 A7 B7 五、發明説明(2) 各種匝之形狀的規律性最佳化,但沒有增加製造成本,而 因此使此方法非常可重複’導致具有接近那些在設計階段 期間所定義之電氣特性的電氣特性之微組件的製造。 也有可能經由此方法來製造各種當作導電重編路由軌 跡之導電外貌,使其可能藉由空間偏移來使互連墊塊與電 晶體之金屬化平面互相連接,這被獲得到,而同時限制電 阻及電容性效應,並藉由增加電阻以使在線中及互連路徑 中之銅原子電遷移。 況且,依據本發明之方法使其可能控制介於所沉積之 各種材料層間的介面,連同其結果是在裝置的性能上之實 質改善及較少的瑕疵來源。 ---f---?----裝----^---訂 (請先閲讀背面之注意事項再填寫本頁) 線 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -27-

Claims (1)

  1. 544696 A8 B8 C8 D8 六、申請專利範圍1 1 · 一種電子組件之製造方法,該電子組件結合一電感 性微組件,而該電感性微組件被置於基板(1 )之頂部上,並 藉由至少一金屬接點(4)而連接至後者,其特徵在於該方法 包括下面的步驟,其連續包含: a) 沉積至少一疊層於基板上,該至少一疊層包含~具 有低的相對介電係數之材料層(10,10a),及一形成硬遮罩 之層(12,12a); b) 孔徑(1 3)被做成於置於上層位置中之硬遮罩層(12aj 中,垂直地和金屬接點(4)成一直線; c) 鈾刻具有低的相對介電係數之材料層或諸層(1〇, 1〇a)以及下層的硬遮罩層或諸層向下至金屬接點(4),以便 形成一通孔(14); d) 沉積一層形成銅擴散阻障之層(1 5); e) 沉積一層銅初始層(16); f) 電解沉積一層銅層(32),其塡補該通孔並覆蓋該銅初 始層(16); g) 使上表面平面化,直到露出上層硬遮罩層(12a)爲止 h) 沉積一層形成自具有低相對介電係數之材料的上層 樹脂層(25); i) 蝕刻樹脂層(25),以便形成通道(28,29),.其界定電 感性微組件之匝,並且有可能界定其他的導電外貌; j) 沉積一層銅擴散阻障層(35); k) 沉積一層銅初始層(36); 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公釐) ^ ^ 裝 訂 線 (請先閱讀背面之注意事項再填寫本頁} 經濟部智慧財產局員工消費合作社印製 -28- 544696 A8 B8 C8 D8 六、申請專利範® l) 電解沉積銅於至少如此所蝕刻之通道(28,29)的頂部 上; m) 平面化,直到露出上層樹脂層(25)爲止。 2 .如申請專利範圍第1項之方法,其特徵在於該方法 也包含沉積一層鈍化層於銅匝之頂部上的步驟。 3 ·如申請專利範圍第2項之方法,其特徵在於該鈍化 層係藉由一鉻層(38)之非選擇性沉積,繼之以自匝(39)及導 電外貌中蝕刻掉此層來予以獲得。 4 ·如申請專利範圍第2項之方法,其特徵在於該鈍化 層係藉由一鎳層(4 3)之選擇性沉積於匝及導電外貌上,而後 藉由一金層(44)之選擇性沉積來予以獲得。 5 ·如申請專利範圍第1項之方法,其特徵在於該基板 (1)爲一形成積體電路 之半導體基板。 6 .如申請專利範圍第1項之方法,其特徵在於該基板 (1 )爲一玻璃或石英類型之非晶系基板。 7 ·如申請專利範圍第1項之方法,其特徵在於該沉積 於基板上之低相對介電係數的材料(10,10a)爲苯并環丁烯 〇 8 ·如申請專利範圍第1項之方法,其特徵在於該低相 對介電係數之材料層(1 〇,1 〇a)的厚度係在1 〇與40微米之間 ,較佳爲20微米。 9 ·如申請專利範圍第1項之方法,其特徵在於使用於 形成硬遮罩之層(12,12a)的材料係選自包括SjC、SiN、 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) .裝· 線‘ 經濟部智慧財產局員工消費合作社印製 -29- 544696 A8 B8 C8 D8 六、申請專利範圍 3 Si3N4、Si〇2、Si〇C、Si〇N、WSi2、y2〇3之群中,採分開 或組合方式。 (請先閲讀背面之注意事項再填寫本頁) 1 0 ·如申請專利範圍第1項之方法,其特徵在於使用於 銅擴散阻障層(1 5,3 5)之材料係選自包括τ j w、T i、T i N、 Ta、TaN、W、WN、Re、Cr、〇s、mo、Ru 之群中,採分 開或組合方式。 1 1 .如申請專利範圍第1項之方法,其特徵在於該銅擴 散阻障層(1 5,35)的厚度係在1 00與400 A之間。 1 2 ·如申請專利範圍第1項之方法,其特徵在於該方法 包含一濃縮銅初始層(1 6,36)之步驟。 1 3 ·如申請專利範圍第1項之方法,其特徵在於該方法 包含一意欲增加在電解沉積步驟期間所沉積之銅結晶尺寸 的退火步驟。 1 4 ·如申請專利範圍第1項之方法,其特徵在於該方法 包含一去除易於移動進入基板(1 )中之銅的去污步驟,特別 是在基板之側面處。 經濟部智慧財產局員工消費合作社印製 1 5 .如申請專利範圍第1 4項之方法,其特徵在於該去 污步驟發生在電解沉積步驟的至少一電解沉積步驟之後。 1 6 ·如申請專利範圍第1項之方法,其特徵在於該方法 包含至少一化學淸潔步驟,使用對銅沒有腐蝕性之化學藥 劑,係在電解銅沉積步驟之後,及/或在鈾刻銅初始層(1 6, 36)及/或銅擴散阻障層(15, 35)的步驟之後。 1 7 ·如申請專利範圍第1項之方法,其特徵在於實施意 欲形成匝(39)之銅的沉積以便賦予一大於10微米之銅厚度 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -30- 544696 A8 B8 C8 D8 六、申請專利範圍 4 Ο (請先閱讀背面之注意事項再填寫本頁) 1 8 . —種電子組件,其結合一置於基板(1 )之頂部上, 並藉由至少一金屬接點(4)而連接至後者之電感性微組件, 其特徵在於該電子組件包括: 一具有低相對介電係數之材料的層(10,10a)及一硬遮 罩層的至少一疊置,具有低相對介電係數之材料的第一層 (1〇)位於基板(1)的頂面之上; 許多所界定之金屬匝(39),位於具有低相對介電係數之 材料層(10,10a)疊置的頂部上;以及 一銅擴散阻障層(35),出現在金屬匝(39)的底面或側面 上。 1 9 _如申請專利範圍第1 8項之電子組件,其特徵在於 該基板爲一形成積體 電路之半導體基板。 20 ·如申請專利範圍第1 8項之電子組件,其特徵在於 該基板爲一玻璃或石英類型之非晶系基板。 經濟部智慧財產局員工消費合作社印製 2 1 .如申請專利範圍第1 8項之電子組件,其特徵在於 該沉積於基板上之低相對介電係數的材料(1 0,1 0a)爲苯并 環丁烯。 22 .如申請專利範圍第2 1項之電子組件,其特徵在於 該低相對介電係數之材料層(彳〇} 1 〇a)的厚度係在1 〇與40微 米之間,較佳爲20微米。 2 3 .如申請專利範圍第1 8項之電子組件,其特徵在於 使用於銅擴散阻障層(15,35)之材料係選自包括TiW、Ti、 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 一 一 -31 - 8 8 8 8 ABCD 544696 々、申請專利範圍 5 TiN、Ta、TaN、W、WN、Re、Cr、〇s、Mo、Ru 之群中 ,採分開或組合方式。 (請先閲讀背面之注意事項再填寫本頁) 2 4 ·如申請專利範圍第1 8項之電子組件,其特徵在於 曰亥銅擴散阻〖早層(1 5,3 5)的厚度係在1 〇 〇與4 〇 〇 A之間。 2 5 ·如申請專利範圍第1 8項之電子組件,其特徵在於 該電子組件包含一出現在銅匝上之鈍化層,該層典型上包 含鎳(43)及金(44),或鉻(38)。 26 ·如申請專利範圍第1 8項之電子組件,其特徵在於 該等匝(39)之厚度係大於10微米。 2 7 ·如申請專利範圍第1 8項之電子組件,其特徵在於 該等匝(39)之寬度係小於3微米。 2 8 ·如申請專利範圍第1 8項之電子組件,其特徵在於 該等匝(39)之間的距離係小於3微米。 2 9 ·如申請專利範圍第1 8項之電子組件,其特徵在於 S亥電感性微組件之品質因素在二十億赫兹處係大於5 0。 經濟部智慧財產局員工消費合作社印製 30 ·如申請專利範圍第1 8項之電子組件,其特徵在於 該等匝(39)之電阻率係介於1.72// Ω · cm與1.82// Ω · cm 之間。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
    -32-
TW091103959A 2001-12-11 2002-03-04 Process for fabricating an electronic component incorporating an inductive microcomponent TW544696B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0115960A FR2833411B1 (fr) 2001-12-11 2001-12-11 Procede de fabrication d'un composant electronique incorporant un micro-composant inductif

Publications (1)

Publication Number Publication Date
TW544696B true TW544696B (en) 2003-08-01

Family

ID=8870314

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091103959A TW544696B (en) 2001-12-11 2002-03-04 Process for fabricating an electronic component incorporating an inductive microcomponent

Country Status (6)

Country Link
US (1) US20030109133A1 (zh)
EP (1) EP1320123A1 (zh)
JP (1) JP2003234414A (zh)
CA (1) CA2409241A1 (zh)
FR (1) FR2833411B1 (zh)
TW (1) TW544696B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005129745A (ja) * 2003-10-24 2005-05-19 Sony Corp 半導体装置
US20060024953A1 (en) * 2004-07-29 2006-02-02 Papa Rao Satyavolu S Dual damascene diffusion barrier/liner process with selective via-to-trench-bottom recess
US20060251872A1 (en) * 2005-05-05 2006-11-09 Wang Jenn Y Conductive barrier layer, especially an alloy of ruthenium and tantalum and sputter deposition thereof
WO2007040473A1 (en) * 2005-09-19 2007-04-12 Carrier Corporation Minimization of interfacial resistance across thermoelectric devices by surface modification of the thermoelectric material
JP4564929B2 (ja) * 2006-02-21 2010-10-20 キヤノン株式会社 3次元フォトニック結晶の形成方法
JP5151133B2 (ja) * 2006-12-11 2013-02-27 富士通株式会社 配線形成方法
JP5425005B2 (ja) * 2009-08-19 2014-02-26 日本電波工業株式会社 圧電部品及びその製造方法
US10079177B1 (en) * 2017-09-01 2018-09-18 United Microelectronics Corp. Method for forming copper material over substrate

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5801100A (en) * 1997-03-07 1998-09-01 Industrial Technology Research Institute Electroless copper plating method for forming integrated circuit structures
US6030877A (en) * 1997-10-06 2000-02-29 Industrial Technology Research Institute Electroless gold plating method for forming inductor structures
US6197688B1 (en) * 1998-02-12 2001-03-06 Motorola Inc. Interconnect structure in a semiconductor device and method of formation
US6156643A (en) * 1998-11-06 2000-12-05 Advanced Micro Devices, Inc. Method of forming a dual damascene trench and borderless via structure
US6096648A (en) * 1999-01-26 2000-08-01 Amd Copper/low dielectric interconnect formation with reduced electromigration
FR2791470B1 (fr) * 1999-03-23 2001-06-01 Memscap Circuit integre monolithique incorporant un composant inductif et procede de fabrication d'un tel circuit integre
WO2001004953A1 (en) * 1999-07-08 2001-01-18 Korea Advanced Institute Of Science And Technology Method for manufacturing a semiconductor device having a metal layer floating over a substrate
US6342448B1 (en) * 2000-05-31 2002-01-29 Taiwan Semiconductor Manufacturing Company Method of fabricating barrier adhesion to low-k dielectric layers in a copper damascene process
JP2002043423A (ja) * 2000-07-24 2002-02-08 Tokyo Ohka Kogyo Co Ltd 被膜の処理方法およびこの方法を用いた半導体素子の製造方法
US6380084B1 (en) * 2000-10-02 2002-04-30 Chartered Semiconductor Manufacturing Inc. Method to form high performance copper damascene interconnects by de-coupling via and metal line filling
US6562416B2 (en) * 2001-05-02 2003-05-13 Advanced Micro Devices, Inc. Method of forming low resistance vias
US6387747B1 (en) * 2001-05-31 2002-05-14 Chartered Semiconductor Manufacturing Ltd. Method to fabricate RF inductors with minimum area
US20020192944A1 (en) * 2001-06-13 2002-12-19 Sonderman Thomas J. Method and apparatus for controlling a thickness of a copper film

Also Published As

Publication number Publication date
FR2833411B1 (fr) 2004-02-27
EP1320123A1 (fr) 2003-06-18
FR2833411A1 (fr) 2003-06-13
CA2409241A1 (fr) 2003-06-11
JP2003234414A (ja) 2003-08-22
US20030109133A1 (en) 2003-06-12

Similar Documents

Publication Publication Date Title
TW589405B (en) Plasma treatment for copper oxide reduction
TW418495B (en) Copper interconnect structure and method of formation
TWI267912B (en) Novel method to implement stress free polishing
TW512454B (en) Method of manufacturing a semiconductor device
US20040080053A1 (en) Electropolishing metal layers on wafers having trenches or vias with dummy structures
TW201218316A (en) Method for processing semiconductor structure and device based on the same
TW200539330A (en) Ozone vapor clean method
JPS63250853A (ja) 材料層の平坦化方法
TW200834733A (en) Semiconductor device and method for manufacturing the same
TW514965B (en) Etching method
TW569330B (en) Forming a semiconductor structure using a combination of planarizing methods and electropolishing
JPH08148563A (ja) 半導体装置の多層配線構造体の形成方法
TW544696B (en) Process for fabricating an electronic component incorporating an inductive microcomponent
US6727138B2 (en) Process for fabricating an electronic component incorporating an inductive microcomponent
TWI285922B (en) Dual-tank etch method for oxide thickness control
US7001641B2 (en) Seed layer treatment
CN102054750A (zh) 互连结构的形成方法
US20070128553A1 (en) Method for forming feature definitions
TW200945491A (en) Method for fabricating a semiconductor device
US20030098767A1 (en) Process for fabricating an electronic component incorporating an inductive microcomponent
TW517271B (en) Method of manufacturing semiconductor device
US6274480B1 (en) Method of Fabricating semiconductor device
JP2001176872A (ja) 半導体装置の製造方法
TW409308B (en) The method of taking-off the micro-scrape caused by CMP
JP2004296835A (ja) ダマシン構造を形成する方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees