TW541591B - Method for etching a surface and for etching a substrate for semiconductor devices - Google Patents

Method for etching a surface and for etching a substrate for semiconductor devices Download PDF

Info

Publication number
TW541591B
TW541591B TW089106608A TW89106608A TW541591B TW 541591 B TW541591 B TW 541591B TW 089106608 A TW089106608 A TW 089106608A TW 89106608 A TW89106608 A TW 89106608A TW 541591 B TW541591 B TW 541591B
Authority
TW
Taiwan
Prior art keywords
layer
bottom layer
silicon
top layer
etching
Prior art date
Application number
TW089106608A
Other languages
English (en)
Inventor
Shahid Butt
Uwe Paul Schroeder
Original Assignee
Infineon Technologies Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Corp filed Critical Infineon Technologies Corp
Application granted granted Critical
Publication of TW541591B publication Critical patent/TW541591B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • H01L21/0276Photolithographic processes using an anti-reflective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S430/00Radiation imagery chemistry: process, composition, or product thereof
    • Y10S430/151Matting or other surface reflectivity altering material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

經濟部智慧財產局員工消費合作社印製 541591 A7 __B7 五、發明說明(/ ) 持術背軎 抟術節圍 本發明係有關於半導體製造,特別係有關於改良的頂 層成像微影術,其中矽結合於底層以提供改良的成像品V 質。 半導體製造程序一般包含光微影處理以形成圖案於半 導體裝置表面區域之上並於該區域上形成保護層,其中 該保護層以使用光阻材料爲佳。在最終蝕刻期間,其中 未被保護之區域需要蝕刻去除的同時,該保護區域則保 留著。對於頂層成像而言,影像是以曝光及顯像於半導 體裝置表面的薄成像層方式形成。該以曝光及顯像於薄 顯像層所形成之影像,可藉以蝕刻程序將該影像轉移至 底層,而其中頂層作爲蝕刻遮光罩。該停留於表面之頂 層或成像層對抗該蝕刻程序並避免在保護區域內進行蝕 刻。 在第一蝕刻步驟之後,則去除光阻劑或薄成像層。底 層剩餘部分可立即被用爲遮光罩來鈾刻位於底層之下的 堆疊層或基板。在最終蝕刻步驟則轉移底層之圖案至該 堆疊層或基板。雖然於底層蝕刻程序期間該頂層存在 著,然而在該頂層則發生〃金屬性矽絲形成〃現象。金 屬性矽絲之形成是在蝕刻底層時所導致的矽副產物再沈 積於頂層的結果,金屬性矽絲之形成通常會導致從頂層 轉移影像至底層之層次降低。 該頂層之成像技術亦常遭受該薄顯像層塗佈品質不佳 之苦,在習知之製造程序中,該頂層具有兩項功能’第 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公愛) I U-------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 541591 A7 B7 五、發明說明(> ) 一項是提供用於轉移之影像以及第二項是提供阻止蝕刻 功能以保護當鈾刻底層之已曝光區域時之底層區域’這 些功能要在該頂層之成像品質與該頂層之阻止蝕刻功能 之間作一平衡。 因此,必須存在一種提供使用底層來轉移影像之影像 轉移的方法,再來必須存在另一個能提供使用一種以應 用曱矽烷基化處理後之底層部分而非頂層作爲蝕刻遮光 罩的高性能光阻劑作爲頂層之改良的塗佈品質之方法。 發明之槪述 一種用於蝕刻表面的方法,其包含的步驟有提供形.成 於該表面上之底層與形成於該底層上之頂層,設計圖案 於該頂層來曝光該部分底層,形成包含於該底層之已曝 光部分之矽層,除去該頂層來部分曝光除了於其上具有 矽層之部分底層外的底層,以及部分蝕刻除了於其上具 有矽層之部分底層外的底層來曝光該表面。 一種用於蝕刻作爲半導體裝置之基板的方法,其包含 的步驟有提供形成於該基板上之底層與形成於該底層上 之頂層,於頂層形成圖案來曝光部分底層、形成包含於 該底層之已曝光部分之矽層,除去該頂層來部分曝光除 了於其上具有矽層之部分底層外的底層以及開啓遮光罩 蝕刻該底層以轉移矽層所形成之圖案至該基板並依照底 層之圖案來蝕刻基板。 另一種來蝕刻用於半導體裝置之基板的方法包含的步 驟有提供由一種在基板上的抗反射光阻材料所形成之底 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) ---II---訂---------線· 541591 A7 _____ B7 五、發明說明(4 ) 層以及形成於該底層上之頂層,該頂層包含一種光阻材 料並以曝光與顯影該等層之光阻材料以在該頂層上形成 圖案來曝光部分該底層、甲矽烷基化該底層之曝光部份 以在該底層之曝光部分於其上植入矽離子來形成一甲砂 烷基層、除去該頂層來部分曝光除了於其上具有矽層之 部分底層外的底層以及以提供蝕刻氣體來開啓遮光罩蝕 刻該底層以轉移矽層所形成之圖案至該基板,並依照底 層之圖案來蝕刻基板。 在其他方法中,該頂層可包含一種光阻劑,以及形成 圖案的步驟可包含曝光該光阻劑於光線中並顯影該光阻 劑之去除部分來曝光部分該底層的步驟。形成圖案之步 驟以包含沈積該頂層以具有約1 000奈米至約3 000奈米 之厚度的步驟爲佳。形成可包含矽之一層的步驟包含離 子植入一種包含矽的材料於該底層已曝光部分的步驟; 該離子植入步驟可包含調整該離子之穿透深度至小於該 頂層之厚度;該離子植入步驟可包含調整該離子之入射 角度使該底層之已曝光部分甲矽烷基化的步驟;形成包 含矽之一層的步驟可包含應用於包含矽之該層的準直濺 鍍所用之矽靶,或化學鍵結一種包含矽之藥劑於該底層 之已曝光部分的步驟。該植入矽離子可包含調整該離子 之穿透深度至小於該頂層之厚度及/或調整該離子之入 射角度使該底層之已曝光部分甲矽烷基化的步驟;該甲 矽烷基化的步驟可包含應用於包含矽之該層的準直濺鍍 所用之矽靶,或化學鍵結一種包含矽之藥劑於該底層之 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) -!!!1 訂-! 線· 經濟部智慧財產局員工消費合作社印製 541591 經濟部智慧財產局員工消費合作社印製 A7 B7 1、發明說明(4 ) 已曝光部分的步驟。 本發明的這些及其他目的、特徵與優點將由下列所伴 隨之圖式結合讀出的示範實例之詳細描述而變爲明顯。 圖式之簡單說明 本揭示以下列圖示爲參考來展現下列較佳實例之詳細 說明,其中: 第1圖爲一種顯示具有一底層與一依照本發明形成於 其上之成像或頂層之基板/堆疊層的半導體結構剖面 圖; 第2圖爲顯示依照本發明所形成圖案之成像層的第1 圖半導體結構之剖面圖; 第3圖爲顯示依照本發明來甲矽烷基化底層之已曝光 部分的第2圖半導體結構之剖面圖; 第4圖爲顯示依照本發明來剝離去除該成像後之該底 層之已甲矽烷基化部分的第3圖半導體結構之剖面圖; 第5圖爲顯示依照本發明之作爲開啓蝕刻遮光罩之該 底層之已甲矽烷基化部分的第4圖半導體結構之剖面 圖;以及 第6圖爲顯示依照本發明已蝕刻之基板/堆疊層的第5 圖半導體結構之剖面圖。 較佳實施例之詳細說明 本揭示係有關於半導體之製造並特別有關於改良的頂 層成像微影術,其中矽結合於底層以提供改良的成像品 質;本發明包含一種提供改良的半導體成像的方法,一 本紙張尺度適用中國國家標準(CNS〉A4規格(210 X 297公釐) ---m—---------i — — — — — — — — — — — ^ . (請先閱讀背面之注意事項再填寫本頁) 541591 A7 B7 五、發明說明(r 頂層或成像層以包含一種高性能光阻劑為佳,並曝光及 顯像該頂層,以加入矽於該頂層已顯像之表面來將保護 蝕刻的阻礙直接轉移至低於該頂層之底層,矽可由如於 此處之更為詳細描述的許多方法來加入於該底層,然後 將該頂層剝離並留下作為在依照本發明來蝕刻穿透該底 層並進入堆疊或基板層時之遮光照的成像或圖案。 如今特別詳細地以圖示作為參考,其中在全部多個圖 中以相同的參考數字來識別相似或相同的元件,並開始 於第1圖中,半導體結構1G包含堆疊/基板層12;堆疊 /基板層12可包含矽基板、鍍矽絶緣基板、砷化鎵基板 等,其中必須提供遮光罩於摻雜或蝕刻製程。以下為了 簡化而將堆疊/基板層12記為堆疊層12;堆疊層12可 包含一種包含被應用來形成於半導體記億體晶片如動態 隨機存取記億體(DRAM)晶片或嵌人的DRAM晶片的深溝 槽所用之遮光罩的硬遮光罩之介電堆疊。堆疊層1 2亦可 使用於其他製程。底層1 4則沉積於堆疊層1 2上,而底 層14以包含一種如舉例有BARL、AR3、DUV30(均由 請 先 閱 讀 背 面 之 注 意 事 項 頁 經濟部智慧財產局員工消費合作社印製 I 種 佈他 塗其 用 反使 抗可 } 亦 供, 提佳 業為 商料 司材 公阻 ey光 是像 者 4 成 或 1 ·, 層 料ξ 上 才底 4 )ί於 1 C4S1 ARif底 /V 於 積 沉 目八 6 層 頂 或 層 像 成 的 薄 層 範 像理 成處 ;在 間供 之提 米以 奈層 00像 3 成 約之 至知 米習 奈過 00超 10度 約厚 在低 可降 度地 厚利 的有 6 6 ίχ 1Λ 0 層 層 像 成 之 薄 較 以DU ,如 之的 ^11 口 知 換習 cj1•, 質一 品 〇 像像 成影 的的 良確 改精 之較 點成 觀逹 内可 6 圍 1 料 材 阻 光 的 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 541591 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明(A ) 可應用於成像層1 6,然而該使用於成像層的材料則被最 適化來提供高成像及塗佈品質;雖然對成像層1 6不需要 任何的化學改良,但是化學改良可補強該高成像及塗佈 品質之最適化。成像層1 6可包含一種負片型或一種正片 型光阻,有利地說,成像層1 6設計爲最適之成像性能。 依照本發明可知由於抗蝕刻不再是驅動因素,在以下將 敘述成像層1 6不是作爲蝕刻遮光罩之用。 參照第2圖,則是將圖案轉移至成像層1 6 ;以將成像 層1 6之表面區域經由光微影遮光罩(未顯示)曝光於例 如紫外線(如DUV )之光線來提供成像;在曝光之後, 使用如鹼性水溶液之顯像劑來顯像成像層1 6,該顯像劑 向下去除部分成像層1 6至底層1 4以於成像層1 6中形成 孔洞2 0,底層1 4經由孔洞2 0曝光來進一步地進行處理。 參照第3圖,底層1 4暴露於矽或在成像層1 6已顯像 除去之底層〗4之已曝光區域中來甲矽烷基化。甲矽烷基 化可由許多方式來達成,其中甲矽烷基化底層14之已曝 光部分的一種方法是使用矽材料來進行離子植入法;在 較佳的實施例中是應用能量例如在約1 0 k e V至約1 0 0 k e V 之間的低能量,以及例如在約1 X 1 Ο 1 5至約1 χ 1 〇 1 7矽離 子/立方公分之間的高劑量’以調整該植入法以致形成 具有低於成像層16厚度之穿透深度之已甲矽院基化層22 爲佳,而在本方法中只經由孔洞2 0來甲砂院基化底層 1 4。對於該離子植入以陡峭之入射角度來形成甲矽烷基 化層22爲佳,而該角度以約爲0度至約3 0度之間爲佳。 本紙張尺度適用中國國家標準(CNS)A4規格(210 χ 297公釐) (請先閱讀背面之注意事項再填寫本頁) in —---訂---------線^ 541591 經濟部智慧財產局員工消費合作社印製 Α7 Β7 1、發明說明(7) 如果使用離子植入法,可利用較深層之甲矽烷基化,如 此可使在最終步驟中是作爲遮光罩的底層1 4較爲接近堆 疊層1 2因而減低從結構的臨界次元而來的側面損失而形 成於堆疊層1 2之上。 在其他實施例中,使用矽靶之準直濺鍍可應用來甲矽 烷基化底層1 4之已曝光部分,仍然在相同之實施例中, 一種包含矽的藥劑與底層1 4化學鍵結在一起,有利地 說,本發明提供了位於具有溝槽或孔洞之成像層1 6底部 之甲矽烷基化區域22。再來如上所述之習知的頂層表面 成像(TSI)中,在蝕刻下面層時導致在光阻劑之表面上形 成矽(已知爲〃金屬性矽絲形成〃),在成像層上形成矽 會降低成像品質,本發明爲了避免任何因矽的〃金屬性 矽絲形成〃之品質降低,因此在底層1 4並不進行鈾刻操 作直到成像層1 6除去之後。 參照第4圖,將成像層1 6剝離除去而留下具有在底層 14之上層表面24上的已形成圖案之已甲矽烷基化層22 的底層1 4 ;成像層1 6可用泛光曝光於紫外線來除去並用 鹼性水溶液來將剩餘部分顯像。其他除去成像層1 6的方 法可包含化學機械硏磨(C Μ P )、電漿蝕刻、或相當之蝕刻 程序。有利地說,以包含光阻材料爲佳之成像層1 6是在 蝕刻底層1 4之前除去,在這樣的方法中,在底層1 4蝕 刻程序的結果,在成像層上就沒有機會使矽沈積而造成 所謂之〃金屬性矽絲形成〃。當發生有〃金屬性矽絲形成〃 的光阻劑是被用來於蝕刻低於該光阻劑之底層的遮光罩 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -1ΙΙ1Ι — — — — — — I ·1111!11 ·11111111 · (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 541591 A7 B7 五、發明說明(J) 時,在習知之頂層表面成像(TSI)上的〃金屬性矽絲形成〃 則會降低成像性能;然而依照本發明,有利地來說,於 貪虫刻底層1 4時不是使用以一種光阻材料爲佳的成像層1 6 作爲蝕刻遮光罩,以及在蝕刻底層1 4之前將成像層除 去。因此’依照本發明則說明了可消除〃金屬性矽絲形 成"。 參照第5圖,進行一種遮光罩開啓鈾刻以經由底層1 4 來蝕刻甲矽烷基化層2 2的圖案。該遮光罩開啓蝕刻可包 含將表面2 4暴露於蝕刻氣體中,該蝕刻氣體可包含例如 氧氣及/或氬氣。底層14之表面24的甲矽烷基化層22 則要抵抗該蝕刻環境,底層1 4則從沒有被甲矽烷基化層 2 2保護之區域除去,因此由甲矽烷基化層2 2所形成之圖 案經由底層1 4轉移。甲矽烷基化層2 2可調整厚度,而 該厚度以約4 0 0 0奈米至1 〇 〇 〇 〇奈米之間爲佳,有利地來 說,甲矽烷基化層2 2之較大的厚度可於蝕刻堆疊層1 2 時提供改良的成像。 參照第6圖,於該遮光罩開啓蝕刻後,蝕刻堆疊層! 2 於其上形成圖案。底層1 4之剩餘部分2 6的功能爲可用 來飩刻堆疊層1 2之已曝光區域的遮光罩。由於底層1 4 以包含ARC或MUV爲佳,所以由底層14提供優異的蝕 刻阻劑來保護堆疊層1 2之未曝光區域。一種精選的蝕刻 程序或其他方法可應用於除去底層]4之剩餘部分。 在說明對於半導體製程(意欲以例證說明但不受其限 制)中改良的頂層成像微影術之較佳實例後,需注意到 -1 0- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ---------------------訂---------線· (請先閱讀背面之注意事項再填寫本頁) 541591 A7 _ B7_ 五、發明說明(9 ) 可由專精有關於上述技術之技術人員來進行修改與變 化,因此了解可在如由附加的發明申請專利範圍所描繪 之本發明的範圍與精神之內所揭示的特別實例中進行改 變,在以由本發明之詳細說明與專利法所需求之特點 中,所有文字專利(Letters Patent)所保護之聲明與需求貝[] 設定於該附加之申請專利範圍內。 符號說明 10…半導體結構 1 2…堆疊/基板層 1 4…底層 1 6…成像層 1 8…成像層表面之已曝光部分 20…孔洞 2 2···甲矽烷基化層 24…底層之上層表面 2 6···底層之剩餘部分 (請先閱讀背面之注意事項再填寫本頁) ----—訂·! 線· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)

Claims (1)

  1. 541591
    六、申請專利範圍 89 1 06608號「蝕刻表面及蝕刻用於半導體裝置之基 方法」專利案 (92年2月修正 六申請專利範圍 1. 一種餽刻表面的方法,包括下列步驟: 提供一由一抗反射材料及一光阻之一所形成之底層於 該表面上及形成一頂層於該底層上,該頂層包含一成像 光阻; 於該頂層製作圖案以部分曝光該底層; 藉結合矽於該底層之內而形成一層包含有在該底層之 已曝光部分中的矽; 去除該頂層以部分曝光除了於其上具有矽層之部分底 層外的底層;以及 部分蝕刻除了於其上具有矽層之部分底層外的底層來 曝光該表面。 2·如申請專利範圍第1項之方法,其中該製作圖案之步驟 包含有將該頂層曝光於光線及顯像去除部分該頂層來曝 光部分該底層的步驟。 3. 如申請專利範圍第1項之方法,其中提供之步驟包含沉 積具有1〇〇〇奈米至3000奈米之間厚度之頂層的步驟。 4. 如申請專利範圍第1項之方法,其中形成一層包含矽的 步驟包含離子植入一包含矽的材料於該底層之已曝光部 分上的步驟。 5. 如申請專利範圍第4項之方法,其中該離子植入之步驟 包含調整離子之穿透深度至小於該頂層之厚度的步驟。 541591 六、 申請專利範 圍 6. 如 串 Ξ主 m 專 利 範 圍 第 4 項之方法, 其中該離 子植 入 之 步 驟 包 含 調 整 離 子 之 入 射 角度來甲矽 烷基化該 底層 之 已 曝 光 部 分 的 步 驟 〇 7. 如 串 請 專 利 範 圍 第 1 項之方法, 其中該形 成一 層 包 含 矽 之 步 驟 包 含 採 用 — 矽 靶以用於包 含矽之該 層之 準 直 濺 鍍 的 步 驟 0 8· 如 甲 三主 m 專 利 範 圍 第 1 項之方法, 其中該形 成一 層 包含 矽 之 步 驟 包 含 將 一 種 包 含矽之藥劑 化學鍵結 於該 底 層 之 已 曝 光 部 分 的 步 驟 0 9. 種 鈾 刻 用 於半導體裝置之基板的方法 ,包 括 下 列 步 提 供 —^ 由 一 抗 反 射 材料及一光 阻之一所 形成 之 底 層 於 該 表 面 上 及 形 成 一 頂 層於該底層 上,該頂 層包 含 — 成 像 光 阻 5 於 該 頂 層 製 作 圖 案 以部分曝光: 該底層; 藉 結 合 矽 於 該 底 層 之內而形成 一層包含 有在 該 底 層 之 已 曝 光 部 分 中 的 矽 f 去 除 該 頂 層 以 部 分 曝光除了於 其上具有 矽層 之 部 分 底 層 外 的 底 層 > 遮 罩 開 □ 蝕 刻 該 底 層以轉移由 該矽層所 界定 之 圖 案 至 該 基 板 y 以 及 依 昭 J\\\ 該 底 層 之 圖 案 來蝕刻基板 〇 10. 如 串 Ξ主 日円 專 利 範 圍 第 9 項之方法, 其中該製 作圖 案 之 步 驟 包 含 有 將 該 頂 層 曝 光 於光線及顯 像去除部 分該 頂 層 來 曝 光 部 分 該 底 層 的 步 驟 〇 -2- 541591 六、申請專利範圍 11.如申請專利範圍第9項之方法,其中該提供之步驟包含 沉積具有1000奈米至3000奈米之間厚度之頂層的步驟。 12如申請專利範圍第9項之方法,其中形成一層包含矽的 步驟包含離子植入一包含矽的材料於該底層之已曝光部 分中的步驟。 η如申請專利範圍第12項之方法,其中該離子植入之步驟 包含調整離子之穿透深度至小於該頂層之厚度的步驟。 14. 如申請專利範圍第12項之方法,其中該離子植入之步驟 包含調整離子之入射角度來甲矽烷基化該底層之已曝光 部分的步驟。 15. 如申請專利範圍第9項之方法,其中該形成一層包含矽 之步驟包含採用一矽靶以用於包含矽之該層之準直濺鍍 的步驟。 16. 如申請專利範圍第9項之方法,其中該形成一層包含矽 之步驟包含將一種包含矽之藥劑化學鍵結於該底層之已 曝光部分的步驟。 17. —種蝕刻用於半導體裝置之基板的方法,包括下列步驟: 提供於一由一抗反射光阻材料所形成之底層於該基板 上及形成一頂層於該底層上,該頂層包含一光阻材料; 於該頂層製作圖案而藉曝光與顯像該頂層之該光阻材 料來部分曝光該底層; 藉植入矽離子於該底層之已曝光部分來甲矽烷基化該 底層之已曝光部分而形成甲矽烷基化層於其中; 去除該頂層以部分曝光除了於其上具有矽層之部分底 541591 六、申請專利範圍 層外的底層; 藉提供蝕刻氣體來遮罩開口蝕刻該底層以轉移由該甲 矽烷基化層所界定之圖案至該基板;以及 依照該底層之圖案來蝕刻該基板。 18. 如申請專利範圍第17項之方法,其中提供步驟包含沉積 具有1000奈米至3000奈米之間厚度之頂層的步驟。 19. 如申請專利範圍第17項之方法,其中該植入矽離子之步 驟包含調整離子之穿透深度至小於該頂層之厚度的步 驟。 20. 如申請專利範圍第19項之方法,其中進一步包括調整離 子之入射角度來甲矽烷基化該底層之已曝光部分的步 驟。 21. 如申請專利範圍第17項之方法,其中該甲矽烷基化步驟 包含採用一矽靶以用於包含矽之該層之準直濺鑛的步 驟。 及如申請專利範圍第17項之方法,其中該形成一層包含矽 之步驟包含將一種包含矽之藥劑化學鍵結於該底層之已 曝光部分的步驟。 -4-
TW089106608A 1999-04-12 2000-04-17 Method for etching a surface and for etching a substrate for semiconductor devices TW541591B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/290,319 US6316168B1 (en) 1999-04-12 1999-04-12 Top layer imaging lithography for semiconductor processing

Publications (1)

Publication Number Publication Date
TW541591B true TW541591B (en) 2003-07-11

Family

ID=23115463

Family Applications (1)

Application Number Title Priority Date Filing Date
TW089106608A TW541591B (en) 1999-04-12 2000-04-17 Method for etching a surface and for etching a substrate for semiconductor devices

Country Status (6)

Country Link
US (1) US6316168B1 (zh)
EP (1) EP1047118A3 (zh)
JP (1) JP2000315684A (zh)
KR (1) KR100662945B1 (zh)
CN (1) CN1150599C (zh)
TW (1) TW541591B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6911061B2 (en) 2002-09-05 2005-06-28 Nuclear Filter Technology In-line HEPA filter
US7253113B2 (en) * 2003-11-13 2007-08-07 Macronix International Co., Ltd. Methods for using a silylation technique to reduce cell pitch in semiconductor devices
KR100598103B1 (ko) * 2004-05-27 2006-07-10 삼성전자주식회사 패턴 형성 방법
JP2008522403A (ja) * 2004-11-30 2008-06-26 フリースケール セミコンダクター インコーポレイテッド フォトレジストパターンの形成方法
KR20080023814A (ko) * 2006-09-12 2008-03-17 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
US20080160459A1 (en) * 2006-12-28 2008-07-03 Benjamin Szu-Min Lin Method of forming a pattern
KR100881513B1 (ko) * 2007-05-18 2009-02-05 주식회사 동부하이텍 반도체 미세패턴 형성 방법
US7782660B2 (en) * 2008-03-20 2010-08-24 International Business Machines Corporation Magnetically de-coupling magnetic memory cells and bit/word lines for reducing bit selection errors
US8186051B2 (en) 2008-03-28 2012-05-29 Intel Corporation Method for fabricating package substrate and die spacer layers having a ceramic backbone
US10522349B2 (en) 2017-11-30 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Anti-reflective coating by ion implantation for lithography patterning
US11114299B2 (en) * 2019-07-05 2021-09-07 Applied Materials, Inc. Techniques for reducing tip to tip shorting and critical dimension variation during nanoscale patterning

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1548520A (en) * 1976-08-27 1979-07-18 Tokyo Shibaura Electric Co Method of manufacturing a semiconductor device
US4661712A (en) * 1985-05-28 1987-04-28 Varian Associates, Inc. Apparatus for scanning a high current ion beam with a constant angle of incidence
JPS6452142A (en) * 1987-08-24 1989-02-28 Nippon Telegraph & Telephone Pattern forming process and silylating apparatus
JPH0246463A (ja) * 1988-08-06 1990-02-15 Fujitsu Ltd 半導体装置の製造方法
JPH05205989A (ja) * 1992-01-28 1993-08-13 Hitachi Ltd リソグラフィ法及び半導体装置の製造方法
JPH05251323A (ja) * 1992-03-04 1993-09-28 Fujitsu Ltd パターン形成方法
US5576359A (en) * 1993-07-20 1996-11-19 Wako Pure Chemical Industries, Ltd. Deep ultraviolet absorbent composition
JP2803999B2 (ja) * 1993-11-10 1998-09-24 現代電子産業株式会社 半導体装置の微細パターン製造法
KR0174316B1 (ko) * 1994-07-05 1999-04-01 모리시다 요이치 미세패턴 형성방법
JP2953562B2 (ja) * 1994-07-18 1999-09-27 東京応化工業株式会社 リソグラフィー用下地材及びそれを用いた多層レジスト材料
TW388083B (en) * 1995-02-20 2000-04-21 Hitachi Ltd Resist pattern-forming method using anti-reflective layer, resist pattern formed, and method of etching using resist pattern and product formed
EP0824719B1 (en) * 1996-03-06 2001-12-05 Clariant Finance (BVI) Limited A process for obtaining a lift-off imaging profile
US5858621A (en) * 1997-01-22 1999-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bi-layer silylation process using anti-reflective-coatings (ARC) for making distortion-free submicrometer photoresist patterns
US5922516A (en) * 1997-06-04 1999-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Bi-layer silylation process
US6013553A (en) * 1997-07-24 2000-01-11 Texas Instruments Incorporated Zirconium and/or hafnium oxynitride gate dielectric
US5940697A (en) * 1997-09-30 1999-08-17 Samsung Electronics Co., Ltd. T-gate MESFET process using dielectric film lift-off technique

Also Published As

Publication number Publication date
KR100662945B1 (ko) 2006-12-28
KR20000071655A (ko) 2000-11-25
EP1047118A3 (en) 2001-07-18
EP1047118A2 (en) 2000-10-25
US6316168B1 (en) 2001-11-13
JP2000315684A (ja) 2000-11-14
CN1150599C (zh) 2004-05-19
CN1274170A (zh) 2000-11-22

Similar Documents

Publication Publication Date Title
TW516202B (en) Semiconductor device and method of formation
TWI380350B (en) Double patterning strategy for contact hole and trench in photolithography
JP2707416B2 (ja) 多層レジストパターン形成方法
CN104155846B (zh) 采用单次曝光限定多层图案的方法
US10082736B2 (en) Approach to lowering extreme ultraviolet exposure dose for inorganic hardmasks for extreme ultraviolet patterning
TW541591B (en) Method for etching a surface and for etching a substrate for semiconductor devices
TW201234482A (en) Feature size reduction
TW580733B (en) Dry etching process and a fabrication process of a semiconductor device using such a dry etching process
TW201122886A (en) Method for fabricating semiconductor device using spacer patterning technique
CN104157565B (zh) 通过电子束光刻利用单次曝光限定多层图案的方法
US20070037406A1 (en) Methods of fabricating a semiconductor device using a photosensitive polyimide layer and semiconductor devices fabricated thereby
JPH1197442A (ja) パターン形成方法およびそれを用いた半導体装置の製造方法並びに半導体装置
US20220368012A1 (en) Integrated patch antenna having an insulating substrate with an antenna cavity and a high-k dielectric
US6551938B1 (en) N2/H2 chemistry for dry development in top surface imaging technology
JP3202649B2 (ja) 反射防止膜形成用材料およびこれを用いた半導体装置の製造方法
CN101221889A (zh) 形成图案的方法
US6136479A (en) Method of forming photomask and pattern and method of forming a semiconductor device
TW410390B (en) Improvement of photolithography error after chemical mechanical polishing
US6812129B2 (en) Reticle for creating resist-filled vias in a dual damascene process
TW405200B (en) Formation of sub-groundrule features
TWI229905B (en) Method for controlling critical dimension by utilizing resist sidewall protection
TW548789B (en) Method of forming metal line
CN100375237C (zh) 抗蚀剂填入方法和半导体器件的制造方法
US7842451B2 (en) Method of forming pattern
US8242021B2 (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees