TW526609B - Electrode-arrangement for charge-storage and its production method - Google Patents
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Description
526609 五、發明說明(1) 本發明涉及一種電荷儲存用之電極配置及其製造方法 ,此電極配置是用在動態讀寫記憶體(dram)中。 US-A-5 98 5 729中已揭示一種電荷儲存用之電極配置 ,其中在溝渠中設置電極插頭,其在溝渠下部區中是與 基板電極相連。在溝渠中設置折疊式反電極且以介電質 相隔開。 在DRAM中使用單一電晶體-記憶胞,其由記憶電容 器及選擇電晶體所構成,在DRAM中選擇電晶體使記憶 體電極與此電路配置之位元線相連。 隨著積體化密度之提高,則DRAM中所使用之元件越 來越小,1 -電晶體-記憶胞因此亦必須變小。記憶胞之變 小會使電容器之幾何尺寸變小,這樣會使所儲存之電荷 變小。 傳統之記憶電容器另外可以溝渠式電容器構成,即, 在基板層中對一溝渠進行鈾刻且以介電質以及記憶體電 極(例如,摻雜之多晶矽)塡入。使用一已摻雜之矽基板 (埋入板)作爲反電極。 第3圖是先前技藝之溝渠式電容器。溝渠形式之基板 電極301是與基板終端元件107相連。塡充電極3 02是 與選擇電晶體1 05之汲極端相連。選擇電晶體1 〇5之源 極端是與電極終端元件1 06相連。經由選擇電晶體1 〇5 之閘極端來控制此選擇電晶體105且可使塡充電極302 與位元線(未顯示)相連。 526609 五、發明說明(2) 在第3圖所示之例子中,塡充電極3 0 2具有正的極性 ,使正電荷單元204存在於塡充電極302上。反之,負 電荷單元203形成於基板電極301上,可儲存之全部電 荷因此是與介電質104之厚度,電極表面及介電質之材 料常數有關。 爲了提高記憶容量,則傳統方式是使介電質之厚度變 小。爲了防止漏電流,則介電質之厚度不可任意地變小 。記憶體電容大小之改變特別是藉由記憶電容器之電極 配置之表面之改變來達成。 傳統電極配置之缺點是:在記憶體之結構大小變小時 ,電容器面積及與其有關之記憶電容器之電容亦變小。 本發明之目的是提供一種電荷儲存用之電極配置,其 設計成使記憶電容器之有效表面可較大。 此目的由申請專利範圍第1項之電極配置及第6項之 製造方法來達成。 本發明之電極配置之優點是:記憶電容器之有效表面 較大。 本發明之電極配置之其它優點是:可製成較小之結構 大小而不會使記憶電容器之電容變小。 其它優點是:在本發明之電極配置中及本發明之製造 方法中該介電質之厚度不必變小。 以有利之方式防止漏電流密度變大。 本發明之核心是電荷儲存用之電極配置,其是一種折 526609 五、發明說明(3 ) 疊式電極,其中可儲存之電荷大大地提高。 本發明之標的之其它有利之形式及改良則描述在申請 專利範圍各附屬項中。 本發明之實施例描述在各圖式中且將說明於下。 圖式簡單說明: 第1圖說明本發明之原理用之平面式記憶電容器配 置° 第2圖本發明記憶電容器之實施例,其具有折疊式 電極及中間電極。 第3圖傳統式記憶電容器。 第4 a-i圖各種切面圖,其用來說明本發明電荷儲存 用之電極配置之製造步驟。 第1圖是說明本發明之原理用之平面式記憶電容器配 置。 在第1圖所示之電極配置中,一種平面基板1 0 1設有 基板層102。爲了形成此記憶電容器,須對基板層102 中之孔進行鈾刻,孔中然後以介電質1 〇4及記憶電極 1 0 3塡入。 記憶電極1 03之反電極由基板1 01所提供’基板1 〇 1 例如由摻雜之多晶矽所構成。記憶電極1 0 3是與選擇電 晶體1 〇 5之汲極端相連。選擇電晶體之源極端是與電極 終端元件1 〇 6相連。基板1 〇 1是與基板終端元件1 0 7相 連。以此種方式,則可藉由選擇電晶體1 05之閘極端 526609 五、發明說明(4) 來控制記億胞其(包含記憶電容器)。 依據第1圖所示之電極配置來說明本發明之目的。 爲了進一步提高下一代技術所需之記憶體密度,則以 微技術所製成之配置之結構大小須持續地變小,這樣會 使記憶電容器之有效表面變小。爲了補償所儲存之因此 而變少之電荷,則記憶電容器之電容須提高。 這例如可以下述方式達成:使介電質1 04之厚度變小 。但這樣會使漏電流以指數形式上升,記憶胞中所儲存 之資訊因此會損耗。 第2圖是本發明之記憶電容器,其具有折疊式記憶電 極20 1 (基板電極,內溝渠電極)及中間電極202(外溝渠 電極)。 第1圖所示之平面式記憶電容器配置在本發明中可以 下述方式改變:選取一與平面不同之形狀作爲電極之幾 何形狀。 在第2圖所示之電荷儲存用之電極配置中提供一種折 疊式記憶電極20 1,第2圖中所顯示的是一種橫切面。 折疊式記憶電極20 1之反電極形成一種形式相對應之中 間電極202,其是與選擇電晶體105之汲極端相連。選 擇電晶體1 〇5之源極端是與電極終端元件1 06相連’折 疊式記憶電極是與基板終端元件1 07相連。藉由選擇電 晶體1 05之閘極端可控制此記憶胞(其包含記憶電容器)° 在第2圖所示之實施例中,在中間電極2〇2上例如施 526609 五、發明說明(5) 加一種正電位,使該處存在一種正電荷單元,在折疊式 記憶電極2 0 1上例如施加一種負電位,使該處存在一種 負電荷單元203。 如第2圖所示,所儲存之總電荷(其由正及負電荷單元 所表示)較第3圖所示之傳統之溝渠式記憶電容器配置而 言已大約成爲二倍。在本發明之實施例中,可達成較小 之結構大小,但仍保持著記憶電容器之電容,其方式是 使記憶電容器之有效表面變大。 由上可知:藉由本發明之實施例,則介電質之厚度不 必變小,漏電流因此不會變大。本發明之實施例中介電 質5之厚度通常是5nm,中間電極之厚度是10-20nm。 中間電極例如可由摻雜之多晶矽或金屬所構成。整體上 就直徑90nm之”溝渠式電容器電極配置而言在中間電 極2 02及二個介電質層104沈積之後可形成一種直徑大 約3 0-5 0nm之塡充區。 以下將說明第4a-4i圖中所示之各步驟。第4a-4i圖是 各種切面圖,其用來說明本發明中電荷儲存用之電極配 置。此處所示之各別之製造步驟形成一種方法以製成本 發明之電荷儲存用之電極配置。 第4a圖顯示二個溝渠DT,其鄰接於基板材料40 1中 而垂直地被鈾刻(D T = n D e e p T r e n c hπ),該基板材料4 〇 1 以第一氮化物層402覆蓋。由此可知:第4a-4i圖是二個 相鄰之記憶電容器之切面圖,此二個電容器形成記憶胞。 526609 五、發明說明(6) 然後如第4b圖所示藉由”埋入板摻雜而製成電極板 4 0 3以作爲電極表面,這是藉由砷玻璃或玻璃相位摻雜 所形成之向外擴散來達成。 在第一氮化物層402及電極板403之間在溝渠之內壁 上施加氧化物-領層404。這另外亦可藉由埋入式積體化 來達成,使裸露之氧化物層可與溝渠之內壁形成一種直 線。 在下一步驟中,如第4c圖所示,在溝渠之內面上施 加第一介電質層405,其用作此電極配置(其以記憶電容 器構成)之介電質。 此外,沈積一種電極層4 0 6,其可由多晶矽或金屬構 成。 下一步驟如第4d圖所示包含:施加一種遮罩層407 形式之微影術-遮罩,此遮罩層407遮住整個區域,但未 遮住二個溝渠之間之中央部份,第4d圖中未被遮住之 區域是遮罩層407之間位於中央之裸露部份。此外,由 第4d圖可知:在溝渠中施加一種有機ARC(Anth'eflective Coating)抗反射層408。 然後,如第4 e圖所示,使抗反射層4 0 8敞開(〇 p e η), 以便在二個溝渠之間之中央區中對電極層406,介電質 層405及氧化物-領層404進行蝕刻。必要時須在中央區 中以濕式化學法對電極層406作進一步蝕刻,使介電質 層405裸露,介電質層4 0 5因此突起於電極上,如第4e 526609 五、發明說明(7) 圖所示。 然後,如第4f圖所示,在去除有機ARC之後沈積第 二介電質層40 9,其覆蓋整個裸露之表面。 接著如第4g圖所示,在上述二個溝渠中施加一塡充 電極層4 1 0且進行回(b a c k)鈾刻,此塡充電極層4 1 〇作 爲電極板403,電壓層406以外之第三電極層。 在下一步驟中,如第4h圖所示,在已擴充之溝渠上 方在塡充電極層410上或第二介電質層409之一些部份 上沈積第二氧化物層4 1 1且進行回蝕刻。由此可知:第 二氧化物層41 1例如可藉由HDP(High Density Plasma) 過程沈積而成。 如第4h圖所示,沈積第二氮化物層412作爲遮罩, 其在此二個溝渠上方之中央區中敞開(open)。 依據第4i圖,在最後之步驟中在未被遮罩之區域中以 乾式化學法使第二氧化物層411被去除,其中電極板403 之一個區域由第二介電質層409中裸露出來,使隨後同樣 可藉由HDP沈積法來沈積一塡充電極層410(多晶矽)。 另一方式是在沈積多晶砂之則沈積一種薄(大約1 n m)氣 化物層以防止各偏位繼續生長。 以此種方式使二個以塡充電極層4 1 0塡入之溝渠在第二 氧化物層4 1 1下方導電性地相連。這樣所形成之結構中最 後以HDP氧化物塡入。 因此形成一種電荷儲存用之電極配置,其同樣如第2圖 526609 五、發明說明(8) 所示。 上述之電極配置,基板及各終端只是舉例而已,其可不 限於上述之大小或比例。 雖然本發明先前是依據較佳之實施例來描述,但本發明 不限於此,而是可依據不同之方式來修改。 符號之說明 101 基板 102 基板層 103 記憶電極 104 介電質 105 選擇電晶體 106 電極終端元件 107 基板終端元件 201 折疊式記憶電極 202 中間電極 203 · 貝电ί可単兀 204 正電荷單元 301 基板電極 302 塡充電極 401 基板材料 402 第一氮化物層 403 電極板 404 興化物-領層 -10- 526609 五、發明說明(9) 405 第一介電質層 4 0 6 電極層 407 遮罩層 4 0 8 抗反射層 409 第二介電質層 410 塡充電極層 411 第二氧化物層 4 12 第二氮化物層 ARC 抗反射塗層 BPC 埋入板自我對準之CVD領 CVD 化學氣相沈積 DT 深溝渠 GDP 氣相摻雜 HDP 高密度電漿 -11-
Claims (1)
- 526609 a、申請專利範圍 1. 一種電荷儲存用之電極配置,其特徵爲包含: a) 外溝渠電極(202 ; 406),其沿著一設置在基板(401) 中之溝渠之壁面而形成且在溝渠中在二側是以第一 和第二介電質(104 ; 405,409)作爲電性隔離用; b) 內溝渠電極(201 ; 410),其在溝渠中由第二介電質(104 ;409)所隔開而作爲外溝渠電極(201 ; 406)之反電極; c) 基板電極(201 ; 403),其在溝渠外部由第一介電質(104 ;405)所隔離以作爲外溝渠電極(202 ; 406)之反電極 且在溝渠上部區中是與內溝渠電極(201 ; 410)相連。 2·如申請專利範圍第1項之電荷儲存用之電極配置,其中 溝渠中第一及第二介電質(405,409)之厚度是定値的。 3 ·如申請專利範圍第1或2項之電荷儲存用之電極配置, 其中內溝渠電極(410)及/或外溝渠電極(406)由摻雜之 多晶砂所形成。 4 ·如申請專利範圍第丨或2項之電荷儲存用之電極配置, 其中內溝渠電極(410)及/或外溝渠電極(406)由金屬所 形成。 5 ·如申請專利範圍第1或2項之電荷儲存用之電極配置, 其中內溝渠電極(410)及/或外溝渠電極(406)由金屬氮 化物所形成。 6 · —種電荷儲存用之電極配置之製造方法,此電荷儲存用 之電極配置是申請專利範圍第1至5項中任一項所述者 ’本方法之特徵爲以下各步驟: a)在基板(401)中形成相鄰之溝渠; 526609 六、申請專利範圍 b) 在溝渠下部區中設置基板電極(403); c) 在溝渠上部區中形成氧化物-領層(404); d) 施加第一介電質(405); e) 在第一介電質(405)上對應於外溝渠電極(406)而設置 第一電極層; f) 在一對相鄰之溝渠之間之中間區中使基板電極(403) 上方之第一電極層(406),第一介電質(405),氧化物-領層(404)及基板(401)被去除; g) 施加第二介電質(409); h) 在溝渠中對應於內溝渠電極(4 10)而施加第二電極層; i) 在一對相鄰之溝渠之間在第二電極層之間形成一種 電性連接。 -13-
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10108290A DE10108290A1 (de) | 2001-02-21 | 2001-02-21 | Elektroanordnung zur Ladungsspeicherung |
Publications (1)
Publication Number | Publication Date |
---|---|
TW526609B true TW526609B (en) | 2003-04-01 |
Family
ID=7674956
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW091102558A TW526609B (en) | 2001-02-21 | 2002-02-15 | Electrode-arrangement for charge-storage and its production method |
Country Status (7)
Country | Link |
---|---|
US (1) | US6821861B1 (zh) |
EP (1) | EP1364408B1 (zh) |
JP (1) | JP2004527111A (zh) |
KR (1) | KR100558629B1 (zh) |
DE (2) | DE10108290A1 (zh) |
TW (1) | TW526609B (zh) |
WO (1) | WO2002067330A2 (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI278069B (en) * | 2005-08-23 | 2007-04-01 | Nanya Technology Corp | Method of fabricating a trench capacitor having increased capacitance |
JP2011243960A (ja) * | 2010-04-21 | 2011-12-01 | Elpida Memory Inc | 半導体装置及びその製造方法 |
CN103474479B (zh) * | 2012-06-08 | 2016-09-07 | 上海华虹宏力半导体制造有限公司 | 垂直mim电容及其制造方法 |
US9559158B2 (en) | 2015-01-12 | 2017-01-31 | The Hong Kong University Of Science And Technology | Method and apparatus for an integrated capacitor |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH079944B2 (ja) * | 1984-07-30 | 1995-02-01 | 株式会社東芝 | 半導体メモリ装置 |
JPS6156445A (ja) * | 1984-08-28 | 1986-03-22 | Toshiba Corp | 半導体装置 |
JPH01287956A (ja) * | 1987-07-10 | 1989-11-20 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
US5047815A (en) * | 1988-08-18 | 1991-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having a trench-stacked capacitor |
JP3037509B2 (ja) * | 1992-08-04 | 2000-04-24 | 新日本製鐵株式会社 | 半導体記憶装置の製造方法 |
KR100206885B1 (ko) * | 1995-12-30 | 1999-07-01 | 구본준 | 트렌치 캐패시터 메모리셀 제조방법 |
EP0862207A1 (de) * | 1997-02-27 | 1998-09-02 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines DRAM-Grabenkondensators |
TW388123B (en) * | 1997-09-02 | 2000-04-21 | Tsmc Acer Semiconductor Mfg Co | Method of producing DRAM capacitance and structure thereof |
US6417063B1 (en) * | 2000-06-22 | 2002-07-09 | Infineon Technologies Richmond, Lp | Folded deep trench capacitor and method |
-
2001
- 2001-02-21 DE DE10108290A patent/DE10108290A1/de not_active Withdrawn
-
2002
- 2002-02-15 TW TW091102558A patent/TW526609B/zh not_active IP Right Cessation
- 2002-02-20 EP EP02700258A patent/EP1364408B1/de not_active Expired - Lifetime
- 2002-02-20 DE DE50210157T patent/DE50210157D1/de not_active Expired - Lifetime
- 2002-02-20 JP JP2002566555A patent/JP2004527111A/ja active Pending
- 2002-02-20 KR KR1020037010914A patent/KR100558629B1/ko not_active IP Right Cessation
- 2002-02-20 WO PCT/EP2002/001800 patent/WO2002067330A2/de active IP Right Grant
-
2003
- 2003-07-31 US US10/631,554 patent/US6821861B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
WO2002067330A3 (de) | 2003-03-20 |
JP2004527111A (ja) | 2004-09-02 |
KR20040011466A (ko) | 2004-02-05 |
DE10108290A1 (de) | 2002-09-12 |
EP1364408A2 (de) | 2003-11-26 |
DE50210157D1 (de) | 2007-06-28 |
US6821861B1 (en) | 2004-11-23 |
WO2002067330A2 (de) | 2002-08-29 |
EP1364408B1 (de) | 2007-05-16 |
KR100558629B1 (ko) | 2006-03-13 |
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Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |