TW513738B - Semiconductor device and its manufacturing method - Google Patents

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Kazuyuki Higashi
Noriaki Matsunaga
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Description

513738 A7 B7 8ll2pif.doc/008 五、發明說明（I ) 所屬的技術領域 本發明係關於半導體裝置及其製造方法，特別有關由 邏輯 LSI (Large Scale Integrated Circuit)，動態隨機存取 言己憶 DRAM(Dynamic Random Access Memory)，靜態隨機 存取記憶 SRAM(Static Random Access Memory)所代表的 記憶大型積體電路 LSI(Large Scale Integrated Circuit)以及 雙載子電晶體(Bipolar Transistor)所形成的類比（anai〇g)LSI 等半導體裝置的接地平面（ground plane)和其形成方法。 習知的技術 一般用在半導體元件的多層配線容易受起因於鄰接配 線間的交互電容（capacitance)或交互電感（inductance)的信 號雜訊[串音雜訊（cross-talk noise)]之影嚮。近年來隨配線 的微細化，此串音雜訊的影嚮更大而妨礙元件的高速化。 特別在LSI評價電路板(board)的領域，串音雜訊成爲 LSI的高性能評價的障礙。減少串音雜訊的方法，己有提 案，其對LSI評價電路板在配線的上/下具備稱爲接地平 面（ground plane)之接地電位，且具有鑲嵌（Damascene)構 造之金屬板(plate)(板電極)構造。 並且此種減少串音雜訊的構造，適用在通常LSI的需 求年年在增加。 發明欲解決的問題點 圖5A、5B表示習知的LSI評價電路板採用的接地平 面（ground plane)使適用在通常的LSI之情形的例子。 4 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------裝---- (請先閱讀背面之注意事項再填寫本頁) 訂---------%·. 經濟部智慧財產局員工消費合作社印製 513738 A7 B7 8112pif.doc/008 五、發明說明（7 ) 在圖5A矽（Si)基板101上形成絕緣層102。此絕緣層 102的表面部分形成鑲嵌（Damascene)構造的下層配線 103A、103B，此下層配線103A、103B由金屬襯層（Liner)(例 如TaN)103a及配線（例如Cu)103b所構成。 在設此下層配線l〇3A、103B的該絕緣膜102上，經 過阻障層（bairieOHM設絕緣膜105。然後，在此絕綠膜1〇5 各形成連接該下層配線103A的接續配線106A，及連接該 下層配線103B的接續配線106B。該接續配線106A的構 成有雙重鑲嵌（Dual Damascene)構造的介層窗插塞（Via Plug)部106a-l及配線部106A-2。該接續配線l〇6bB的構 成有雙重鑲嵌（Dual Damascene)構造的介層窗插塞（Via Plug)部 106B-1 及接地平面（ground plane)106B-2。該接續 配線106A、106B各由金屬襯層(Liner)(例如TaN)106a及 插塞(Plug)金屬（例如Cu)106b所構成。 設該接續配線106A、106B的該絕緣膜105上，經過 阻障層(barrier〇107,設絕緣層108。然後，在此絕緣層1〇8， 形成連接該接續配線106A的雙重鑲嵌(Dual Damascene)構 造之上層配線109。此上層配線1〇9的構成，有介層窗插 塞（Via Plug)部109A-1及配線部109A-2。該上層配線1〇9 係由金屬襯層（Liner)(例如TaN) 109a及配線金屬（例如，Cu) 所成。 在此構成，經下層配線103B，對接地平面（ground plane)l〇6B-2可供給接地電位。由此可抑制鄰接配線間起 本紙張尺度適用中國國家標準（CNS)A4規格（2〗〇 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) _裝--------訂---------. 經濟部智慧財產局員工消費合作社印製 A7 B7 經濟部智慧財產局員工消費合作社印製 513738 8112pif.doc/008 五、發明說明（）） 因於交互電容（capacitance)或交互電感（inductance)的串苜 雑訊（cross- talk noise)之發生。 但是，若將上述構成由習知的多層配線製程實現時，會 有種種問題顯現。例如使用Cu配線上正在實用化的雙重 鑲嵌（Dual Damascene) 配線的形成製程（Process)來形成接 地平面（ground plane)106B-2時，因有所謂的碟狀（dishing) 現象，圖案（pattern)內部有大凹陷的問題（圖5B)。所謂碟 狀（dishing)者，例如以化學機械硏磨法，CMP(Chemical Mechanical Polishing)使Cu平坦化時，如接地平面（ground plane)106B-2具有廣大圖案區域內部削減超量的現象。J： 凹陷不但成爲接地電位的障礙，並且對在其上層形成配線 時的微影蝕刻（Lithograph)或化學機械硏磨CMP也成爲壞 影嚮的原因。 如上所述，習知者，雖以形成接地平面（ground plane) 減少了串音雜訊（cross-talk noise)，其接地平面（ground plane)的形成，如以既有的雙重鑲嵌(Dlial Damascene)配線 的形成製程（process)實現時，因爲碟狀（dishing)的原因而 使圖案（pattern)內部有大凹陷的缺點。 因此，本發明提供一種半導體裝置及其製造方法能減 少串音雜訊（cross-talk noise)，同時對習知既有的多層配線 形成製程（process)不加以大變更，而能容易形成板（plate) 電極。 解決問顆點的丰段 6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
513738 8112pif.doc/〇〇8 A/ _B7_ 五、發明說明（^) (請先閱讀背面之注意事項再填寫本頁) 爲達成上述目的，本發明之半導體裝置，其特徵在於， 包括：至少一第一及一第二下層配線、第一層間膜、第一 及第二接續配線、板電極、第二層間膜以及上層配線。其 中，第一及第二下層配線係，設在一半導體基板上。第一 層間膜係，以埋入第一及第二下層配線的表面之方式，設 在半導體基板上。第一及第二接續配線係，設於第一層間 膜上，由第一膜及第二膜所構成，並各與第一及第二下層 配線接觸。板電極係，由第一膜所構成，連接到第二接續 配線上。第二層間膜係，包含第一及第二接續配線及板電 極，設於第一層間膜上。上層配線係，設於第二層間膜上， 經第一接續配線，連接到第一下層配線。 經濟部智慧財產局員工消費合作社印製 又，本發明之半導體裝置，其特徵在於，包括:下層配 線、第一層間膜、接續配線、板電極、第二層間膜、第一 上層配線及第二上層配線。其中，下層配線係，設在半導 體基板上。第一層間膜係，以埋入下層配線的表面之方式， 設在半導體基板上。接續配線係，由第一膜及第二膜所構 成，設於第一層間膜上，連接到下層配線。板電極係，由 第一膜所構成，設在第一層間膜上。第二層間膜係，包含 接續配線及板電極，設於第一層間膜上。第一上層配線及 第二上層配線係，設在第二層間膜上，且第一上層配線係 連接到接續配線，第二上層配線係連接到板電極。 並且，本發明的半導體裝置的製造方法，其特徵在於 包括在半導體基板上形成下層配線的製程，以埋入該下層 7 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 513738 8112pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（< ) 配線的表面之方向在該半導體基板上形成層間膜的製程， 貫穿該層間膜，開孔貫通達該下層配線的貫穿孔之製程， 包含該貫穿孔內在該層間膜上形成第一膜的製程，在該第 一膜上形成第二膜，並且完全埋入該貫穿孔內的製程，除 了該貫穿孔內外，選擇性的去除該第一膜上殘存的該第二 膜之製程，以及將該第一膜圖案化（patterning)，以形成連 接該下層配線的接續配線和連結接續配線的板電極之製 程。 又，本發明的半導體裝置的製造方法，其特徵包括， 在半導體基板上形成下層配線的製程，以埋入該下層配線 的表面之方式，在該半導體基板上形成第一層間膜的製 程，貫穿該第一的層間膜，開孔貫通達該下層配線的貫穿 孔之製程，包含該貫穿孔內在該第一間膜表面形成第一層 膜的製程，在該第一膜上形成第二膜，並且完全埋入該貫 穿孔內的製程，除了該貫穿孔內以外，選擇性的去除該第 一膜殘存的該第二膜製程，將該第一膜圖案化（patterning) 形成連接該下層配線的接續配線，和板電極的製程，包含 該接續配線及該板電極而在該第一層間膜上形成第二層間 膜的製程，及在該第二層間膜，各形成連結該接續配線的 第一上層配線，與連結該板電極的第二上層配線之製程。 依照本發明的半導體裝置及其製造方法，因板電極不 需如配線之低電阻丨生之關係’可用形成接續配線的金屬襯 層（Liner)或阻障(barrier)金屬。由此不需要特別的裝置或製 8 (請先閱讀背面之注意事項再填寫本頁) ，裝---- 訂--------- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 513738 8112pif.doc/008 _B7_ 五、發明說明（l ) 程，由習知既有的多層配線形成製程也可能容易地形成板 電極。 爲讓本發明之上述原理和其他目的、特徵和優點能更 明顯易懂，下特舉較佳實施例，並配合所附圖式，作詳細 明。 圖式之簡單說明= 圖1表示本發明的第一實施例之半導體裝置構成例槪 略斷面圖。 圖2A〜2G表示說明本發明第一實施例圖1的半導體的 形成方法之製程斷面圖。 圖3表示本發明的第二實施例之半導體裝置構成例的 槪略斷面圖。 圖4A〜4G表示說明本發明第二實施例圖3的半導體的 形成方法之製程斷面圖。 圖5A〜5B爲說明習知技術及問題點所表示的半導體裝 置之槪略斷面圖。 -圖式之標記說明： (請先閱讀背面之注意事項再填寫本頁) 裝---- 訂---------. 經濟部智慧財產局員工消費合作社印製 11 矽（so基板 12 絕緣層 13A 、 13B 下層信號線 13a 金屬襯層（Liner) 13b 配線金屬 14 層間絕緣膜 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 513738 A7 B7 經濟部智慧財產局員工消費合作社印製 8112pif.doc/008 五、發明說明（，） 14a 、 14b 介層孔（via hole) 15A、15B 接續配線 15C 接地平面（ground plane) 15a 金屬襯層(Liner) 15b 、 15b， 插塞(plug)金屬 15c 阻障（barrier)層 16 層間絕緣膜 17 上層信號線 17A 介層窗插塞(via plug)部 17B 配線部 17a 金屬襯層(liner) 17b 配線金屬 21 光阻圖案（resist pattern) 本發明的實施例 以下對本發明的實施例參照圖面加以說明。 第一實施例 圖1表示本發明的第一實施例之半導體裝置的槪略構 成。 在圖1，在矽⑸)基板（半導體基板）11上形成絕緣層12。 此絕緣層12的表面部分，形成鑲嵌（Damascene)構造的下 層信號線（第一、第二的下層配線）13A、13B。此下層信號 線13A、13B係由金屬襯層(Lme)(例如，TaN)13a及配線金 屬（例如，Cu)13b所成。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
513738 A7 B7 8112pif.cioc/008 五、發明說明（¾ )一 : 設此下層信號線13A、13B的該絕緣層12上，設層間 絕緣膜（第一的層間膜）14。然而，在此層間絕緣膜14，形 成連接該下層信號線13A的接續配線(第一的接續配線）15A 及連接該下層信號線13B的接續配線（第二的接續配 線）15B，並且在層間絕緣層14上形成連接該接續配線15B 的接地平面(板電極）15C。 該接續配線15A、15B係各由第一層的金屬襯層 (Liner)(例如，TaN)15a，和比此第一層較低電阻的第二層 之插塞(plug)金屬（例如，Cu或Ag等）15b所成之介層窗插 塞(V1a plug)，和防止插塞(plug)金屬15b氧化及擴散的第三 層之阻障（barrier)層（例如，A12〇3)15C所構成。 該接地平面（ground plane)15C係用構成該接續配線15B 的金屬襯層（Lmer)15a及阻障（barrier)層15c，與該接續配 線15B形成爲一體。即本實施的場合，接地平面（ground plane)15C係由形成介層窗插塞（via plane)的金屬襯 (liner)15a，和防止該插塞(plug)金屬15b氧化及擴散的阻障 (barrier)層15C所成之連續層。 設接續配線15A、15B及該接地面（ground plane)15C的 該層間絕緣膜14上，更再設層間絕緣膜（第二的層間 膜）16。然後，在此層間絕緣膜16，貫穿該阻障(bamer)層 15c形成連接該接續配線15A的上層信號線（上層配線）Π。 此上層信號線17係由雙重鑲嵌（Dual Damascene)構造由介 層窗插塞(vm plug)部17A及配線部ΠΒ所構成。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
I ϋ ·ϋ ϋ ϋ ϋ I 一S*»JI mim i I ϋ I tmmme I J 經濟部智慧財產局員工消費合作社印製 513738 A7 B7 經濟部智慧財產局員工消費合作社印製 8112pif.doc/008 五、發明說明（气） — — 由此種構成，經下層信號線13A，供信號給元件部（未 0不）。又經下層丨g 5虎線13B供接地電位給接地平面（ground plane)15C。由可抑制起因於鄰接信號線間的交互電客 (capacitance)或交互電感（inductance)的串音雜訊（cross-talk noise)的發生。 其次，參照圖2A〜2G，說明上述構成的半導體裝置之 製造方法。 最初，如圖2A所示，在矽（Si)基板11上堆積絕緣層12， 在其表面部分用形成鑲嵌（Damascene)配線的製程（process) 形成下層信號線13A、13B。其後全面堆積層間絕緣膜14。 其次’如圖2B所不’在該層間絕緣膜14，形成各通 達該下層信號線13A、13B的介層孔(via hole)14a、14b。 再次’如圖2C所示，用化學氣相沉積法cVD(Chemical Vapor Deposition)或濺鑛法（Sputtering)或電鑛法，全面順次 形成TaN等的金屬襯層(Liner)15a，及例如Cu或以Cu爲 主成分的插塞（plug)金屬15b，並且完全埋入介層孔（via hole)14a、14b 內。 在此，該金屬襯層（Liner)15a用丁i、w、Ta、Nb、A卜 Zi*、V、Hf、Mo或此等金屬的氮化物或氧化物。又插塞(plug) 金屬15b係以Cu或Ag爲主成分，並使用防止氧化及擴散 的必要的金屬。 其後，如圖2D所示，以該金屬襯層（Liner)15a爲終止 層（Stopper)例如由化學機械的硏磨法cMP(Chemical 本紙心、度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁)
513738 A7 B7 經濟部智慧財產局員工消費合作社印製 8112pif.doc/008 五、發明說明（（°)
Mechanical Polishing)去除該介層孔14a、14b以外部分所殘 留的插塞(plug)金屬15b。此時以不去除金屬襯層（Lme〇15a 爲條件進行CMP，除介層窗插塞(vm plug)以外的部分，只 殘留金屬襯層(Liner)15a。 其次，如圖2E所示，爲防止介層孔（via hole)14a、14b 內露出的插塞(plug)金屬15b的氧化及擴散，在全面形成 阻障（barrier)層 15c。 在此，該阻障（barrier)層 15c，用 Ti、W、Ta、Nb、A1、 Zr、V、Hf、Mo等，或可用以此等金屬爲主成分，例如氮 化物等導體，也可用SiN或SiC等的絕緣層。 其後，如圖2F所示，以光阻圖案（resist pattern)21爲 罩幕（mask)用光蝕刻法 PEP(Photo Engraving Process)或反應 性離子蝕刻法RIE(Reaction Ion Etching)，化學下游蝕刻法 CDE(Chemical Downstream Etching)，濕式蝕刻（Wet Etching) 法等將該金屬襯層(liner)l5a及阻障(barrier)層15c圖案化 (patterning)，形成接續配線15Λ、15B及接地平面（ground plane)15C ° 如此，形成接地平面（ground plane)的圖案(pattern)後， 除去該光阻圖案（resist pattern)21。然後如圖2G，在全面堆 積層間絕緣膜16。 然後，在該層間絕緣膜16以形雙重鑲嵌(Dual Damascene) 配線的製程形成上層信號線17，由可得如圖1所示構成的 半導體裝置。 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐） (請先閱讀背面之注意事項再填寫本頁)
513738 8112pif.d〇c/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（丨〇 由以上製程，不需對既有的多層配線形成製程加以大 變更’也可容易形成，能減低妨礙元件高速化的串音雜訊 (cross-talk noise)之接地平面（ground plane)。 , 如上所述，以形成介層插塞（via plug)所用之金屬襯層 (Liner)來形成接地平面（grc)und plane)。即接地平面（ground plane)不需使用如信號線所用的低電阻材料之關係，i用 金屬襯層（lmer)(或阻障（barrier)金屬）等。由此，不需特別 衣置或製f壬’由以往既有的多層配線形成製程也可容易形 成接地平面(grouncTplane)。因此既有的多層配線形成製程 不需加以大變更之下，也可容易形成接地平面（gr〇Und plane) 〇 並且，因利用形成介層窗插塞(via plug)的製程之關係， 可使製程簡略化，比個別形成時，可削減製程數。 又，由於用形成介層窗插塞（via plug)的製程形成接地 平面（ground plane) ’可抑止凹陷等之凹凸至最小限度，故 能穩定地形成接地平面（ground plane)。 藍二實施例 圖3表示本發明的第二實施例之半導體裝置的槪略構 成。並且在此對插塞（plug)金屬，使用不需防止氧化及擴 散的金屬，例如W、Al、Au等之情形加以說明。 在圖3，於砂（Sl)基板（半導體基板）U上，形成絕緣層 12。在此絕緣層12的表面部分形成鑲嵌（Damascene)構造 的下層信號線（第一、第二的下層配線）13A、13B，此下層 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------—----—訂-------1 (請先閱讀背面之注意事項再填寫本頁) 513738 A7 B7 8112pif.doc/008 五、發日月說明（ 信號線13A、13B係由金屬襯層(liner)(例如TaZ)13a及配 線金屬（例如Cu) 13b所構成。 設此下層信號線13A、13B的該絕緣層π上，設層間 絕緣膜（第一的層間膜）14。然而，在此層間絕緣膜丨4，形 成連接該下層信號線13 A的接續配線(第一的接續配線）15 A 及連接該下層信號線13B的接續配線（第二的接續配 線）15B，並在層間絕緣膜14上，更形成連接該接續配線15B 的接地平面（ground plane)(板電極）15C。 該接續配線15A、15B係各由第一層的金屬襯層 (liner)(例如TiN)15a，及較此第一層電阻爲低的第二層之 插塞（plug)金屬（例如W) 15b’等所形成的介層窗插基（via plug)來構成。 該接地平面（ground plane)15C係由構成該接續配線15B 的金屬襯層(lmer)15a與該接續配線15B—體形成。即此實 施例之情形，該接地平面（ground plane)15C係由形成介層 窗插塞(via plug)的金屬襯層(liner)15a所成的連續層。 設該接續配線15A、15B及接地平面（ground plane)15C 的該層間絕緣膜14上，更設有層間絕緣膜（第二的層間 膜）16。然後，在此層間絕緣層16,形成連接該接續配線15A 的上層信號線（上層配線）17。此上層信號線17’由雙重鑲 嵌(Dual Damascene)之結構。構成具有介層窗插塞(via plug) 部17A及配線部17B。該上層信號線17係由金屬襯層 (lme〇(例如TaZ)17a及配線金屬（例如Cu)17b所形成。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
裝--------訂·-------I 經濟部智慧財產局員工消費合作社印製 513738 A7 B7 經濟部智慧財產局員工消費合作社印製 8112pif.doc/008 五、發明說明（θ) 由此種構成，經下層配線13Α供信號給元件部（未圖 示）。又經下層信號線13Β，供接地電位給接地平面（ground plane)15C。由此，可抑制起因於鄰接信號線間的交互電容 (capacitance)或交互電感（inductance)的串音雜訊（cross-talk noise)的發生。 其次，參照圖4A〜4G，說明上述構成的半導體裝置之 製造方法。 最初，如圖4A所示，在矽（Si)基板堆積絕緣層12，在 表面部分，用形成鑲嵌(Damascene)配線的製程，形成下層 信號線13A、13B，然後在全面堆積層間絕緣膜14。 其次，如圖4B所示，在該層間絕緣膜14，形成各通 達該下層信號線13A、13B的介層孔(via hole)14a、lb。 再次，如圖4C所示，以化學氣相沉積法CVD(Chemical Vapor Deposition)或濺鍍法（Sputtering)或電鍍法等，全面順 次形成TiN等金屬襯層(liner)15a，及例如鎢(W)或以W爲 主成分的插塞（Plug)金屬15b’，並且完全塡埋於該介層孔 (via hole)14a、14b 內。 在此，該金屬襯層（liner)15a 用 Ti、W、Ta、Nb、A1、
Zr、V、Hf、Mo或此等金屬的氮化物或氧化物。又插塞(piug) 金屬15b’用W以外，以A1或Au爲主成分，並使用不需 防止氧化及擴散的金屬。因此以後的製程，不需形成阻障 barrier)層。 其次，如圖4D所示，以該金屬襯層(iiner)i5a爲終止 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
513738 8112pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（β) 層（stopper)，例如由化學機械的硏磨法CMP(Chemical Mechanical Polishing)除去該介層孔（via hole)14a、14b 以外 部分所殘留的插塞(plug)金屬15b’。此時以不除去金屬襯 層(liner)15a爲條件進行CMP除介層窗插塞(via plug)以外 的部分，只殘留金屬襯層(liner) 15a。 其後，如圖4E所示，不需形成阻障（bamer)層，而在 全面形成光阻圖案（resist pattern)21。然後，以此光阻圖案 (resist pattern)21 爲罩幕（mask)用光触刻法 PEP(Photo Engraving Process)或反應式離子餓刻法 RIE(Reaction Ion Etching)，化學下游倉虫刻法 CDE(Chemical Downstream Etching)，濕式鈾刻（Wet Etching)等將該金屬襯層（liner) 15a 圖案化(patterning)，以形成接續配線15A、15B及接地平 面（ground plane)15C 0 如此，形成接地平面（ground plane)15C的圖案（pattern) 後，如圖4F所示，除去該光阻圖案(resist pattern)21。然 後如圖4G所示在全面堆積層間絕緣膜16。 然後，在該層間絕緣膜16，以形成雙重鑲嵌（Dual Damascene)配線的製程，形成上層信號線17，由此可得如 圖3所不構成的半導體裝置。 由以上的製程，與第一實施例同樣，對既有的形成多 層配線的製程不需加以大變更，也可容易形成減低妨礙元 件高速化的串音雜訊（cross-talk noise)之接地平面（ground plane) 〇 (請先閱讀背面之注意事項再填寫本頁) -1裝 ----訂---------· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 513738 A7 B7 8112pif.doc/008 五、發明說明（θ) 而且，此第二實施例，在形成介層窗插塞(via plug)時， 使用不需防止氧化及擴散的金屬。因此可省略如第一實施 例的形成阻障（barrier)層之步驟。 並且，在形成接地平面（ground plane)時，如稍微發生 罩（mask)的組合偏差之情形，也可高度保持上下信號線的 製程整合性。 尙且，在該第一、第二實施例雖各由下層信號線13B， 對接地平面（ground plane)15C供給接地電位的構情形爲例 加以說明，但本發明並非限定於此，也可用從圖未繪示的 上層信號線供給接地電位之構成方式。此時，可省略下層 信號線13B及接續配線15B。 另外，本申請專利的發明，並非限定在該(各）實施例， 在實施階段不脫離本宗旨的範圍，有種種變形的可能。並 且該（各）實施例，包含種種階段的發明，由揭露的多個構 成要件適宜地組合，可得出種種發明。例如，從（各）實施 例所不的全構成要件中刪除幾個構成要件而仍可解決本發 明欲解決的問題點欄所述之問題（其中之只少一個）並且可 獲得發明效果欄所述的效果（其中的只少一個）時， 要件削減後的構成，可成爲一種發明。 發明的效果 依照以上詳述的發明提出一種半導體裝置及其製造方 法，可提供減低串音雜訊（cross-talk noise)，並且由不帝太 變更的習知既有的形成多層配線之製程，可容易形 18 ^^"度適用中國國家標準（CNS)A4規格（210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) ϋ ϋ 1^aJ n n «ϋ 11 tml I · 經濟部智慧財產局員工消費合作社印製 513738 8112pif.doc/008 A7 B7 五、發明說明（0 極。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 經濟部智慧財產局員工消費合作社印製 513738 A8 B8 8112pif.doc/008 Do 六、申請專利範圍 1.一種半導體_，其特徵在於，包括： 至少一第一及一第二下層配線，設在一半導體基板上； 一第一層間膜，以埋入該第一及該第二下層配線的表 面之方式，設在該半導體基板上； 一第一及一第二接續配線，設於該第一層間膜上，由 一第一膜及一第二膜所構成，並各與該第一及該第二下層 配線接觸； 一板電極，由該第一膜所構成，連接到該第二接續配 線上； 一第二層間膜，包含該第一及該第二接續配線及該板 電極，設於該第一層間膜上;以及 一上層配線，設於該第二層間膜上，經該第一接續配 線，連接到該第一下層配線。 2. 如申請專利範圍第1項所述的半導體裝置，其特徵 在於該第一下層配線係供信號給元件部的信號線，該第二 下層配線係供給接地電位的信號線。 3. —種半導體裝置，其特徵在於，包括： 一下層配線，設在一半導體基板上； 一第一層間膜，以埋入該下層配線的表面之方式，設 在該半導體基板上； 一接續配線，由一第一膜及一第二膜所構成，設於該 第一層間膜上，連接到該下層配線； 一板電極，由該第一膜所構成，設在該第一層間膜上; 20 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) · n n n n n n n 一：^1 n ϋ n t I n n - 經濟部智慧財產局員工消費合作社印製 513738 A8 B8 8112pif.doc/008 t、申請專利範圍 一第二層間膜，包含該接續配線及該板電極，設於該 第一層間膜上;以及 一第一上層配線及一第二上層配線，設在該第二層間 膜上，其中，該第一上層配線係連接到該接續配線，該第 二上層配線係連接到該板電極。 4. 如申請專利範圍第3項所述之半導體裝置，其特徵 在於該第一上層配線係供信號給元件部的信號線，該第二 上層配線係供給接地電位的信號線。 5. 如申請專利範圍第1項或第3項所述的半導體裝 置，其特徵在於該第一膜係由Al、W、Ti、Ta、Nb、V、 Zr、Hf、Mo及此等金屬的氮化物，氧化物中至少一種所 構成者。 6. 如申請專利範圍第1項或第3項所述的半導體裝 置，其特徵在於該第二膜係由W、Al、Au及此等金屬爲 主成分的金屬中，至少一種所構成者。 7. 如申請專利範圍第1項或第3項所述的半導體裝 置，其特徵爲該第二膜係由Cu、Ag及以此等金屬爲主成 分的金屬中，至少一種所構成者。 8. 如申請專利範圍第1項或第3項所述的半導體裝 置，其特徵爲該第一膜上更設有一第三膜並籍由該第三膜 及該第一膜形成該板電極。 9. 如申請專利範圍第8項所述的半導體裝置，其特徵 爲該第三膜係由 W、Ti、Ta、Nb、A：l、V、Zr、Hf、Mo (請先閱讀背面之注意事項再填寫本頁)
    本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 513738 A8 B8 8112pif.d〇c/008 --- ------ 六、申請專利範圍 及此等金屬的氮化物中，至少一種所構成者。 10·如申請專利範圍第8項所述的半導體裝置，其;牛寺 徵爲該第三膜係由Αία;、SiN、及SiC中，至少—種所構 成者。 11.如申請專利範圍第1項或第3項所述的半導體裝 置，其特徵爲該下層配線係由具有鑲嵌(Damascene)構造所 成者。 12·如申請專利範圍第1項或第3項所述的半導體裝 置，其特徵爲該上層配線係由具有雙重鑲嵌之結構（Dual Damascene)所構成者。 13.—種半導體裝置的製造方法，其特徵在於，包括： 在一半導體基板上，形成一下層配線的製程； 以理入該下層配線的表面之方式，在該半導體基板上 形成一'層間!吴的製程； 貫穿該層間膜開孔貫通達該下層配線的貫穿孔之製 壬口 . 不壬， 在該層間膜的表面，包含該貫穿孔內，形成一第一膜 的製程； 在該第一膜上形成一第二膜並且完全埋入該貫穿孔內 的製程； 除了該貫穿孔內以外’選擇性的去除在該第一膜上殘 存的該第二膜的製程；以及 將該第一膜圖案化（patterning)，以形成連接該下層配 22 --------------------訂---------線41^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 513738 A8 B8 8112pif.doc/〇〇8 ^ 六、申請專利範圍 線的接續配線，並形連接到該接續配線一板電極的製程。 H.如申請專利範圍第13項所述的半導體裝置的製造 方法，其特徵爲該下層配線係供給接地電位的信號線者。 (請先閱讀背面之注意事項再填寫本頁) 15. —種半導體裝置的製造方法，其特徵在於，包括： 在一半導體基板上形成一下層配線的製程； 以埋入該下層配線的表面之方式，在該半導體基板上 形成一第一層間膜的製程； 貫穿該第一的層間膜開孔貫通達該下層配線的貫穿孔 的製程； 在該第一層間膜的表面，包含該貫穿孔內，形成一第 一膜的製程； 在該第一膜上形成一第二膜，並且完全埋入該貫穿孔 內的製程； ' 除了該貫穿孔內以外，選擇性的去除在該第一膜上殘 存的該第二膜的製程； 將該第一膜圖案化（patterning)，以形成連接該下層配 線的一接續配線，並形成一板電極的製程； 經濟部智慧財產局員工消費合作社印製 在該第一層間膜上，包含該接續配線及該板電極，形 成一第二層間膜的製程；以及 在該第二的層間膜上，各形成連接到該接續配線的一 第一上層配線及連接到該板電極的一第二上層配線之製 程。 16. 如申請專利範圍第15項所述的半導體裝置的製造 23 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 513738 A8 B8 8112pif.doc/008 六、申請專利範圍 方法，其特徵爲該第二上層配線係供給接地電位的信號線 者。 17. 如申請專利範圍第13項或第15項所述的半導體 裝置的製造方法，其特徵爲該第一膜係由Al、W、Ti、Ta、 Nb、V、Zr、Hf、Mo及此等金屬的氮化物，氧化物中至 少一種所構成者。 18. 如申請專利範圍第13項或第15項所述的半導體 裝置的製造方法，其特徵爲該第二膜係在W、Al、Au及 此等金屬爲主成分的金屬中至少一種所構成者。 19. 如申請專利範圍第13項或第15項所述的半導體 裝置的製造方法，其特徵爲該第二膜係由Cu、Ag及以此 等金屬爲主成分的金屬中，至少之一種所形成者。 20. 如申請專利範圍第13項或第15項所述的半導體 裝置的製造方法，其特徵更包括： 在選擇性的去除該第二膜的製程後，更在全面形成一 第三層膜的製程；以及 將該第三膜以與該第一膜同一形狀的方式圖案化 (patterning)，以形成該接續配線及該板電極者。 21. 如申請專利範圍第20項所述的半導體裝置的製造 方法，其特徵爲該第三膜係由、W、Ti、Ta、Nb、V、Zr、 Hf、Mo及以此等金屬的氮化物中，至少一種所構成者。 22. 如申請專利範圍第20項所述的半導體裝置的製造 方法，其特徵爲該第三膜係由A1203、SiN、及SiC中，至 24 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
    513738 A8 〇 Β8 8112pif.doc/008 C8 ---- D8_ _ 六、申請專利範圍 少一種所構成者。 23. 如申請專利範圍第13項、第μ項或第丨5項所述 的半導體裝置的製造方法，其特徵爲該下層配線係由具有 鑲嵌（Damascene)構造所形成者。 24. 如申請專利範圍第15項所述的半導體裝置的製造 方法，其特徵爲該第一及該第二上層配線係由具有雙重鑲 嵌(Dual Damascene)構造所形成者。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
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