TW475172B

TW475172B - Dynamic memory device performing stress testing

Info

Publication number: TW475172B
Application number: TW089119515A
Authority: TW
Inventors: Atsushi Hatakeyama
Original assignee: Fujitsu Ltd
Priority date: 1999-12-10
Filing date: 2000-09-21
Publication date: 2002-02-01
Also published as: JP2001176296A; KR100567994B1; US6337820B1; KR20010060168A

Description

475172 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（發明領述本發明係關於一種動態記憶體裝置，且更特別關於確定在應力測試中位元線對組間的高和低位準電壓之有效施用的動態記憶體裝置。相關拮術之描沭動態記憶體裝置（或dram)不只需要有大容量的高速也需要高可靠度。當針對改善可靠度的量測時，來做應力測試，其中在遞送來弄清楚製造程序期間形成的缺陷前應力被施於裝置。在此應力測試中，為了弄清楚相鄰位元線對組間係記憶體裝置之一典型缺陷的短路，交替的高和低位準電壓被施於相鄰位元線對組間，以把製造上位元線對組間發生的未完成缺陷改變成已完成缺陷。在如此應力施用後做操作測試，以藉此防止較不可靠缺陷免於上市。然而為了從外部把電壓施於普通記憶體裝置中的一位兀線對組，高和低位準電壓必須藉由利用一寫入命令透過包含一外部端子、一寫入放大器、一資料匯流排及一位元線對組的路徑施於選出的一對位元線。一大容量動態記憶體裝置包含各包括多個記憶體方塊的多個記憶體排組，其各於内設有具有多個位元線對組的一記憶體晶胞陣列。可月b在如此情形中利用操作模式來有時矽動該等多個記憶體排組’以藉此從外部把一期望電壓同時施於各記憶體排組之位70線對。然而，在記憶體排組内只有單一記憶體方塊可被選出，且在記憶體方塊内只有單一位元線對組可被選出0 裝-----：.---訂--------- (請先閱讀背面之注意事項再填寫本頁)

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經濟部智慧財產局員工消費合作社印製因此，在普通操作中的功能被利用之範圍内，應力測試只允許整塊晶片之極少數位元線對組來同時受到高和低電壓。據此，針對應力測試需要一較長時間，導致產品測试成本提高。 ' 在動悲記憶體裝置中，由於如操作測試的有些原因，迄今已提出一種功能，藉其來做多個位元線對組或所有位兀線對組的選擇來連接至資料匯流排對組。也已提出另一功能，、藉其多個記憶體方塊被選出來把總體資料匯流排對組連接於該等多個記憶體方塊之局部資料匯流排對組。可想到如此功能之加入可增加應力測試中同時受到高和低位準電壓的多數位元線對，以藉此縮短應力測試時間。然而，不管上述多個位元線對組選擇功能或多個記憶體方塊選擇功能之使用，只要利用傳統的寫入命令，則將不可能期待寫入放大器能具有足以把連接於多個位元線對組的所有感測放大器反相之驅動能力。需要感測放大器之致動來把位元線對組驅動到充分高和低的位準，然而如此感測放大器之存在對應力測試中把同時的應力施於多個位元線對組之情形設下障礙。

本發明之椒I 因此本發明之一目的係提供具有一縮短應力測試時間的記憶體裝置。本發明之另一目的係提供能夠把高和低位準電壓同時施於多個位元線對組的記憶體裝置。為了達成上述目的，根據本發明之第一層面，在應力

本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱）裝-----^---訂---------線 (請先閱讀背面之注意事項再填寫本頁) 475172 經濟部智慧財產局員工消費合作社印製 A7 ...... - -- - B7 ^------ 五、發明說明（3-) 測忒模式上比普通寫入模式多的位元線對組共同連接於一貝料匯流排，且一寫入放大器把高和低電壓施加於同時連接的位元線對組。其後，在與一普通寫入不同的時序，與選出位元線對組相關聯的感測放大器被致動來驅動位元線對組，以施用充分電壓。在第一層面中，在資料匯流排包括一總體資料匯流排和可與其連接的多條局部資料匯流排、且位元線對組選擇性連接於局部資料匯流排的組態之情形中，在應力測試模式中比普通寫入模式更多的局部資料匯流排被設置與總體貧料匯流排連接。然後，寫入放大器連接於總體資料匯流排。在普通寫入模式中，在驅動字組線後，感測放大器被致動來驅動位元線對組。寫入放大器然後驅動位元線對組使得寫入資料被寫入到記憶體晶胞中。因此，寫入放大器需要把連接至選出位元線的已致動感測放大器反相。與這相反的，根據本發明的第一層面在應力測試模式中，在感測放大器未致動時由寫入放大器驅動位元線後，感測放大器被驅動，使得無需由寫入放大器把多個感測放大器反相，使寫入放大器能驅動多個位元線對組。在一更佳實施例中，一應力測試模式信號作為一特定 #唬或命令從外部饋至記憶體裝置，且一應力施用資料信號透過資料輸入/輸出端子饋入，使得比普通模式多的多個位元線對組連接於資料匯流排來由寫入放大器把位元線對組驅動到高和低位準中。在經過某一時間期間後的時序本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝-----—訂---------. 6 五、發明說明（4) 上’一感測放大器致動時序信號由外部饋入來致動與選出位元線對組對應的感測放大器，以把位元線對組驅動到高和低位準中。上述資料信號和感測放大器致動時序信號可由一内部電路來特別產生。根據上述本發明，現有寫入放大器可利用來把應力同時施加於多個位元線對組，使得應力測試時間可以縮短。為了達成上述目的，根據本發明之一第二層面提供一種動態記憶體裝置，其具有多個位元線對組、多條字組線、及設置在其相交點的多個記憶體晶胞，該動態記憶體裝置包含：一資料匯流排，一寫入放大器連接其上；及多個感測放大器，設置予各個位元線對組用來放大位元線對組間的電壓；其中在應力測試模式中，多個位元線對組被共同連接於資料匯流排，寫入放大器把高和低位準電壓施加於該等共同連接的位元線對組，其後與選出位元線對組相關聯的感測放大器被致動。圖式之簡草描述第1圖顯示依據本發明之一實施例的動態記憶體裝置之一般組態；經濟部智慧財產局員工消費合作社印製第2圖係一記憶體晶胞p車列和一感測放大器陣列之組態圖；第3圖係-感測放大器電路部份从咖、一主感測放大器控制電路MSAC及次感測放大器控制電路獄之特定電路圖；第4圖係用來解說主動模式操作的一周邊電路之組 475172 五、發明說明（5- 圖；第5圖顯示主動模式操作之波形；第6圖係用來解說寫入模式操作的一周邊電路部份之方塊圖；第7圖顯示寫人模式操作之波形；第8圖係用來解說應力測試模式操作的一周邊電路部份之方塊圖；及第9圖係應力測試模式操作之波形。較佳實施例之現在將參考於以非限制方式、亦即以不致限制技術範 4之方式來說明纟發明之目前較佳冑施例的伴隨圖式而描述本發明。第1圖係依據本發明之一實施例的動態記憶體裝置之一般組悲圖。一晶片1顯示在圖式之左側，以晶片i内的單一圮憶體排組BNKO之組態以放大尺度顯示在圖式右側。第1圖中顯示的晶片1於内包括八個記憶體排組BNK〇至 BNK7及一周邊電路部份2。如在第1圖中的右側上顯示的’各記憶體排組劃分成多個記憶體方塊BLK〇至BLK3，並設有一主字組解碼器MWDEC陣列3、一個次字組解碼器SWDEC陣列5及一個行解碼器CDEC陣列4。周邊電路部份2設有未顯示用來響應於操作命令產生各種控制信號的一時序產生器、一位址緩衝器、一資料緩衝器、一位址解碼器等等。各記憶體方塊BLKn被細分成多個記憶體晶胞陣列 (請先閱讀背面之注意事項再填寫本頁) · I I I l· I I I ^ « — — — — — — — I . 經濟部智慧財產局員工消費合作社印製 ^〇172 A7 五、發明說明（6:: MCA ’各具有未顯示的多個位元線對組、字組線、及設置在其間相父點處的5己憶體晶胞，各記憶體晶胞陣列Μ% 之字組線係由次字組解碼器SWDEC選出，以位元線對組由相鄰感測放大器SA驅動。一感測放大益電路部份S A陣列6具有設置在其兩側的記憶體晶胞陣列MCA，使得當記憶體晶胞陣列位元線對組以一端連接於感測放大器電路部份SA時，記憶體晶胞陣列位元線對組以另一端從感測放大器電路部份8八切除。換言之，感測放大器電路部份SA係由設置在其兩側的記憶體晶胞陣列MCA共用的一共用感測放大器。因此，記憶體方塊BLKn被由供低位址解碼用的主字組解碼器產生之方塊選擇信號選擇，更特別地，一位元線傳輸信號產生電路，以選出的記憶體晶胞陣列Mc A位元線對組連接於感測放大器S A。因此根據方塊選擇信號來做感測放大器之選擇。記憶體晶胞陣列位元線對組被由供行位址解碼的行解碼器產生之行選擇信號而選擇並連接至未顯示的一資料匯流排線。第2圖係記憶體晶胞陣列和感測放大器陣列之組態圖。第2圖部份顯示第1圖之記憶體方塊BLKi和BLK2。一感測放大器S A陣列設置在記憶體晶胞陣列MC a間。記憶體晶胞陣列MCA於内包括多個位元線對組BL、/BL，及交叉該等位元線對組之多條字組線WL，以未顯示的記憶體曰曰胞配置在相父點處。例如，位元線對組BL、/BL配置在一感測放大器電路部份SA00之兩側上，使得在選出側上 ^-----Γ--^---------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製

475172 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（7- 的位元線對組由次感測放大器控制電路ssAc產生的位元線傳輸信號BLTOX、1X而連接於感測放大器電路部份 SAOO ° 針對字組線WL，一條主字組線MWL由用來把一些列位址解碼的主字組解碼器MWDEC選出，且一字組線WL 由用來把其他列位址解碼的次字組解碼器SWdec選出並驅動。各次字組解碼器SWDEC驅動與其對應的記憶體晶胞陣列MCA内之字組線WL。個主感測放大控制電路M S A C和·個次感測放大器控制電路SSAC構成用來控制感測放大器和位元線對組間的連接及感測放大器之致動的一電路。主感測放大器控制電路MSAC由記憶體方塊BLKn共用，且次感測放大器控制電路SSAC設予各記憶體晶胞陣列MCA來提供相鄰感測放大器電路陣列之直接控制。提供感測放大器和位元線對組間的連接之控制的位元線傳輸信號BLTOx、1χ係由其之邏輯反相信號BLTOz、lz而產生。提供感測放大器之致動的控制之感測放大器致動信號PSA、NSA係響應於一感測放大器致動時序信號LE而產生。在此實施例中，感測放大器致動時序彳§號LE係在普通操作上的一預定時序從内部產生’並在應力測試上的一適當時序饋至外部。應力測試模式信號p 1和（/> 2係在應力測試模式上產生並分別饋至次感測放大器控制電路SSAC和主感測放大器控制電路MSAC ’以提供允許多個位元線對與資料匯流排線同時連接的控制。應力測試模式信號φ 1和p 2較佳饋至 (請先閱讀背面之注意事項再填寫本頁) ^ I 0 ϋ I an i-i i^i «n n ，· ϋ Mammw ϋ I I it tmee I i F身言 f濟部智慧財產局員工消費合作社印製 475172 _B7 五、發明說明（8-) 所有控制電路MSAC和SSAC以致能所有記憶體方塊之選擇和所有感測放大器之致動。如可在第2圖中看到的，資料匯流排對組包括由多個記憶體方塊BLKn共用的一總體資料匯流排對組GDB、 /GDB和設予各感測放大器陣歹U的多個局部資料匯流排對組LDB、/LDB。由一方塊選擇信號φ BLK控制的一資料 > 匯流排閘DBG在總體資料匯流排對組GDB、/GDB和局部資料匯流排對組LDB、/LDB間提供一選擇性連接。在應力測試模式中請注意到比普通操作對那些方塊選擇信號(/> BLK做更多選擇，且較佳全都置於選出的狀態使得所有資料匯流排閘DBG變成導通，以允許多個局部資料匯流排對組LDB、/LDB可同時連接於總體資料匯流排對組GDB、 /GDB。方塊選擇信號p BLK係由用來把一些列位址解碼的未顯示位元線傳輸信號產生電路而產生。第3圖說明包括一感測放大器電路部份SAmn、一主感 > 測放大器控制電路MSAC及次感測放大器控制電路SSAC 之特定電路；圖式中顯示有一電源供應VDD、具有比電源供應VDD高的電壓之一步升電源供應VPP、及一接地電源供應VSS。除非特別陳述，一反相器、一NOR閘等等係連接於電源供應VDD和接地VSS的CMOS電路。一 N通道 MOS電晶體及一P通道MOS電晶體分別指定於參考標號N 和P。第3圖在其上部描寫感測放大器電路部份SAmn及設於其兩側上的記憶體晶胞陣列MCA。感測放大器電路部份本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 11 -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印制衣 475172 A7 B7_ 五、發明說明（9 ) SAmn於内包括（1)用來響應於感測放大器致動信號PSA和 NSA而檢測和驅動位元線對組間之電壓差的一感測放大器 S/A ; (2)提供用來把位元線對組短路並響應於一位元線重置信號BRS把位元線對組連接至一預充電電壓VPR的一位元線重置電路之電晶體Nl、N2和N3 ;及（3)響應於一行選擇信號CL來提供位元線對組BL、/BL和局部資料匯流排對組LDB、/LDB間之連接的一行閘電路之電晶體N5和N6。藉由右和左位元線對組BL、/BL選擇性連接至感測放大器電路部份，感測放大器電路部份SAmn之兩側上設置位元線傳輸閘N01、N02和Nil、N12。位元線傳輸閘N01、 N02和Nil、N12受次感測放大器電路SSAC產生的位元線傳輸信號BLTOx、lx控制而動作或不動作。記憶體晶胞陣列MCA於内設有多個位元線對組BL、 /BL，多條字組線WL0、WL1，及在其相交點包含一電晶體和一電容器之一記憶體晶胞。控制感測放大器電路部份之控制信號係由主感測放大器控制電路MSAC及次感測放大器控制電路SSAC產生。位元線傳輸信號BLTOx、lx，感測放大器致動信號NSA、 PSA，及這些控制信號之位元線重置信號被配置，以延伸越過感測放大器電路部份SAmn配置的感測放大器陣列區，藉此控制在個別感測放大器電路部份SAmn内部上的操作。主感測放大器控制電路MSAC設有被饋有未顯示用來把列位址解碼的一低預解碼器之輸出並產生位元線傳輸信本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 12 II ϋ_1 ϋ n ϋ ϋ ϋ >ϋ ϋ ϋ · iaBi ϋ- n ϋ ·ϋ n n 一 · n mmMmm tmmw mmmt n ϋ I Φ (請先閱讀背面之注意事項再填寫本頁) 475172 M濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（10 ) 號BLT〇z、iz的一位元線傳輸信號產生電路BLTGEN。主感測玫大器控制電路MSAC包括饋有位元線傳輸信號 BLT〇z、12和一應力測試模式信號$ 2的一 n〇r閘1〇，用來由一感測放大器致動時序信號LE致動NOR閘10的電晶體N20、P2卜及反相器12和14。在此主感測放大器控制電路MSAC中，當位元線傳輸丨信號BLTOz、lz之任一個在普通操作上的預充電狀態中從 L位準變高時，NOR閘10之輸出導致一高位準致能狀態。在此高位準致能狀態中，時序信號p LE在其後感測放大器致動時序信號LE變高時的時序處變低。結果，感測放大器致動時序信號對組LEN和LEP受控制分別為高和低。亦即，當記憶體方塊BLK係在未選擇狀態時，兩個位元線傳輸信號BLTOz、lz保持低，然而當記憶體方塊BLK係在選擇狀態時，任一個變高。因此，在選擇的記憶體方塊中，感測放大器致動時序信號對組LEN和LEP分別變高和低。 I 在未選擇的記憶體方塊中，感測放大器致動時序信號對組 LEN和LEP分別保持低和高。感測放大器致動時序信號對組LEN和LEP被饋至次感測放大器控制電路SSAC内的一感測放大器致動信號產生電路24之電晶體N26和P23。當致動時序信號對組LEN和 LEP分別為高和低（在記憶體方塊選擇狀態中）時，感測放大器致動信號NSA和PSA分別被驅動到接地VSS位準和電源供應VDD位準，以感測放大器S/A被致動。如與此相反的，當信號對組LEN和LEP分別為低和高（在未選擇狀態中）本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 13 ^-----1---^---------線 (請先閱讀背面之注意事項再填寫本頁) 475172 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（11 ) 時，感測放大器致動信號NSA和PSA都保持在預充電位準 VPR(=VDD/2)，以感測放大器S/A被解除動作。在次感測放大器控制電路SSAC中，在當在預充電狀怨中位元線傳輸信號BLTOz、1 z都為低時的時間期間，由把它們反相並維持高而獲得的位元線傳輸信號BLTOx、1X 被饋至位元線傳輸閘N01、N02和Nil、N12，因此呈現問等導通。在此狀態中，在兩側上的位元線對組連接於感測放大器電路部份之一預充電電路等等。一 NOR閘20被饋有位元線傳輸信號BLTOz、1 z及一應力測試模式信號# !，且當它們兩個都為低時，一位元線重置信號BRS為高以使電晶體N1、N2和N3導通，引起在兩側上的位元線對組成為短路且連接至預充電電壓VPR。在感測放大器致動信號產生電路24内的電晶體N24和N25也變成動作，使得感測放大器致動信號PSA和NSA都保持在預充電電壓VPR，以感測放大器S/A保持不動作。在從預充電狀態改變到動作狀態時，位元線傳輸信號 BLTOz、lz之任一個變高，然而作為NOR閘20之輸出的位元線重置信號BRS變低。響應於此，位元線重置電路之所有電晶體Nl、N2和N3變成不導通，且感測放大器致動信號產生電路24之電晶體N24和N25也變得不導通。如上述的，位元線傳輸信號BLTOz、lz之任一個改變到高位準意指選擇該記憶體方塊。因此，當位元線重置信號BRS因一記憶體方塊之選擇而變低時方塊選擇信號p BLK藉由反相器22而變高，允許資料匯流排閘DBG導通使本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 14 -----------裝-----：.—訂--------- (請先閱讀背面之注意事項再填寫本頁) 4/M72

知屬於該纪憶體方塊的局部匯流排對組LDB* /ldb分別連接至總體資料匯流排對組GDB、/GDB。五、發明說明（I2 ) *經濟部智慧財產局員工消費合作社印製當位元線傳輸信號BLT0z、12之任一個變高時，反相 k^BLTOx或BLTlx變低。結果，對應於位元線對組之未選擇者的位元線傳輸閘、n〇2、N11或N12變成不動作，因此把位元線對組之未選擇者與感測放大器S/A隔離。然後’在應力測試模式時，應力測試模式信號p 1和都變高。兩信號p丨和φ2只在信號$丨具有等於步升電源供應VPP位準之高位準而信號ρ 2具有等於電源供應 VDD位準之高位準上不同，但邏輯上相同。應力測試模式k號ρ 1和φ 2被饋至記憶體排組之所有感測放大器控制電路MSAC和SSAC。這些應力測試模式信號ρ !和φ2在應力測試模式時都變高來把所有記憶體方塊置於選擇的狀態’使所有方塊選擇信號pBLK在致動狀態中為高。響應於感測放大器致動時序信號之高位準，在應力測試模式上，感測放大器致動信號PSA和NSA在致動狀態中分別變高和低，藉此在一感測放大器致動時序信號1£之時序處致動感測放大器S/A。由選擇信號LES來做感測放大器致動時序信號LE之選擇，使得從内部產生的時序信號LEO在普通操作上被選擇，且在應力測試模式上饋至外部的時序信號LE 1被選擇。此意指在應力測試模式上感測放大器致動時序由外部控制。在所有記憶體方塊中，在應力測試模式上，位元線傳輸信號BLTOz、1 z保持為低，以所有位元線傳輸閘變為導本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 15 . —II — — — — — — ·1111111 ^ ·11111111 (請先閱讀背面之注意事項再填寫本頁) A7 ---------B7 —____ 五、發明綱（^ ' 通。在應力測試模式中，所有行選擇信肌受控制為高。因此在應力測試模式上，戶斤有位元線對組BL、肌藉由行 (請先閱讀背面之注意事項再填寫本頁) 閘N5、N6，局部資料匯流排對組LDB、/LDB，資料匯流排閘dbg，及總體資料匯流排對組咖、/gdb而連接至對應的寫入放大器WA。然後，保持感測放大器不動作，寫入放大器把所有位凡線對組驅動為高或低，使得響應於外部時序信號LE1在、’星過預疋蚪間後所有感測放大器被致動來把一充分應力電壓施於位元線對組。參考周邊電路，將以本實施例之動態記憶體裝置的動作模式寫入模式和應力測試模式之提出操作次序來做描述。在此’藉由舉例來描述同步DRAM(SDRAM)。經濟部智慧財產局員工消費合作社印製對於讀取操作，目前普遍的SDRAM與一列位址一起發出一動作命令來選擇並驅動與選出記憶體晶胞對應的字組線’藉此把儲存在記憶體晶胞中的資料讀到位元線對組中。在當貢料讀到位元線對組中時的時序，感測放大器被致動來驅動位元線對組。緊接著動作命令後，一讀取命令與一行位址一起輸入來選擇與選出記憶體晶胞對應的行問’且然後選擇局部資料匯流排使得從輸出電路經由總體資料匯流排來提供輸出。對於SDRAM寫入操作，在如上輸入相同動作命令後，一寫入命令與一行位址和寫入資料經由總體資料匯流排、局部資料匯流排和行閘從寫入放大器一起饋入來驅動選出的位元線對組。當因此驅動操作而寫入相反相位資料時， 16 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 475172 A7

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感測放大器之狀態被反相。除了諸如動作模式、讀取模式和寫入模式的上述普通操作外，本實施例之記憶體裝置具有另一操作模式，亦應力測試模式。在此應力操作模式中，與普通模式不同的一特定命令等等被發出且所有位元線對組經由所有局部資料匯流排和總體資料匯流排連接至寫入放大器，使得寫入放大器把所有位元線對組驅動到期望的高或低位準，其後藉由外部饋至的感測放大器致動時序信號LE1來致動所有感測放大器，以把所有位元線對組驅動到一更高位準。從下面描述，上述普通操作和應力測試模式操作間的差異將變得明顯。第4圖係用來解說主動模式操作的一周邊電路之組熊圖。第5圖顯示主動模式之操作波形。將參考第3和4圖之組態圖及第5圖之操作波形圖來描述動作模式操作。當一動作命令ACTV透過一命令輸入端子cmd與一時鐘CLK之領先邊緣同步饋入時，作為一位址輸入八加的_ 例位址RA被取回到用於一内部列位址S11之輸出的列位址緩衝器33。内部列位址S11被輸入到列預解碼器34來提供列預解碼輸出S12、S14和S16作為解碼結果。列預解碼器輸出之一些S12被饋至位元線傳輸信號產生電路 BLTGEN，在此例中其使一位元線傳輸信號BLYlz變高。亦即，從位元線傳輸信號BLTOz、1 z都為低的第3圖之狀態，此動作命令允許一位元線傳輸信號BLTlz變高。此意指在第3圖右側上的位元線對組從感測放大器電路部本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------^---------線 (請先閱讀背面之注意事項再填寫本頁) 17 外 0172 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（15) 份隔離’且左側上的位元線對組被選擇。亦即，反相器18 允許位元線傳輸信號BLTlx變低，使右手邊位元線傳輸閘 Nil和N12都不動作，來把感測放大器S/A和右手邊位元線對組BL、/BL彼此隔離。再者’如第3圖中顯示的’當位元線傳輸信號blt 1 z 變高時，主感測放大器控制電路MSAC之NOR^10致使低位準輸出致能狀態，藉其位元線重置信號BRS由次感測放大器控制電路SSAC而變低，使所有電晶體Ni、N2和N3不動作。低重置信號BRS導致高位準方塊選擇信號％ blk，且資料匯流排閘DBG變成動作，把選擇方塊局部資料匯流排對組LDB、/LDB連接至總體資料匯流排對組gdB、 /GDB。然後，重置信號BRS變低，使感測放大器致動信號產生電路24之電晶體N24和N25不動作，使感測放大器致動信號PSA和NSA與預充電位準VPR隔離。如第4圖中顯示的，列預解碼器34之其餘輸出S14和 S16被饋至主字組解碼器MWDEC和次字組解碼器 SWDEC，其中在此例中一主字組線MWL和一字組線wl〇分別被選擇來驅動到高位準。在字組線WL〇上升時，記情體晶胞MC之資料輸出到一位元線bl〇以依據儲存資料稍微提升或降低位元線BLO。其後，時序產生器30允許一内部感測放大器致動時序信號LE0在由動作命令設定的時序處變高。其時，時序產生器30把提供作為其輸出的一選擇信號LES來選擇内部時序信號LE0。 -----------裝-----—訂--------- (請先閱讀背面之注意事項再填寫本頁)

•經濟部智慧財產局員工消費合作社印製 475172 A7 B7 五、發明說明（冰）結果，在内部感測放大器致動時序信號LEO之時序處，感測放大器致動時序信號LE由第3圖中顯示的時序信號選擇電路LE-SW而變高，且然後饋至電晶體N20和P21 來使NOR閘之輸出pLE變低。這允許其他感測放大器致動時序信號LEN和LEP分別變高和低，使產生電路24之兩電晶體N26和P23都動作。結果，感測放大器致動信號NSA I 和PSA分別導致接地電壓VSS和電源供應電壓VDD，以驅動感測放大器S/A。由於與感測放大器致動，檢出一位元線間微小電壓且位元線對組被驅動到電源供應位準和接地位準。上述係由動作命令呈現的動作模式中之操作。第6圖係用來解說寫入模式操作的一周邊電路部份之 # 方塊圖。第7圖顯示寫入模式之操作波形。在動作命令 ACTV後的一預定時序，一寫入命令WRITE與時鐘CLK之領先邊緣同步發出。其時，行位址CA和寫入資料Din也與 > 時鐘CLK之領先邊緣同步分別從位址輸入Add和資料輸入/ 輸出端子DQ饋至，並分別取回到行位址緩衝器36和一寫入資料緩衝器40。一内部行位址S36輸入到行預解碼器38，用來在其中解碼，以輸出S38饋至行解碼器CDEC。行解碼器CDEC使記憶體排組内的行選擇信號CL變高。響應於因此選擇的行選擇信號CL，第3圖的兩行選擇閘N5和N6都變成動作，把選出的位元線對組BL、/BL連接至局部資料匯流排對組 LDB、/LDB。結果，選出的位元線對組BL、/BL經由局部本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 19 -------------裝-----l---訂---------線 (請先閱讀背面之注意事項再填寫本頁)

經濟部智慧財產局員工消費合作社印製 t料匯流排對組LDB、/LDB和總體資料匯流排對組〇1：^、 /GDB連接至寫入放大器WA。另一方面，寫入資料Din被取回到一寫入資料緩衝器4〇且内部寫入資料S40饋至寫入放大器WA。依據内部寫入資料S40，寫入放大器WA把記憶體排組中選出的一對位元線BL、/BL分別驅動到高和低位準。在寫入相反相位資料之情形中，寫入放大器把感測放大器S/A之狀態與位元線對組驅動同時反相。在給定一讀取命令之情形中，行選擇信號CL變高使得由感測放大器讀取的位元線對組之狀態經由資料匯流排對組傳輸到輸出電路。如上述的，裁普通寫入操作上，在至少記憶體排組内單一位元線對組經由局部資料匯流排對組和總體資料匯流排對組連接到寫入放大器，使得在感測放大器致動時，寫入放大裔W A驅動選出的位線對組並也把經致動感測放大器反相。將對此實施例中之應力測試模式上的操作做描述。在此應力測試模式中，比普通操作多的位元線對組（較佳所有位元線對組）連接至寫入放大器，然後在感測放大器不致動時，寫入放大器把一高或低位準之電壓施於位元線對組，且與該位元線對組對應的感測放大器在經過其後之預定時間後的時序被致動。感測放大器之致動確定一充分電壓應力被施於該位元線對組。在如此情形中，字組線可適當驅動到高位準。在驅動字組線之情形中，高和低位準之本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） —裝——訂--------- (請先閱讀背面之注意事項再填寫本頁) 20

_經濟部智慧財產局員工消費合作社印製電壓可不僅施於位元線對組間也施於記憶體晶胞間，以在其間施加一應力，藉此使記憶體晶胞間的缺陷明顯。第8圖係用來解說應力測試模式操作的一周邊電路部份之方塊圖。第9圖係應力測試模式之操作波形。在έ己憶體裝置處在其待用狀態之情況中，記情、體茫置藉由從外部饋入一應力命令STR而進入應力測試模式。可藉使用能夠只在晶圓狀態中的測試上來利用之一特殊輸入端子以一應力命令信號之形式來提供應力命令，或以與用於。通使用的命令不同之一特殊應力命令的形式來提供應力命令，該特殊應力命令係透過命令端子€1^1)而輸入。與應力命令STR同時地，輸入/輸出端子dq0從外部接收對應於要施於位元線對組的應力方向之資料Din。另一輸入/輸出端子DQ1饋有一感測放大器致動時序信號LE1，不管信號LE1在應力命令STR之饋入上係處在不致動狀態 (低位準）。 ▲給予應力命令STR時，時序產生器30響應於該命令來允终應力測試模式信號p 1和p 2變高，並在一預定時序進一步產生控制信號S22至S27。應力測試模式信號φ夏和 Ρ 2係相同邏輯信號但不同在於信號φ丨之高位準等於步升電源供應VPP位準而信號ρ 2之高位準等於電源供應VDD 位準。應力測試模式信號φ 1和φ 2被饋至記憶體排組内的至少多個記憶體方塊之控制電路MSAC*SSAC。更特別地，這些#號被饋至記憶體排組内的所有記憶體方塊之控制電紙張尺度顧+關家標準（CNS)A4 g (210 X 297公璧)· ^--------^---------^ (請先閱讀背面之注意事項再填寫本頁) 21 經濟部智慧財產局員工消費合作社印製 475172 A7 B7_ 五、發明說明（19) 路MSAC和 SSAC。如第3圖中顯示的，高位準之應力測試模式信號p 1導致低位準之位元線重置信號BRS，使電晶體N24和N25不動作來把感測放大器致動信號PSA和NSA從預充電電壓 VPR隔離。低位準之位元線重置信號BRS導致高位準之方塊選擇信號P BLK，使把總體資料匯流排對組GDB、/GDB 連接至局部資料匯流排對組LDB、/LDB的資料匯流排閘 DBG動作，以允許記憶體排組内的至少多個局部匯流排連接至總體資料匯流排。更佳地，所有局部匯流排連接至總體資料匯流排。再者，低位準之位元線重置信號BRS使電晶體Nl、N2 和N3不動作，使記憶體核心内的多個、較佳所有位元線對組與預充電電壓VPR隔離。當另一應力測試模式信號p 2變高時，主感測放大器控制電路MSAC之NOR閘10的輸出被置於低位準致能狀態。亦即，產生感測放大器致動信號LE傳輸到隨後時序信號LEP和LEN的狀態。

響應於來自時序產生器30之控制信號S27，行預解碼器38之輸出S38被置於多個選擇狀態、較佳所有選擇狀態。這允許一整個行選擇信號CL被置於選擇狀態（高位準）。由於整個行選擇信號CL之改變到選出的狀態，所有位元線對組BL、/BL都連接於對應的局部資料匯流排對組 LDB、/LDB藉此所有位元線對組BL、/BL可經由局部資料匯流排對組LDB、/LDB和總體資料匯流排對組GDB、/GDB 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 22 -----------mf.裝—^—-訂---------AW (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明說明（20) 而連接至寫入放大器WA。連接於資料輸入/輸出端子叫〇的寫入資料緩衝器4〇響應於控制信號S22而致動，使得輸入資料⑽被内部傳輸作為内部寫入資料S40。在此實施例令，内部寫入資料 S40被暫時饋至一資料切換電路D_sw。在普通操作上的資料切換電路D-SW把多個同時輸入的寫入資料饋至對應的寫入放大器WA，然而在應力測試模式上它只把資料輸入/輸出端子DQO之輸入資料饋至所有寫入放大器WA。饋至寫入放大器WA的寫入資料被送到總體資料匯流排對組 GDB、/GDB，藉其所有位元線對組都受到與輸入到資料輸入/輸出端子DQO之資料對應的高和低電壓。因為其時感測放大器不致動，故寫入放器可同時驅動多個位元線對組、較佳所有位元線對組。請注意到此驅動需要一些時間。如顯示的’多個位元線對組之位準從預充電位準 VPR(VDD/2)逐漸轉移至高和低位準。在普通操作上，寫入放大器WA經由總體資料匯流排 GDB和局部資料匯流排LDB把資料只寫入到單一感測放大器S/A中’然而在應力測試模式中它必須實施同時寫入到與同一總體資料匯流排GDB連接的多個感測放大器S/A。在如此情形中，該等感測放大器S/A保留與寫入資料相反相位資料，則寫入放大器無法把多個感測放大器反相’導致不寫入。因此，在應力測試模式中，寫入放大器 WA把高和低位準之電壓施於多個位元線對組，同時使感測放大器S/A不致動。不管感測放大器S/A之不致動狀態，本紙張尺度適用中國國豕標準（CNS)A4規格（210 X 297公釐） --------------裝—— (請先閱讀背面之注意事項再填寫本頁) 訂，. --線· •經濟部智慧財產局員工消費合作社印製 23 475172 A7

五、發明說明（2_1 ) 輸入資料品ί匕很長時間來到達所有位元線對組Bl、/bl。再者，因為接收行選擇信號〇：1^的行閘電晶體Ν5*Ν6 係如第3圖中顯示的ν通道電晶體，即使輸入資料到達位兀線對組BL、/BL，高位準之位元線仍只能上升到低於係行選擇仏號CL的電源供應VDD和臨界電壓vth間的差值 (VDD-Vth)之一位準。因此，在應力測試模式中，感測放大器致動時序信號 LE1在由高和低位準之電壓的寫入放大器在某一長時間期間施加到所有位元線對組後經由輸入/輸出端子DQ1由外部饋入。感測放大器S/A之致動係在輸入/輸出端子dqj為高時的時序而實施。在應力測试模式中’輸入/輸出端子DQ1之輸入被送到由時序產生器30透過控制信號S25致動的一外部LE緩衝器42，且然後傳輸到LE切換電路LE-SW。在普通操作上的LE切換電路LE-SW把由時序產生器30產生作為時序信號LE的一内部感測放大器致動時序信號LE0饋至主感測放大器控制電路MSAC。另一方面，在應力測試模式中，它把來自外部LE緩衝器42作為感測放大器致動時序信號LE 的一外部感測放大器致動時序信號LE1饋至主感測放大器控制電路MSAC。這允許要傳輸到感測放大器致動時序信號LE且然後由第3圖中顯示的主感測放大器控制電路 MSAC傳輸的輸入/輸出端子DQ1之改變到時序信號LEP和 LEN，以最後致動所有感測放大器S/A。感測放大器S/A之致動的結果，高位元線電位上升到電源供應VDD位準使本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）裝-----·1---訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 24 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（22) 得充分應力施於位元線對組。上述系統使期望電位能同時施於記憶體裝置之所有位元線對組。在普通操作上單一位元線對組連接至記憶體排組内的寫入放大器，然而在應力測試模式中藉由連接多個位元線對組、至少比記憶體排組内的普通操作更多，可用比習知 > 技術更短的時間期間來做應力測試。然後，更佳地所有位元線對組連接至相關聯的寫入放大器，使得應力同時施於所有位元線對組。更佳地，它們可驅動到所有字組線之高位準使得在把一電壓應力施於位元線對組時所有記憶體晶體都連接到該等位元線對組。雖然在第8圖之例子中時序產生器3〇把控制信號S27 和S25發出到行預解碼器38和外部LE緩衝器42，這些控制信號S27和S25可用應力測試模式信號φ 2來取代。在上述應力測試模式中更可能藉由把所有字組線置於選出的狀態而在相鄰記憶體晶胞間施加一電壓應力。再者，在應力測試模式中，致動感測放大器的時序信號可響應於一應力測試命令在與普通操作不同的時序由一内部時序產生器來產生。根據本發明，在應力測試上，寫入放大器可能把高和低位準之電壓同時施於比在普通寫入模式中多的位元線對組’並因此縮短為應力測試所需的時間。保護本發明之範疇不限於上述實施例，而涵蓋如所附申請專利範圍中和其等效者界定的發明。本紙張尺度適用中國國家標準（CNS)A4規格（2】〇 297公釐） -------------裳--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 25 475172 A7 B7 五、發明說明（23 ) 元件標號對照 -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 1…晶片 2…周邊電路部份 3···主字組解碼器mwdEC陣列 4···行解碼器CDEC陣列 5…次字組解碼器s WDEC陣列 6…感測放大器電路部份陣列 10、20...NOR閘 12、14 ' 22…反相器 2 4…感測放大器致動信號產生電路 30…時序產生器 33…列位址緩衝器 34…列預解碼器 36…行位址緩衝器 38…行預解碼器 40…寫入資料緩衝器 42…外部LE緩衝器 BL、/BL···位元線對組 BLKn···記憶體方塊 CMD···命令輸入端子 DBG···資料匯流排閘 DQ0、DQ1…輸入/輸出蠕子 D-SW…資料切換電路 LE-SW...LE切換電路 GDB、/GDB…總體資料匯流排對組 LDB、/LDB…局部資料匯流排對組 MCA…記憶體晶胞陣列 MSAC…主感測放大器控制電路 MWL···主字組線 N5、N6···行選擇閘 N01、N02、Nil、N12···位元線傳輸閘 N1 〜N3、N20、N21、N24 〜 N26、P21、P23…電晶體 S/A…感測放大器 SSAC···次感測放大器控制電路 WA…寫入放大器 WL···字組線 26 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims

經濟部智慧財產局員工消費合作社印製 475172 A8 B8 C8 D8 六、申請專利範圍 1· 一種動態記憶體裝置，具有多個位元線對組、多條字組線、及設置在其相交處的多個記憶體晶胞，該動態記憶體裝置包含：一資料匯流排，有一寫入放大器連接其上；及多個感測放大器，設置予各個位元線對組，用來放大該等位元線對組間的電壓；其中在應力測試模式中，多個該等位元線對組被共同連接於該資料匯流排，該寫入放大器把高和低位準之電壓施加於該等同時連接的位元線對組，其後與選定位元線對組聯結的感測放大器被致動。 2·依據申請專利範圍第丨項的動態記憶體裝置，其中在普通寫入模式下，在致動感測放大器後，該寫入放大器把高和低位準電壓施加於依據該寫入資料選出的位元線對組。 3·依據申請專利範圍第2項的動態記憶體裝置，其更包含·· 一資料輸入/輸出端子，寫入資料透過它饋至該寫入放大器，其中在該應力測試模式中，該寫入放大器依據透過該資料輸入/輸出端子饋送的寫入資料把一電壓施加至所連接的位元線對組。 4.依據申請專利範圍第1項的動態記憶體裝置，其中在該應力測試模式下，一感測放大器致動時序信號在該感測放大器被致動時的一時序由外部饋入。本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 27 475172 09888 ABCD 組濟部智慧財產局員工消費合作社印製六、申請專利範圍 5. 依據申請專利範圍第〗項的動態記憶體裝置，其中在該應力測試模式下，一感測放大器致動時序信號在該感測放大器被致動時的一時序由内部饋予。 6. 依據申請專利範圍第丨項的動態記憶體裝置，其更包含: 多個記憶體排組，各具有該等位元線對組、該等字組線、該等記憶體晶胞及該感測放大器，其中在普通寫入模式下，選定的位元線對組連接於在各個該等多個記憶體排組中的資料匯流排，且其中在應力測試模式下，該等多個位元線對組共同連接至該記憶體排組内的資料匯流排。 7·依據申請專利範圍第6項的動態記憶體裝置，其中在該應力測試模式下，所有該等位元線對組共同連接至該記憶體排組内的資料匯流排。 8.依據申請專利範圍第丨項的動態記憶體裝置，其中該資料匯流排包括經由一第一閘連接至該等位元線對組的多條局部資料匯流排、及經由一第二閘連接至該等局部資料匯流排的一總體資料匯流排，該寫入放大器係連接於該總體資料匯流排，其中在普通寫入模式下，選定的局部資料匯流排透過該第二閘連接至該總體資料匯流排，且在該應力測試模式下，多條局部資料匯流排透過該第二閘連接至該總體資料匯流排，該寫入放大器經由該總體資料匯流排和該等多條局部資料匯流排把高和低位準電壓施加於該等多個位元線對組。 Μ--------^---------^ (請先閱讀背面之注意事項再填寫本頁)

-28 - 4/5172 六、申請專利範園經濟部智慧財產局員工消費合作社印製

A8 B8 C8 D8 9·依據申請專利範圍第8項的動態記憶體裝置，其中在該應力測試模式下，所有該等局部資料匯流排都連接至該記憶體排組内的該總體資料匯流排，所有該等位元線對組都連接至該等局部資料匯流排，且所有該等感測放大器都置於致動狀態中。 1〇·依據申請專利範圍第1項的動態記憶體裝置，其中在該應力測試模式下，係對所有該等字組線做選擇。 11· 一種動態記憶體裝置，具有多個位元線對組、多條字組線、及設置在其相交處的多個記憶體晶胞，該動態記憶體裝置包含：一資料匯流排，有一寫入放大器連接其上；及多個感測放大器’設置在該等位元線對組上，用來驅動該等位元線對組，其中：在一第一操作模式中，選定的位元線對組在致動該等感測放大器後連接於該資料匯流排，該寫入放大器把高和低位準電壓施加於該選定位元線對組，及在一第二操作模式中，比該第一操作模式更多的位兀線對組連接於該資料匯流排，該等感測放大器在由該寫入放大器把高和低位準電壓施加於該等連接的位元線對組後被致動。 12.依據申凊專利範圍第丨丨項的動態記憶體裝置，其中該第-操作模式係為-普通寫人模式，且該第二操作模式係一應力測試模式。 --------^--------- (請先閱讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱 29 -