TW468200B - Manufacturing method of semiconductor device with high isolation technique - Google Patents

Description

Λ6Β2〇〇 五、發明說明⑴ - 5-1 發明領域： 本發明係有關於增進隔離能力的半導體元件之製造方 法，特別是有關於一種可改善接合漏電流（juncti〇n leakage)，並提高場氧化層隔絕能力的半導體元件。 5-2發明背景： 近來在半導體元件的需求因大量的使用電子零件而快 速的增加。特別是電腦快速的普及增加了半導體元件的需 求。由於需要數百或是數千電晶體組成很複雜的積體電& 製造在單一半導體晶片上，所以獲得高品質半導體元 重要的。 第一 A圖顯示出：將晶片放入氧化爐管内，以氧化法 進行場氧化層（field oxide)12〇的成長，每兩個場氧化層 1 20之間用以隔離電晶體元件。然而傳統的半導體元件， ，厚的場氧化層1 20，晶片會有平坦化較不佳的現象，遂 演化出區域氧化法（local oxidation簡稱LOCOS)回蝕刻 (etch-back)場氧化層的技術，但厚度已變薄的場氧化層 在閘極間隙壁（spacer )蝕刻時，可能會被蝕刻的更薄， 而引發寄生電容，造成隔離效果不佳，而產生漏電流（ leakage current)的狀況。接著，將晶片送入氧化爐管内 ’以氧化法將表面上的矽氧化成厚度約在i 〇 〇到2 5 〇埃的二

第5頁 4-6 8200 五、發明說明（2) 氧化矽’這二氧化矽層將作為半導體元件的閘氧化層（ gate oxide) 140。緊接著，以低壓化學氣相沉積法沉積厚 度約2000到3000埃的多晶矽160在閘氧化層140表面上。以 乾式蝕刻方式進行多晶矽層1 60與閘氧化層1 40的蝕刻，以 形成閘極結構。接著，以1 6 0閘極結構為罩幕，進行淺摻 雜汲極的植入。 第一B圖顯示出：以低壓化學氣相沉積法（LPCVD)沉積 一層二氧化矽層200在半導體基底1 〇〇表面上方與閘極結構 周圍’其厚度約1 000到2000埃。緊接著，利用非等向性蝕 刻方式將二氧化矽層2 〇 〇蝕刻，形成閘極側壁上的間隙壁（ spacer) 20 0A於第一 C圖顯示出。 最後’第一D圖顯示出利用化學氣相沉積（CVD)沉積一 層内層介電材料（inter-layer dielectrics)220，並以微 影與蝕刻的製程，定義出半導體基底接觸窗240A與閘極接 觸窗240B的位置，然後蝕刻出接觸窗240A與240B。通常蝕 刻内層介電材料以形成接觸窗時，常會加入高比率的過度 省虫刻C over etch) ’所以會耗損一些半導體基底而造成接 合漏電流（junction leakage)及接觸窗的深寬比（aspect ration)變大的缺點’另外’若閘極為多晶紗（p〇iy_si)/ 石夕化鶴（WS ix)的結構’則钱刻閛極接觸窗時會造成石夕化鶴 的耗損’而導致高阻質的現象。

46 82 0 0 五、發明說明（3). 因此’亟待一種增進隔離能力的半導體元件。 5 - 3發明目的及概述: 繁於上述之發明背景中，現有的半導體元件所產生的 諸多缺點’本發明主要目的在於提供一蝕刻停止層，其可 改善接合漏電流（junctionieakage)的現象，並提高場氧 化層之隔絕能力。 本發明的另一目的在提供—種半導體元件，形成間隙 壁（spacer)之前會先沉積一層蝕刻停止層（st〇p layer)即 氮化石夕層’形成間隙壁時也不會造成場氧化層變薄的現象 本發明的再一目的在提供一種半導體元件，本發明係 包含一姓刻停止層，因而接觸窗蝕刻可以將之分為兩步驟 银刻’即先蝕刻内層介電材料，即使有高比率的過度蝕刻 j over etch)也會停止在氮化矽層上，隨後第二步驟則進 行氮化矽層蝕刻，所以不會造成半導體基底的過度蝕刻及 閉極接觸窗的深寬比變大的缺點。 _ 根據以上所述的目的，本發明提供一種提高場氧化層 =能力之製造方法。其包含半導體基底，且形成複數個 %氧化層於半導體基底内部，接著形成—閘極結構於半導

第7頁 4.6 82 Ο Ο 五、發明說明（4) 體基底。再者，淺摻雜汲極形成於閘極與場氧化層之間。 其後，形成一均勻覆蓋的第一介電質層於半導體基底上方 。然後，形成閘極侧壁之間隙壁。最後，形成内層介電材 料層於半導體基底上方，且利用非等向性蝕刻方式蝕刻内 層介電材料層，其閘極與場氧化層間蝕刻出半導體基底接 觸窗與閘極元件之接觸窗。 5-4圖示簡單說明： 件之各步驟的動作剖面圖 形成。 件之各步驟的動作剖面圖 件之各步驟的動作剖面圖 形成。 件之各步驟的動作剖面圖 基底接觸窗、閘極接觸窗 的動作 第一 Α圖係一習知半導體元 ’其包含閘極結構與場氧化層之 第一B圖係一習知半導體元 ’其包含二氧化矽層之形成。 弟一 C圖係一習知半導體元 ’其包含間隙壁與淺摻雜汲極之 第一D圖係一習知半導體元 ，其包含内層介電材料、半導體 與源/汲極之形成。 施例中半導體元件之各步 構與場氧 施例中半 止層與間 施例中半 電材料、 第二圖係本發明實 不意圖，其包含閘極結 第三圖係本發明實 不意圖’其包含蝕刻停 第四圖係本發明實 示意圖，其包含内層介 化層之形成。 導體元件之各步騍的動作 隙壁之形成^ 導體元件之各步騍的動作 半導體基底接觸窗、閘極

胃8頁 468200 五、發明說明（5) 接觸窗與源/汲極之形成。 主要部份之代表符號： 10 0 碎底材 120 場氧化層 140 閘氧化層 160 多晶矽層 18 0 淺摻雜汲極 1801 摻雜

20 0 二氧化矽層 200 A 間隙壁 220 内層介電材料 240A 半導體基底接觸窗 240B 閘極接觸窗 10 矽底材 12 場氧化層 14 閘氧化層 16 多晶矽層

18 淺摻雜汲極 1 8 I 摻雜 20 氮化矽層 22 間隙壁 24 内層介電材料 24A 半導體基底接觸窗

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24Β 閘極接觸窗 26 源/汲極 5發明詳細說明： 一 f四圖顯示本發明實施例中半導體元件之剖面圖。 圖則顯*此半導體元件之分解*意、圖。於這泣 圖式當中，相同的元件係以相同的標號來表示。 二 第二圖顯示出：半導體基底10係使用電性為p型的石 丄然而N型矽底材也同樣可以使用。將晶片放入氧^ ，二内，以氧化法進行場氧化層（field 〇xide)的成長， 母兩個場氧化層12之間用以隔離_電晶體元件。接著，弟 氧化爐管内，以氧化法將表面上的矽氧化成厚名 二 到2 5 〇埃的二氧化矽，這二氧化矽層將作為半導f 兀件的閘氧化層（gate 〇xide)14。緊接著，以低壓化學桌 相沉積法沉積厚度約2000到3000埃的多晶矽丨6在閘氧化^ 14 =面上，以熱擴散法或離子植入的方式，將高濃度的^ ，砷，摻入剛沉積的多晶矽裡，以降低閘極的電阻率。磨 著，以微影製程使光罩上的圖案完整的傳遞到晶片上。异 者’以乾式蝕刻方式進行多晶矽層丨6與閘氧化層丨4的蝕亥! ’然後將光阻去除，用以形成閘極結構。接著，以16閘桓 結構為罩幕，以磷為離子源，對電晶體位置進行磷離子 1 8 I的植入。其濃度約1 〇i3/cm2，以形成淺摻雜汲極（

Λ68200 五 '發明說明（7) 1 Uht ly doped drain)18 之用，以 w-始 Λ 經淺摻雜汲極1 8植入後的晶片送埶入稱之。接下來將 左右的高溫，進行= f爐内，以約900 埴入，而4 «b墙\ 鮮席子的擴散。同時將因離子

Unneaiing)。 ^刀日日片表面的矽原子結構，加以回火 一 iff圖顯示出：以低壓化學氣相沉積法（LPCVD)沉積 & Μ ^矽f 20於半導體基底10上方，其厚度約100到250 0 。接著，以低壓化學氣相沉積法（LPCVD)沉積一層 化矽層22在半導體基底1〇表面上方與閘極結構周圍， 其厚度約1 000到2000埃。緊接著’利用非等向性蝕刻方式 將一氧化矽層22蝕刻，形成閘極侧壁上的間隙壁（spacer) 22。因為蝕刻間隙壁22之前有先沉積一蝕刻停止層 layer)即氮化矽層2〇，則蝕刻間隙壁22時也不會造成場氧 化層變薄的現象。其後’進行源/汲極的重摻雜（heavy doping)。 最後’第四圖顯示出利用化學氣相沉積（CVI))沉積一 層内層介電材料（inter—iayer· dielectrics)24，並以微 影與敍刻的製程，定義出半導體基底接觸窗24A與閘極接 觸窗24B °通常蝕刻内層介電材料24以形成接觸窗24A與 2 4 B時’過度银刻（0 v e r e t c h )比例通常很高，若有過度餘 刻則會造成接合漏電流（j u n c t i 〇 n 1 e a k a g e )的現象及閘極 接觸窗24B的深寬比（aSpect ration)變大的缺點。在本發

第11頁 d6 82 〇〇 五、發明說明（8) 明係包含一蝕刻停止層2 0，接觸窗蝕刻可以將之分為兩步 驟銀刻’即先#刻内層介電材料24，但即使内層介電材料 24過度钱刻也會停止在氮化矽層上，隨後第二步驟需進行 少許的氮化石夕層2 0 #刻’不會造成半導體基底的過度蝕刻 及閘極接觸窗24B的？未寬比（aSpect ration)變大的缺點。 以上所述僅為本發明之較佳實施例而已，並非以限定 本發明之申請專#彳範圍；凡其它ϋ離本發明所揭示之精 神下所完成之等效改變或修飾，均應包含在下述之專利申 請範圍内。

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Claims (1)

1. 46 ο ο —_________一 !申埼專利範圍 ’〜種半導體元件之製造方法，至少包含下列步驟： 提供一半導體基底； 形成複數個場氧化層（fieid 〇xide)於該半導體基底 内； · 依序形成一閘氧化層（§a1:e oxide)與一多晶矽層於該 半導體基底表面上方； 形成一光阻層於該多晶矽層上方’且該光阻層係用以 定義一閘極位置； 利用非等向性蝕刻方式蝕刻該多晶矽層與閘氧化層’ 係用以i乍為半導體元件之閘極結構； 一淺摻雜汲極（1 i gh 11 y d〇pe d d r a i η )，形成於該閘 極與該氧化層之間， 形成一第一介電質層於該半導體基底上方； 形成一第二介電質層於該閘極結構兩側，用以形成閘 極側壁之二間隙壁； 形成内層，丨電材料（inter-layer dielectrics)層 於該半導體基底上方；及 利=等向性钱刻方式触刻内層介電材料層，其該問 極與該场氧化層間蝕刻出半導體基底接觸窗與閘極元件接 觸窗。 2.如申請f利範圍第i項所述之半導體元件製造方法，其 中上述之第一介電質層至少包含氮化矽。

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   中元件…法’其 4.如申請專利範園楚1 - 其 Φ . ^ ^ 乾圍第1項所述之半導體元件製造方法 丁上现之第二介當 π電為層至少包含二氧化矽。 5.如申請專利範 中上述之閘極層 圍第1項所述之半導體元件製造方法 i >包含多晶矽層。 其 6·如申請專利範圍第工 中上述之場氧化層至少 項所述之半導體元件製造方法 包含二氧化矽。 其 項所述之半導體元件製造方法，其 (inter-layer die 1 ectrics)層至 7.如申請專利範圍第 中上述之内層介電材？ 少包含二氧化矽。 8 ·種半導體元件之製造方法，至少包含下列步驟： 提供一發底材； 瓜成複數個場氧化層（field oxide)於該珍底材内； 依序形成一閘氧化層（gate oxide)與一多晶石夕層於該 半導體基底表面上方； 形成一光阻層於該多晶矽層上方，且該光阻層係用以 定義一閘極位置； 利用非等向性蝕刻方式蝕刻該多晶矽層與閘氧化層，

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   案號 89103309 六、申請專利範圍 係用以作為半導體元件之閘極結構； 一淺摻雜汲極（lightly doped drain)，形成於該閘 極與該場氧化層之間； 形成一氛化矽層於該矽底材上方，係為蝕刻停止層； 形成一二氧化矽層於該閘極結構兩側，用以形成二側 壁之二間隙壁； 形成一内層介電材料（inter—iayer dielectrics)層 於該梦底材上方；及 利用非等向性餘刻方式蝕刻内層介電材料層，其該閘 極與§玄場氧化層間蝕刻出矽底材接觸窗與閘極元件接觸窗 9 ·如申請專利範圍第8項所述之半導體元件製造方法，其 中上述之閘氧j匕層係為熱氧化法製得。 1 0.如申請專利範圍第8項所述之半.導體元件製造方法，其 中上述之閘極至少包含下列之—：多晶矽、磷、砷及矽化 鎢。 11.如申請專利範圍第8項所述之半導體元件製造方法，其 中上述之間隙壁至少包含二氧化矽。

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