TW463266B

TW463266B - Method for manufacturing semiconductor device capable of avoiding flaws and erosion caused by metal CMP process

Info

Publication number: TW463266B
Application number: TW089103734A
Authority: TW
Inventors: Takaharu Kunugi
Original assignee: Nippon Electric Co
Priority date: 1999-03-05
Filing date: 2000-03-01
Publication date: 2001-11-11
Also published as: CA2299813A1; EP1039530A2; KR100330024B1; CN1266278A; EP1039530A3; KR20000071404A; JP2000260768A

Description

463266 五、發明說明（l) ^3背景本發明係一種半導體裝置之製造方法，更明確的說，係一可避免因金屬之化學機械研磨加工（金屬CMP)所致之裂紋與侵钱的半導體裝置製造方法。描述化學機械研磨[CMP(Chemical Mechanical Pol ishing)]已廣泛運用在半導體裝置間層或絕緣層之平坦化製程上’這是因為半導體裝置的微型化需要更短的曝光波長以獲得更細緻的圖案，而其設計法則將因此而需要更高的曝光精確度，故其平坦化亦更要求完美，像這類 CMP製程一般叫做氧化層CMp製程。另一方·面，CMP製程亦用在插塞孔洞或溝槽中以鶴 (W)、鋁（A1)、或銅（Cu)所製成之金屬層平坦化，以便提供較傳統回蝕製程較佳的品質，這種CMp製程則叫做金屬 CMP製程。金屬CMP製程被運用在形成配線層的金屬鎮嵌法 (damascene)，與同時形成插塞與插塞上配線層之雙重金屬鑲嵌法（dual-damascene)。所以，CMP製程對製造高效能之半導體裝置可說是可或缺之一環。要注意的是，CMP製程的研磨劑針對氧化層CMp與金 CMP必須做適當的調配，在氧化層CMp製程中，絕緣材料如

4 6 3 2 6 6 五、發明說明（2) 氧化矽的研磨速率將大於金屬的研磨速率，而在金屬CMp 製程中，金屬的研磨速率則大於絕緣材料如氧化矽之研磨速率。在半導體裝置製造方法的習知技術中，絕緣層形成於位在基板上的第一導電層上’然後在此絕緣層上開洞，並在此絕緣層上與其孔洞中形成一第二導電層，接著在此第二導電層上實施金屬CMP製程、以便露出下面的絕緣層，此在後面還會加以詳細解釋。不過在上述的習知方法中，絕緣脣的表面還是孓可避免地會產生裂紋或刮痕’如此將使形成於絕緣層上之配線層產生短路或斷線之現象，因而降低了製造良率，除此之外’還會出現嚴重的腐蝕效應，如此將造成裝置令絕緣層寄生電容的起伏變動’因而破壞了其可靠性，這在後面亦會詳細討論。為了去除上述之裂紋或刮痕，可在金屬CMP製程後、再於絕緣層上實施一氧化層CMP製程（參閱 JP-A-1 0-1 89602) ’不過此時裂紋或刮痕仍將因氧化層CMP 製程而產生於絕緣層表面上，雖然其裂紋或刮痕的數目已較少’而且，此額外之CMP製程還會增加製造的成本；更進一步，CMP製程相對於其他相同作用之製程會產生更多的表面缺陷或灰塵微粒，其主要原因一方面是因為上述之裂蚊或刮痕、另一方面亦由於研磨劑之研磨晶粒與金屬微粒等無法在CMP製程後的清洗程序中完全清除乾淨，所以’這種附加的氧化層CMP製程對防止由金屬CMP製成所產

五、發明說明（3) 生之裂紋或刮痕並不是十分有效發明概要本發明之主要目的在提供一製造半導體裝置之方此半導體装置可避免由金屬CMp製成所產生之府根據本發明所提供之半導體裝置之製造方法，一半導體基版上形成一第一導電層，再於其上形成在層’絕緣層上則形成一犧牲層，然後在犧牲層與絕緣思緣開洞，並在此犧牲層上與其孔洞中形成一第二導電層，中著，對此第二導電層進行金屬CMP製程以便露出犧牲層接最後’將犧牲層移除’此時絕緣廣之厚度即可保 ♦本發明所提供之另一半導體裝置製造方法是’二二 :導板上形成-第-導電層，再於其上形成-絕緣一然後在絕緣層上開㈤，接著在此絕緣層上與其孔、出陂障金屬層，最後，則將阻障金屬層矣f出::移除；所以，因金屬CMP製程而在阻障金屬層 ί=ΐ:;:ί刮痕將可被完全移除，並且，絕緣層在描述本發明之較與圖2、3來說明半導體佳實施例前，我們先以圖1A至1F、 t置製造之習知方法。

4 6 32 6 6 玉、發明說明（4) 首先’如圖1A所示，以化學氣相沉積（chemical vapor deposition)製程在一半導體基版1上形成一由氧化矽所製成之絕緣層2，然後，以微影與乾蝕刻製程對此絕緣層2刻出一溝槽GV，接著在此絕緣層2之溝槽GV中埋入一以鎢（W)、鋁（A1)或銅（Cu)製成之導電層3，此導電層3係作為一低層之配線層。接下來，如圖1B所示，以CVD製程在整個表面上沉積一以氧化矽製成之絕緣層4。然後如圖1 C所示，以微影與乾蝕刻製程在絕緣層4刻出一插塞孔洞PH。接著如圖1D所示’以激鍵（SpUttering)製程在整個表面上連續沉積出一以鈦（Ti)或氮化鈦（TiN)所製成之阻障金屬層5、與一以W、A1、Cii所製成之金屬層6，此金屬層6 亦可為兩個以上之金屬所形成之多層或合金。注意阻障金屬層5可以補償絕緣層4與金屬層6之間較差的接觸特性，並且，阻障金屬層5亦有較佳之覆蓋特與接觸電阻特性。接下來，如圖1E所示，施行金屬CMP製程並以絕緣層4 作為一阻絕層（st0pper)將金屬層6與阻障層5平坦化。一般而言’ CMP製程所用之研磨材料包含研磨劑、氣化劑（oxidizer)與pH調節劑，研磨劑係由大小為〇_ 1至工米、以銘或矽為材料之研磨晶粒所製成，而氧化劑則以化奸（potassium iodide)溶液或雙氧水（hydrogen "" peroxide water)所製成，並且還要適度地調節研磨椅科

第8頁 463266 五、發明說明（5) 的黏度（viscosity)，所以，首先將一半導體晶片的背面固定在一研磨頭底面’此研磨頭係以聚胺輯 (polyurethane)所製成，然後研磨頭帶著晶片轉動並推向一轉動中的研磨布’此研磨布上即滴有上述之研磨液艘，藉由研磨劑與晶片表面接觸所造成摩擦之物理效應、與由氧化劑等所造成之化學效應’即可將半導體晶片之上表面平坦化；另外，在金屬CMP製程中，要注意的是其研磨晶粒相對來說較大’所以對阻障金屬層5與金屬層6之研磨速率亦較對絕緣層來得大，所以，絕緣層4可當作金屬cMp製程中的阻絕層。最後，如圖1F所示’以CVD製程在整個表面上沉積一由氧化碎所製成之絕緣層（未顯示），並以微影與乾蝕刻製程在此絕緣層刻出一溝槽（未顯示），然後在此溝槽中埋入一以W或其類似金屬製成之導電層7以作為一上層配線層。圖1A至1F所示之方法中，因其研磨晶粒相對來說較大，所以無法避免地會在絕緣層4表面產生如圖1£與11? 示之裂紋或刮痕X，這些裂紋與刮痕將造成上層配^層之短路或斷線，亦即如圖2所示，其係圖iF之俯視圖，導電層7(上層配線層）與其鄰近之導電層7，與7ιι 二穿越過導電層下層配線層），此時導電層7將透過會―父又 :導電層3形成電性連接，此插塞則係以阻障接，所〃 u Λ 與導層之間則無電性連，所以’如果產生如圖2所示之裂紋或到痕乂 $ Ρ會斷線；另彳’如果產生如圖2所示之裂紋或刮鎖、

463266 五、發明說明（6) 且金屬被埋入其中’則導電層7,與7"即會短路，降低製造良率。除此之外’在圖1A至1F所示之方法中，還會發生嚴重的腐蝕效應’其將造成配線層寄生電容之起伏變動，也就是說，在金屬CMP製程中，為了將絕緣層4上之阻障金屬^ 5與金屬層6完全移除’將對此阻障金屬層5與金屬層6進行過度的研磨，然而’即如圖3所示，此時圖案密接區pA1中其阻障金屬層5與金屬層6之研磨速率將大於圖案疏落區 PA2之中者’這是因為疏落區pA2中其絕緣層4之阻絕效應較密接區PA1為大，結果將造成絕緣層4厚度在裝置中起伏變動’也就是說，絕緣層4之寄生電容將在裝置中起伏變動，亦即造成可靠性之破壞。本發明關於半導體裝置製造方法之第一較佳實施例將在後面配合圖4A至4G、5、6A與6B加以說明。首先’如圖4A所示，和圖1A所用的方式相同，以CVD 製程在一半導體基版1上形成一由氧化矽所製成之絕緣層 2 ’然後’以微影與乾蝕刻製程對此絕緣層2刻出一溝槽 GV ’接著在此絕緣層2之溝槽GV中埋入一以w、a!或以製成之導電層3 ’此導電層3係作為一低層之配線層β 接著’如圖4Β所示，以CVD製程在整個表面沉積一厚度約5 0 0 nm、以氧化矽製成之絕緣層4，然後續之CVD製程在絕緣層4上沉積一厚度約nm、以氮化石夕（Si3N4)製成之犧牲層11。接下來’如圖4C所示，以微影與乾蝕刻製程對犧牲層

第10頁 463266 五、發明說明（7) ' 11與絕緣層4刻出一直徑約5 0 0 run之插塞孔洞PH。然後’如圖4 D所示，和圖1D所用的方式相同，以濺錢製程在整個表面上連續沉積出一厚度約30 nm、以Ti或TiN所製成之阻障金屬層5，與一厚度約6〇〇 ηιη、以w、A1、Cu所製成之金屬層6 ’此金屬層6亦可為兩個以上之金屬所形多層或合金。然後’如圖4E所示，施行金屬CMP製程並以犧牲層11 作為一阻絕層將金屬層6與阻障層5平坦化。然後，如圖4F所示，利用磷酸（phosphoric acid)溶液以濕餘刻製程將犧牲層11移除。

j最後，如圖4G所示，和圖IF所用的方式相同，以CVD 製程在整個表面上沉積一由氧化矽所製成之絕緣層（未顯二），並以微影與乾蝕刻製程對此絕緣層刻出一溝槽（未顯不）、’然後在此溝槽中埋入一或其類似金屬製成之導電層7以作為一上層配線層。 :使是圖4A至4G所示之方法中，因其研磨晶粒相對來說較大，所以如圖4E所示之裂紋或刮痕不可地層u的表面，㈣，這些裂紋或刮痕可在移= ι 起除去，故其所得之絕緣層4將不致遭到損壞，】U 圖5所不’上層配線層7、7’、與7'絕不會因為裂紋或刮痕而遭致短路或斷線，b此即可提高製造良率。所示之方法幾乎不會發生腐触效應，所以上乂層寄生電容之起伏變動，也就是說，在金屬OIP製程中’為了將絕緣層4上之阻障金屬層5與金屬

第11頁 4 6 326 6 五、發明說明（8) ---- 層6完全移除’必須對阻障金屬層5與金屬層6過度研磨，所以，即如圖6A所示，阻障金屬層5與金屬層6在圖案密區PA1之研磨速率將較在圖案疏落區PA2來得大，這是因為犧牲層11在圖案疏落區PA2中之阻絕效應比在圖案密接區'' PA1中者來得大’故將造成犧牲層η之厚度在裝置中起^ 變動’然而’即如圖6 B所示，在將犧牲層11移除之後，絕緣層4之厚度將保持均勻，所以此絕緣層4之寄生電容在巢置中幾乎不會有所波動’故此裝置之結構不致受到這些製程之影響，亦即可維持其可靠性。即如圖4A至4G所示之第一較佳實施例，其中係使用 C H Fs與％之混合氣體對以s込叱製成之犧牲層11進行非同向性之乾蝕刻製程。另外’犧牲層11可以Si ON (silicon oxide nitride)、多晶石夕（p〇iyCryStalline silicon)、A1、Ti 或TiN製成’若係以Si0N製成，則可使用硫酸（sulfuric acid)與過氧化氫（hydrogen peroxide)之混合溶液對其施以濕姓刻製程、或者是使用CHF3 /02之混合氣體對其施以非同向性之乾蝕刻製程；若犧牲層11係以多晶矽製成，則可使用氟酸（fluoric acid)與醋酸（acetic acid)之混合溶液對其施以濕蝕刻製程、或以HBr氣體對其施以乾蝕刻製程；若犧牲層11係以A1所製成，則可使用硝酸（nitric acid)、醋酸、與磷酸之混合溶液對其施以濕蝕刻製程、或者使用氣氣（Cl2)對其施以乾蝕刻製程；若犧牲層11以 T1或T i N製成，則可使用硫酸與過氧化氫之混合溶液對其

第12頁 463266 五、發明說明（9) 施以濕蝕刻製程，而其硫酸與過氧化氫之混合比為[5比 1 0 囷7A至71係第一較佳實施例之修改，圖7Α、7β、7C、

7D、7E、7H、與 71 分別對應於圖 4A、4B、4C、4D、4E、4F 與4G，而圖7F與7G之步驟相對於第一較佳實施例則係新加入者，亦即，相對於圖4E之圖7E中，其金屬CMP製程之步驟完成後*製造程序則接著到圖7F所示之步驟。如圖7F所示，以光阻所製成之一保護層12只形成在插塞上，而此插塞則以微影製程利用阻障金扁層5與金屬層6 形成。接下來，如圖7G所示，即如第一實施例一樣，以濕蝕刻製程或非同向性乾蚀刻製程將犧牲層丨丨移除，此時因為阻障金屬層5與金屬層6之表面被保護層12保護著，所以此二層將不會被餘刻或圖案化，然後，將保護層丨2移除而得到如圖7 Η所示之裝置》本發明關於半導體裝置製造方法之第二較佳實施例將配合圖8Α至8G加以說明如下。

首先，如圖8Α所示’和圖4Α所用的方式一樣，以CV]) 製程在一半導體基版1上形成一由氧化矽所製成之絕緣層 2 ’然後，以微影與乾蚀刻製程對此絕緣層2刻出一溝槽 GV ’接著在此絕緣層2之溝槽GV中埋入一以W、A1或^製成之導電層3，此導電層3係作為一低層之配線層。 U 然後’如圖8B所示，以CVD製程在整個表面沉積一厚度約300 nm、以氧化矽製成之絕緣層41、與一厚度約2〇〇

第13頁 463266 五、發明說明（ίο) nm、以正常妙破璃（normai siHcated glass :NSG)所製成之絕緣層42，然後續之CVD製程在絕緣層42上沉積一厚度約 50 nm、以侧碗石夕玻璃（boron phospho-silicated glass :BPSG)製成之犧牲層11。然後’如圖8C所示，和圖4C所用的方法類似，以微影與乾蝕刻製程對犧牲層11、絕緣層41與4 2刻出一直徑約 50 0 nm之插塞孔洞ph。然後，如圖8D所示，和圖4D所用的方法一樣，以濺鍍製程在整個表面上連續沉積出一厚度約30 nm、以Ti或TiN 所製成之阻障金屬層5，與一厚度約600 nm、以W、A1、Cu 所製成之金屬層6，此金屬層6亦可為兩個以上之金屬所形成之多層或合金。然後，如圖8E所示，和圖4E所用的方式一樣，施行金屬CMP製程並以犧牲層11作為一阻絕層將金屬層6與阻障層 5平坦化。然後，如圖8F所示，利用氟酸與氟化銨（ammoni um f 1 uor i de)之混合溶液以濕蝕刻製程將犧牲層11去除，此濕蝕刻製程中之犧牲層11將有較佳之蝕刻選擇性。最後，如圖8G所示，和圖4F所用的方式一樣，以CVD 製程在整個表面上沉積一由氧化矽所製成之絕緣層（未顯示），並以微影與乾蝕刻製程在此絕緣層刻出一溝槽（未顯示），然後在此溝槽中埋入一以W或其類似金屬製成之導電層7，此導電層7係作為一上層配線層。即使是圖8A至8G所示之方法中’因其研磨晶粒相對來

第14頁 463266 五、發明說明（11) 說較大，所以如圖8E所示之裂紋或刮痕χ 生於犧牲層U的表面、然而，這些裂犧牲層U時一起除去，故其所得之絕緣層“不7在移除壞，所以，上層配線層絕不會因為裂不致遭到損宵口馮裂紋或到痕X而凊勤路或斷線’如此即可提高製造良率。遭致Μ 另外，圖8Α至8G所示之方法幾乎不會發所以也就不致造成配線層寄生電容之起伏變動；之結構不致受到這些製程之影響，亦即可：置本發明關於半導體裝置製造方法之第三圭配合圖9Α至9G說情如下。只犯列將首先，如圖9Α所示，#圖1Α所用的方式一樣，以⑽ f 半導^基版1上形成一由氧化石夕所製成之絕緣層 2，然後，以微影與乾蝕刻製程對此絕緣層2刻出一溝槽 GV，接著在此絕緣層2之溝槽GV中埋入一以w、A1*Cu製成之導電層3，此導電層3係作為一低層之配線層。接著，如圖9B所示，和圖18所用的方式一樣，以aD 製程在整個表面沉積一厚度約5〇〇 nm、以氧化矽製成之絕緣層4 ’然後續之CVD製程在絕緣層4上沉積一厚度約 nm、以氮化矽（s i3 N4)製成之犧牲層11。接下來’如圖9C所示，和圖ic所用的方式一樣，以微影與乾蝕刻製程對絕緣層4刻出—直徑約5〇〇 nfli之插塞孔洞PH。

然後’如圖9D所示’和圖id所用的方式一樣，以濺鍍製程在整個表面上連續沉積出一厚度約3〇 ηιη、以Ti或TiN

第15頁 4 6 3 2 6 6 五、發明說明（12) 所製成之阻障金屬層5，與一厚度約600 nm、以W、A1、Cu 所製成之金屬層6 ’此金屬層6亦可為兩個以上之金屬所形成之多層或合金* 然後’如圖9E所示，以金屬CM P製程將金屬層6平坦化、以便露出阻障金屬層5。然後如圖9F所示，施行濕蝕刻製程使用硫酸與過氧化氫之混合溶液、或施行乾蝕刻製程使用氣氣（c丨2)將阻障金屬層5移除，其中硫酸與過氧化氫之混合比為4~5比1。 -最後’如圖9G所示，和圖if所用的方式相同’以CVI) 製程在整個表面上沉積一由氧化矽所製成之絕緣層（未顯示），並以微影與乾蝕刻製程在此絕緣層刻出一溝槽（未顯示），然後在此溝槽中埋入一以W或其類似金屬製成之導電層7 ’此導電層7係作為一上層配線層。即使是圖9A至9G所不之方法中，因其研磨晶粒相對來說較大，所以如圖9E所示之裂紋或刮痕χ不可避免地會產生於阻障金屬層5的表面，然而，這些裂紋或到痕χ可在移除阻障金屬層5時-起除去’故其所得之絕緣層4將不致遭到損壞，所以’如圖9F所示’上層配線層絕不會因為裂紋或刮痕X而遭致短路或斷線’如此即可提高製造良率。另外，圈9A至9G所示之方法幾乎不會發生腐蚀效應，所以也就不致造成配線層寄生電容的起伏變動，故此裝置之結構不致受到這些製程之影響’亦即上述之較佳實施例中，雖然導電層3之上表面與絕緣層2之上表面同高’但前前者亦可高於後者，反之亦然；

第16頁 4 6 3 2 6 6 五、發明說明（13) 另外，雖然導電層3、和以阻障金屬層5及金屬層6所形成之插塞有相同的寬度，不過導電層3之寬度亦可小於插塞之寬度，反之亦然。除此之外，上述之較佳實施例中，阻障金屬層5與金屬層6可用以形成插塞’但此二者亦可形成一上層配線層、其中插塞孔洞PH可作為此上層配線層之溝槽，即如囷 1 0所示，此圖係圖4 G之修改，此例中導電層3可作為上層配線層（5、6)與下層配線層21之間的插塞，而此下層配線層21則可以一雜質擴散區域或一導電層製成，此雜質擴散區域則形成於矽基板1中、而導電層則形成於矽基板丨上。由以上對本發明之說明可知，金屬CMp製程可能在裝置表面上產生的裂紋或刮痕依據本發明所提供之方法將可完全避且配線層亦不致發生短路或斷線之現象，如此即可提高製造良率，另夕卜，因金屬CMp製程效用亦幾乎不會發生，故可維持裝置之可靠度。成腐 463266 圖式簡單說明上述本發明之目的、優點和特色由以下較佳實施例之詳細說明、並參考圖式當可更加明白，其中：圖1A至1F係用以顯示用以製造半導體裝置之習知方法的橫剖面圖；圖2係用以顯示圖1F中裝置之俯視圖；圖3係用以說明依圖1A至1F顯示之方法所得裝置中的腐蝕效應之橫刳面圖；圖4A至4G係用以說明本發明之第一較佳實施例的半體裝置製造方法之橫刮面圖；圖5係用以顯示圖4G中裝置之俯視圖；圖6A至6B係用以說明利用圖4A至4G顯示之方法所, 之裝置中的腐蝕效應之橫剖面圖； #到圖7Α至71係用以顯示圖4Α至圖4G之一倦τ也丨认以胗正例的機剖面導導圖8Α至8G係用以說明本發明之第二較佳實施例體裝置製造方法之橫剖面圖；一較佳實施例的半圖9Α至9G係用以說明本發明之第體裝置製造方法之橫剖面圖；圖10係圖4G之裝置之橫剖面圖。符號說明 1 ~半導體基版 2〜絕緣層

463266 圖式簡單說明 3〜導電層 4〜絕緣層 5〜阻障金屬層 6〜金屬層 7 *導電層（上層配線層） 7’〜導電層（上層配線層） 7"〜導電層（上層配線層） 1 1〜犧牲層 12〜保護層 21〜下層配線層 41〜絕緣層 4 2〜絕緣層 GV〜溝槽 PA1〜圖案密接區 PA2 ~圖案疏落區 PH〜插塞孔洞 X〜裂紋或刮痕 X1〜裂紋或刮痕 X2〜裂紋或刮痕

第19頁

Claims

4 6 32 6 6 六、申請專利範圍 1. 一種半導體裝置之製造方法，其包含以下步驟：在一半導體基板1上形成一第一導電層3 ; 在該第一導電層上形成一第一絕緣層4 ; 在該第一絕緣層上形成一犧牲層11 ; 在該犧牲層與第一絕緣層中刻出一孔洞PH ; 在該犧牲層上與孔洞中形成一第二導電層5、6 ; 對該第二導電層施以金屬化學機械研磨製程、以露出該犧牲層；及於該金屬化學機械研磨製程完成後，將該犧牲層移除。 2. 如專利申請範圍第1項之半導體裝置之製造方法，其中該犧牲層係以氮化矽製成；該犧牲層之移除步驟係利用磷酸溶液施行一濕蝕刻製程。 3. 如專利申請範圍第1項之半導體裝置之製造方法，其中該犧牲層係以氮化矽製成；該犧牲層之移除步驟係利用CHF3與02之混合氣體施行 —非同向性乾蝕刻製程。 4. 如專利申請範圍第1項之半導體裝置之製造方法，其中該犧牲層係以Si ON製成；該犧牲層移除步驟係利用硫酸與過氧化氫之混合溶液施行濕蝕刻製程。 5. 如專利申請範圍第1項之半導體裝置之製造方法，其中該犧牲層係以Si ON製成；

第20頁 4 6 32 6 6 六、申請專利範圍該犧牲層移除步驟係利用CHF3與02之混合氣體施行非同向性乾蝕刻製程。 6. 如專利申請範圍第1項之半導體裝置之製造方法，其中該犧牲層係以多晶矽製成，該犧牲層移除步驟係利用氟酸與醋酸之混合溶液施行濕蝕刻製程。 7. 如專利申請範圍第1項之半導體裝置之製造方法，其中該犧牲層係以多晶矽製成；該犧牲層移除步驟係利用HBr氣體施行乾蝕刻製程。 8. 如專利申請範圍第1項之半導體裝置之製造方法，其中該犧牲層係以鋁所製成；該犧牲層移除步驟係利用硝酸、醋酸、與磷酸之混合溶液施行濕蝕刻製程。 9. 如專利申請範圍第1項之半導體裝置之製造方法，其中該犧牲層係以铭所製成；該犧牲層移除步驟係利用氯氣施行乾蝕刻製程。 10. 如專利申請範圍第1項之半導體裝置之製造方法，其中該犧牲層係以鈦所製成；該犧牲層移除步驟係利用硫酸與過氧化氫之混合溶液施行濕蝕刻製程。 Π.如專利申請範圍第1項之半導體裝置之製造方法，其中該犧牲層係以氮化鈦製成；該犧牲層移除步驟係利用硫酸與過氧化氫之混合溶液施行濕#刻製程。

第21頁 463266 六、申請專利範圍 12.如專利申請範圍第1項之半導體裝置之製造方法，更包含以下步驟：在該半導體基板上形成一第二絕緣層2 ;及在該第二絕緣層中刻出一溝槽GV ; 該第一導電層之形成步驟係在該溝槽中埋入第一導電層。 1 3.如專利申請範圍第1項之半導體裝置之製造方法，其中該孔洞係一插塞孔洞，該第二導電層可形成一插塞。 1 4.如專利申請範圍第1 3項之半導體裝置之製造方法，更包含如下步驟：於犧牲層移除之後、在該插塞上形成一第三導電層7。 1 5.如專利申請範圍第1項之半導體裝置之製造方法，其中該孔洞係一溝槽，該第一導電層用作為一插塞，而該第二導電層則作為一配線層。 16. 如專利申請範圍第1項之半導體裝置之製造方法，更包如下步驟：於犧牲層移除之前且在該金屬之化學機械研磨完成之後，僅只在該第二導電層上形成一保護層 5 〇 17. 如專利申請範圍第16項之半導體裝置之製造方法，其中該保護層係以光阻製成。 18. 如專利申請範圍第1項之半導體裝置之製造方法，其中該第一絕緣層之形成包含以下步驟：在該第一導電層上形成一氧化矽層41 ;及在該氧化矽層上形成一正常之矽玻璃層42。

第22頁 ^63266 夂、申請專利範圍 19. 如專利申請範圍第18項之爭導體裝置之製造方法’遠犧牲層係以棚>6夕玻璃所製成’ 該犧牲層移除步驟係利用氟酸與氟化銨之混合溶液施行濕餘刻製程。 20. 如專利申請範圍第1項之半導體装置之製造方法’其中該第二導電層係一阻障金屬與金屬之堆疊層，該阻障金屬以鈦或氮化鈦所製成’該金屬則為鎢、鋁、銅其中之一。 21. —種半導在一半導在該第一在該第一在該第一在該阻障對該金屬 Mechanic 及於該金屬之露出部 2 2.如專利申包含以下在該半導在該第二該第一導體裝置之製造方法’其包含以下步驟：體基板1上形成一第一導電層3 ; 導電層上形成一第一絕緣層4 ; 絕緣層上刻出一孔洞PH ; 絕緣層上與孔洞中形成一阻障金屬層5 ; 金屬層上形成一金屬層6 ; 層施以金屬化學機械研磨（Chemical al Polishing)製程、以露出該阻障金屬層化學機械研磨製程完成後，將該阻障金屬層分移除。請範圍第21項之半導體裝置之製造方法，更步驟：體基板上形成一第二絕緣層2 ;及絕緣層上刻出一溝槽GV ; 電層形成步驟係在該溝槽中埋入第一導電

11^ 第23頁 4 6 32 6 6 六、申請專利範圍層。 23·如專利申請範圍第21項之半導體裝置之製造方法，其中該孔洞係一插塞孔洞；該阻障金屬層與金屬層係形成一插塞。 2 4.如專利申請範圍第23項之半導體裝置之製造方法，更包含如下步驟：於阻障金屬層之露出部分被移除後、在該插塞上形成一第二導電層7。 25.如專利申請範圍第21項之半導體裝置之製造方法，其中該孔洞係一溝槽，該第一導電層係作為一插塞，而該阻障金屬層與金屬層則作為一配線層。 2 6,如專利申請範圍第21項之半導體裝置之製造方法，其中該阻障金屬層係以鈦或氮化鈦製成，該金屬則為鎢、鋁、銅其中之一。 2 7,如專利申請範圍第2 6項之半導體裝置之製造方法，其中該阻障金屬層移除步驟係利硫酸與過氧化氫之混合溶液施行濕蝕刻製程。 28.如專利申請範圍第26項之半導體裝置之製造方法，其中該阻障金屬層移除步驟係利用氯氣施行乾蝕刻製程0

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