TW453032B - Semiconductor integrated circuit apparatus - Google Patents

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4 53 03 2 Α7 Β7 五、發明說明（1 ) (發明的背景） (發明的技術領域） (請先閱讀背面之注意事項再填寫本頁) 本發明有關於半導體積體電路裝置，特別是兼備高速 性及低電力性之半導體積體電路裝置。 (有關技術之說明） CMO S電路乃其速度會隨著成爲低電壓而降低。爲 了補救該速度之降低，須要降低MO S電晶體（或Μ I S 電晶體）之亞閾値泄漏電流才行，惟會發生C Μ ◦ S電路 之不動作時之消費電力之由M〇S電晶體之亞閾値泄漏電 流而增加之問題。對於此問題之解決方法之一係記述於例 如 IEEE Joural of Solic-State Circuits ， Vol,3l,No.ll Novemberr 1996,pp. 1770-1779(下面稱文獻 1)。 I線· 經濟部智慧財產局員工消費合作社印ίΛ 於第5圖揭示文獻1之技術，Vdd係電源電壓電位 ，在本習用例係0 . 9 V，V s s係接地電位，V b p係 PM0S之基板偏壓電位，Vb η係NM0S之基板偏壓 電位，2 0 0係以MO S電晶體所構成之電路2 0 2係基 板偏壓控制電路，2 0 3係狀靡控制線。 又通常係以形成Μ 0 S電晶體之阱或基板之電位與該 源極位之電位差定義爲基板偏壓電位，惟在本案中，即 將形成Μ ◦ S電晶體之阱或基板之絕對電位（與接地電位 0 v之電位差）定義爲基板偏壓。 在本習用例係在於C Μ ◦ S電路之不動作狀態（下面 稱候命狀態）時，較構成對於C Μ 0 S電路之Μ 0 S電晶 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -4- 453 03 2 A7 B7 五、發明說明（2 ) 體之基板偏壓動作之狀態（下面稱有源狀態）時更賦加高 的電壓。又本案中所謂「賦加深的基板偏壓」之意義係， 「對於PMOS賦予較高的電位」，而「對於NMOS即 陚予低電位」之意思。相反的「賦加淺的基板偏壓」係表 示「對於PMOS賦予低電位」而「對於NMOS賦予高 電位」之意思。下面採用此表現方式。 在文獻1所記述之朁用例中，在有源狀態時，對於 PMOS，NMOS之基板偏壓中分別賦加1 . 4V， —0 · 5 V，在候命狀態對於P Μ 0 S，N Μ 0 S之基板 偏壓上分別賦加4 . 2V，— 3 . 3V，MOS電晶體係 具有當基板偏壓被賦於高電位時該閾値電壓會增加之基板 偏壓效果，所以在候命狀態中較有源狀態時亞閾値泄漏電 流會變小。 習用例之使用基板偏壓之候命時之低電力化乃：有下 述之問題點。 (1)雖然藉由基板偏壓效果而改變候命時與有源時 之閾値電壓，惟一般而言’閾値電壓之基板偏壓依存性乃 隨著Μ 0 S電晶體之閘極長（JL g )之變小而會變小。 (2 )通常CMO S電路係基板偏壓效果較小時才能 高速的動作，所以爲了減少候命之亞間値泄漏電流起見’ 以使基扳偏壓效果變大的實施設計M 0 s電晶體’這就成 爲相反之要求a C 3 )爲了在於候命時與有源時而使閾値電壓有更大 之變化起見，即賦加高電位之基板偏壓就可以惟此種賦加 本紙張尺度適用卞國國家標準（CNS)A4規格（2】0 X 297公爱）_ 5 - (請先閱讀背面之注意事項再填寫本頁) :L· !—1 訂 -------線· ' 經濟部智慧財產局員工消費合作社印发 經濟部智慧財產局員工消費合作社.£.¾ 453 03 2 A7 ___B7_；__ 五、發明說明（3 ) 高電位之基板偏壓乃在MOS電晶體之汲極與阱、或阱與 阱間等產生很大之電位差，這就在於ρ η接合時發生很多 之接合泄漏。 發明人等係發現，特別是於氧化膜之厚度（閘極絕緣 膜）薄之Μ 0 S電晶體中，如果賦加某一程度以上之深度 (高電位）之基板偏壓之後，雖然更加深該基板偏壓之下 該泄漏電流不但不會減低，反而由於發生所謂G I D L電 流（Gate-Induced Droin Leakage電流）之ΡΝ接合時之接合 泄漏電流，於是反而增加泄漏電流，而有致使候命時之消 費電力之增大之虞之事實。 第1 9圖係表示，氧化膜厚度薄之MOS電晶體之汲 極電流（I d )之對於閘極電壓（V g s )之依存性之圖 。在汲極-閘極間電壓之大的領域中，有稱謂G I D L電 流之由汲極向基板之泄漏電流之流通。 曲線（A)表示泄漏電壓（Vds)爲1 . 8V，且 不賦加基板偏壓之（V b b = 〇 V )時之依存特性，閘極 電壓（Vg s )爲〇V之汲極電流（I d)就是電晶體之 0 F F時之泄漏電流，在V g_ s = 0 V附近即有由亞閾値 泄漏電流所致之泄漏電流之流通= 曲線（B )乃，表示V d s = 1 . 8 V，且稍賦加了 基板偏壓時，例如對基板賦加—1 5 V之電位（v b b =-1 5 V )時之依存特性，此時由於基板效果而亞閾 値泄漏電流會減少，在於曲線（B )時，電晶體之〇 F F 時所流通之泄漏電流之大小係由亞閾値泄漏電流所決定。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -6- {請先閱讀背面之注意事項再填寫本頁) --! I I ! I ^^ !11111 I _ 4 53 03 2 經濟郭智慧財產局員工消費合作社tI3.. A7 B7 五、發明說明（4 ) 曲線（C)乃表示在Vds = l .8V之下，更加深 該基板偏壓時之情形。 此時由於基板效果而亞閾値泄漏電流會減少惟另一方 面G I D L電流會增加。在於曲線（C )時’電晶體之 0 F F時所流通之泄漏電流係主要係受G 1 D L電流所支 配。於是由賦加深之基板偏壓而電晶體之0 F F時之泄漏 電流乃呈顯較賦加淺的偏壓時（曲線（B ))變爲更多° 如上所述，在於氧化膜厚厚度薄之MO S電晶體中發 現了，將基板偏壓之賦加某一程度加深之後’無法達成以 往所想之可減低泄漏電流之效果，而該〇 F F時之泄漏電 流係由於G I D L電流而反而會增加之事實。雖然由電晶 體之型材有所不同（例如擴散層之不純物濃度等等），惟 在於氧化膜厚厚度之5 nm以下之MO S電晶體中’該 G I D L電流値會大到無法忽視之程度’所以可賦加之基 板偏壓之範圍乃受限制。所以在習用例之技術時’對於氧 化膜厚厚度薄之Μ 0 S電晶體中該泄漏之減低效果亦不得 不做限定= (4 )由於亞閎値泄漏電流及Ρ η接合泄漏電流’該 藉由流通於電流之電流値來實施電路之是否不良之鑑定之 ί D D Q試驗也變爲很困難。 t.發明之槪說） 在於OF F時’具有如上述之汲極電極（1 d ) 一閘 極電歷（V g s )之依存特性之氧化膜厚厚度薄之M 0 s 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） .7- -------!!· i I (請先閲讀背面之注意事項再填寫本頁) ISJ· - -線- 4^3 03 2 A7 ______B7__ 五、發明說明（s ) 電晶體中，單靠很深的賦加基板偏壓時，無法獲得充分之 減低泄漏電流之效果。 於第1 9圖中，曲線（D )係表示，很深的賦加基板 偏壓（Vbb = 2.3V)，再將汲極電壓變小（Vds =1 . 0 V )時之依存特性。 如上所述地使電源電壓變小，由而使施加於Μ 0 S電 晶體之擴散層與阱間之電壓，限制於小値之狀態下（本例 係3 . 3 V )可以將很深的基扳偏壓施加於阱，又此時可 獲得下述之特性。 (1 )由於施加於閘極氧化膜之電場量會變小，因此 可以使在V g = 〇 V附近之G I D L電流減少。 (2 )隨著汲極電壓之減少，由D I B L效果（ D r a i η I n d u c e d B a r r i e r L 〇 v/e r i n g 效果）而 Μ 0 S 電晶體之聞 値電壓會上昇，此時由於賦加有基板偏壓所以D I B L效 果乃會有效果的發生作用。（在第19圖中，比較了曲線 (C ) , ( D )，即可看出全體的使Vds變小時泄漏電 流可變小）。 利用如上述之依存特性，_由而可以使氧化膜厚之厚度 薄之電晶體之在於〇 F F時之泄漏電流大幅度的減少。將 此基板偏壓條件，在於晶片之候命時，於各Μ Ο S電晶體 上實現起見，令電晶體之電源電壓降低爲較通常動作時低 ，再深深的賦加基板偏壓就可以。 再者，在曰本專利公報特開平7 — 2 5 4 6 8 5號上 雖然掲示有，令於候命時，使電晶體之閾値之絕對値提高 冬紙張又度適用中國國家標準（CNS)A4規格（210 X 297公釐) ~ (請先聞讀背面之注意事項再填寫本頁) -I ---I i I 訂-! 線· t _ 經濟部智慧財產局員工消費合作社印沒 -n ϋ n n n I n · 453 03 2 A7 ___B7__ 五、發明說明（6 ) (請先閱讀背面之注意事項再填寫本頁) 爲了減低亞閾値泄漏電流減低起見控制基板偏壓電壓合倂 做爲減低閘極泄漏電流及帶一帶間之隧道泄漏電流於是減 低電晶體之電源電壓，惟在本公知例中認爲該各手段係獨 立具有效果者，並沒有認識爲對於薄膜電晶體上1上述手 段係相乘的有效的減低泄漏電流之事實。再者在此公報內 只有認識，在有源狀態時即將內部電源電壓應以較以往之 內部電源電壓I n t Vc c只高△之由熱電子效果所決 定之電壓（In t Vcc+Δ)來予以賦加，而於候命狀 態中，將內部電源電壓設定心靠近於V c c Μ I N之値 ((I n t V c c - Δ ^ 。由而申述在有源狀態時能較 以往之電路高速的可以動作1而在候命狀態即能成爲低電 力之情形。只認識得以內部電路之動作電源之範圍地使內 部電源電壓之變化範圍（△ + △<)改變而已。 經濟部智毽財產局員工消費合作社.2¾ 再者，在同公報特開平1 〇_2 2 9 1 6 5號公報乃 揭示，在候命時，一面控制基板偏壓電壓同時控制電源電 壓由而減少基板偏壓電壓之變化量，而獲得閾値電壓之變 化者。在本公知例中，也是沒有認認到，在薄膜電晶體中 ，上述手段之能相乘的有效渠的減低之泄漏電流之情形* 只揭示了以往藉由改變基板偏壓電壓所獲得之變化量之改 爲藉由控制基板偏壓電壓及電源電壓而獲得而已。 爲了解決上述之問題所實施之主要手段乃：主要係具 備，至少含有一個Μ 0 S電晶體之第1被控制電路，及產 生上述◦ S電晶體之基板偏壓電位之基板偏壓控制機構 ，將L述基板偏壓控制機構設定於第1狀態’而在於上述 本紙張尺度適用中國國家標準（CNS)A4規格<210x297公釐） 經濟部智慧財產局員工消費合作社印製 4 53 03 2 A7 ___B7_ 五、發明說明σ ) Μ 〇 S電晶體之汲極源極之間容許可流通比較大的第1電 流，又由將基板偏壓控制機構設定於第2狀態，由而在上 述Μ 0 S電晶體之汲極源極間控制爲可流過較上述比較大 的第1電流爲小之第2電流之半導體積體電路裝置中，其 特徵爲，在上述第2之狀態時，賦加予上述第1被控制電 路之基板偏壓之値乃較上述第1狀態時，對於Ρ Μ 0 S電 晶體之基本偏壓而言，係高的電壓値，對於Ν Μ 0 S電晶 體之基板偏壓即低的電壓値。 在上於第2狀態時賦加予上述第1被控制電路之電源 電壓係較上述第1狀態時爲小的値者。 再者，可規定第3狀態，而將基板偏壓機構設定於第 2狀態或第3狀態由而將Μ 0 S電晶體之汲極源極間之上 述比較大的電流控制爲較小之値，此時在第2或第3狀態 時，賦加予第1被控制電路之基板偏壓之値乃與第1狀態 時比較，對於PMO S電晶體之基板偏壓即高的電壓値， 對於Ν Μ ◦ S電晶體之基扳偏壓即低的電壓値。 第2狀態時賦加於第1被控制電路之電源電壓乃較第 1狀態時係小値，而第3狀態·時賦加於第1被控制電路之 電源電壓係與第1狀態時之値也可以爲同一値。 又也可以具備第2被控制電路及用於控制此第2被控 制電路之電源電壓之第2電源電壓控制機構’而第1狀態 時第2之電源電壓控制機構乃容許第2被控制電路中之 Μ ◦ S電晶體之汲極源極間有比較大的電流之流通，在第 2狀態時第2電源電壓控制機構係將該第2被控制電路中 衣紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） _ _ <請先閲讀背面之注意事項再填寫本頁) -'L·.--------^---------M! A7 4 53 03 2 __B7__ 五、發明說明（8 ) 之Μ Ο S電晶體之汲極源極間控制爲與上述比較大的電流 相比較較小之値，而第2狀態時，賦加予第2被控制電路 之電源電壓即使之爲與第1狀態時相比較時較小之値也可 以。 此時第2被控制電路中之MO S電晶體之基板偏壓係 由基板偏壓控制機構所控制，在第2或第3狀態時’即與 第1狀態時比較，對於PMO S電晶體之基板偏壓係高的 電壓値，對於NMO S電晶體之基板偏壓即低的電壓値者 〇 又在於被控制電路具有數據通路電路，而以第2電源 電壓控制機構所控制之電源線之數據通路電路中之由最下 層金屬配線層之電源網與數據通路電路之數據流動方向平 行也是很合宜。 以數値的例子來舉例，即構成第1被控制電路之 Μ 0 S電晶體之閾値電壓爲0 . 5 V以下。第2狀態時之 第1被控制電路之電源電壓爲1 . 0V以下且0 . 5V以 上，構成第2被控制電路之MO S電晶體之閾値電壓爲 0 5 V以下地予以構成就可以。 又以第2電源電壓控制機構所控制之第2被控制電路 之電源線乃在第2狀態時爲0 . 5 V以下。而以第2電源 電壓控制機構所控制之第2被控制電路之電源線乃與第1 狀態時相比較時’在第2狀態時提高該阻抗値5倍以上爲 宜- 依本發明之其他觀點時，即具備有，含有Μ I S電晶 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) ί ----— II 訂 --------I = 經濟部智慧5TJ局員工消費合作社印製 -11 - 453 03 2 A7 B7 五、發明說明（9 ) 體之被控制電路及控制Μ I S電晶體之基板偏壓電位之第 1控制電路，及控制Μ I S電晶體之電源電壓之第2控制 電路，及控制被控制電路之狀態之狀態控制訊號輸入機構 •而依據從狀態控制訊號輸入機構而獲得之狀態控制訊號 所形成之單一或複數之控制訊號來控制第1及第2控制訊 號。 再者，具有：含有Μ I S電晶體之被控制電路，及用 於控制Μ I S電晶體之基板偏壓電位之第1控制電路，及 用於控制Μ I S電晶體之汲極源極間電壓之第2控制電路 ，將第1控制電路設置於第1狀態由而容許於Μ ◦ S電晶 體之汲極源極間可以有比較大的電流之流通，而將第1控 制電路設置於第2狀態，由而於Μ ◦ S電晶體之汲極源極 間控制成爲與比較大的電流較小値之電流，且第2控制電 路係當第1控制電路之被設置爲第2狀態之期間之至少一 部份之期間使Μ 0 S電晶體之汲極源極間之電壓變低的予 以控制。

再者，著眼於電路中之配線時，主要乃含有CM〇S 電晶體電路之半導體積體電路裝置中’具備有·’連接於 C Μ 0 S電晶體電路之源極汲極徑路之第1及第2假想電 源配線，及用於控制構成C Μ ◦ S電晶體電路之Ρ Μ 0 S 電晶體之基板偏壓電位之第1基板丨扁壓配線’及用於控制 構成CMO S電晶體電路之NMO S電晶體之基板偏壓電 位之第2基板偏壓配線’及控制電路’該控制電路乃’以 規定之期間地使第1及第2之假想電源配線之間之電位差 表紙張尺度適用中國國家標準<CNS)A4規格（210 χ 297公釐） _ 12 · (請先Μ讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 I -In — ———— « — — — — — — I— ^ — — — — — — — — — — 響 I — 種 — — — — — — — — 453 03 2 A7 _____B7___ 五、發明說明（1〇 ) 變小地予以控制，同時使第1及第2之基板偏壓配線之電 位差可以變大的予以控制。 (請先閱讀背面之注意事項再填寫本頁) 此時可以構成爲具有：介著第1之假想電源配線及第 1開關予以連接，介著第1基板偏壓配線與第2開關而予 以連接之第1電源配線，及介著第2假想電源配線與第3 開關而連接，介著第3基板偏壓配線與第4開關地予以連 接之第2電源配線。 再舉具體的佈置之例子爲，可以將含有第1〜第4開 關之開關單元，及含有CM〇 S電晶體電路之複數之單元 ，沿著第1及第2之假想電源電配線及第1 ，第2基板偏 壓配線而予以配置。此時第1第2之假想電源配線及第1 及第2基板偏壓配線係成平行狀的予以配置，而第1及第 2電源配線即對於這些成垂直狀的予以配置，開關單元即 較複數之單元而可配置於靠近於第1及第2電源配線之位 置也。 其他之例子即，主要係含有CMO S電晶體電路之半 導體積體電路裝置中，具備有：連接於CMO S電晶體電 經濟部智慧財彦局員工消費合作祍印製 路之源極汲極徑路之第1及第-2配線，及用於控制構成 CMO S電晶體電路之PMO S電晶體之基板偏壓電位之 第1基板偏壓配線’及用於構成構成C Μ 0 S電晶體電路 之Ν Μ 0 S電晶體之基板偏壓電位之基板偏壓配線，以及 控制電路控制電路乃以規定之時間使第1及第2配線間之 電位差變小的予以控制，同時使第1及第2之基板偏壓配 線之電位差變大的予以控制。 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐) .13- 453 03 2 A7 -------------B7 _ 五、發明說明（彳1 ) 別的例子爲，主要乃含有Μ I S電晶體之半導體積體 電路裝置之控制方法中，藉由控制Μ I S電晶體之基板偏 壓以資實施減低流過於Μ ◦ S電晶體之汲極源極間之亞閾 値泄漏電流之第1動作，同時實施減少Μ I S電晶體之汲 極源極間電壓之第2動作者，而實施第1動作之期間與實 施第2動作之期間之至少一部份係會重複地予以控制。 再者更發展之例子爲：具有含有CMO S電晶體電路 之第1及第2電路塊，而各電路塊係具備有：連接於 CMOS電晶體電路之源極汲極路徑之第1及第2配線， 及用於控制構成CMO S電晶體電路之PMO S電晶體之 基板偏壓電位之第1基板偏壓配線，及用於控制構成 CMO S電晶體之NMO S電晶體之基板偏壓電位之第2 基板偏壓配線，而在於第1電路塊中在規定之期間，第1 及第2配線中之至少供給於一方之電壓會改變，同時使第 1、第2偏壓配線之電位差會變大的予以控制’而在第2 電路塊上即，在規定之期間第1及第2配線之中之至少供 給之一方之電壓乃會被隔斷者。 本發明之上述及其他目姓以及進一步之變形應用乃由 下面之依照附圖之實施例所欲之詳細說明而更加淸楚者。 (合立之實施例之詳細說明） 第1圖表示本發明之基本的實施例，v d d係電源電 壓電位，v S s係接地電位，v b p係p Μ 0 S之基本偏 壓電位，V b η係Ν Μ之基板偏壓電位’ 1 〇 〇係含有 本纸張又度適用中國國家標準（CNS)A4規格（210 * 297公釐） -14- <請先閱讀背面之注帝m-項再填寫本頁) -« ------ 訂---------線！ 經濟部智慧財產局員工消費合作衽^1¾ 453 03 2 A7 B7 經濟部智慧財產局員工消費合作社£.袈 五、發明說明（12 ) Μ 0 S電晶體所成之電路。1 〇 1係電源電壓控制電路， 1 0 2係基板偏壓控制電路，1 0 3係狀態控制線。 當狀態控制線1 0 3係「L」時，由電源電壓控制電 路10 1而在Vdd賦加1 . 8V，Vs s上賦加0V， 由基板偏壓控制電路102由而對Vbp賦加1.8V， Vb η賦加〇V。電路1 〇 〇成爲有源狀態而可能行高速 動作。 另一方面，狀態控制線1 0 3爲「Η」時，由電源電 壓控制電路10 1而對Vdci賦加0 . 9V，V s s賦加 0 V，又由基板偏壓控制電路1 〇 2而對V b p賦加 3 . 3V，Vbn賦加—2 . 4V，而電路1 00成爲候 命狀態，在此狀態下，由於 1 )由於基板偏壓電位會較各MOS電晶體之源極電 位更深，因此由於基板偏壓效果，由而電路1 0 0中之 Μ 0 S電晶體之閾値電壓會變高。 2 )由於汲極電壓會降低，所以由D I B L ( Drain Induced Barrier Lowering)現象而使電路 1 〇 〇 中之 Μ 0 S電晶體之閾値電壓變高 第二個效果，由而與第5圖之習用例之候命狀態更能 大幅度的抑制由於亞閾値泄漏電流所致之消費電力之增加 又由於D I B L現象乃閘極長L g愈短時愈大，所以具 有微細化之愈進展，該份量地可增加效果之特徵。 本案發明係利用有，電源電壓之控制與基板偏壓之控 制之相乘效果，如具有汲極、源極間電壓之變小之狀態及 (請先閱绩背面之注意事項再填寫本頁) -

I I I I ---------r I 本紙張K度適用中國國家標準（CNS>A4規格（210 X 297公釐） -15- 4 53 03 2 A7 ___B7_ 五、發明說明（13 ) 使基板偏壓加深之狀態有所重複之期間，就在該範圍的可 以獲得減低亞閾値泄漏電流之效果。關於移行之各狀態時 序，改變電源電壓値之變化之時序及改變基板偏壓値之時 序乃任何一者之先後之變化均無妨。 所須留意之點係在移行於各狀態時，使電路1 0 ◦不 誤動作爲要。例如待電路1 0 0之動作完全停止後才移行 至各狀態的實施控制也很有效。移行中即由於電源電壓及 基板偏壓値會改變，因此電路1 0 0之延遲特性也會改變 。如果電路1 0 0之動作容限係對於這些電壓之變動具有 充分之裕度時，即在電路1 0 0之動作狀態下可能遷移至 各狀態，惟通常乃在動作中遷移至各狀態乃有成爲引起誤 動作之虞。 又，電路1 0 0之動作係只能保證有源時之電源電壓 値及基板偏壓値時，即從候命狀態而遷移至有源狀態時而 可令電路1 0 0開始動作係使電檢出電源電壓値及基板偏 壓値之確定爲有源狀態之値之後才實施才可以。此檢出乃 藉由監視各電壓値而爲之，或藉由定時器等而待候各電壓 値之成爲規定之電壓之時間之後才實施之方法亦可以β任 何方法均可以防止電路1 0 0之誤動作° 第2圖乃本發明之更具體的實施例。本實施例中’做 爲例子，電路C ΚΤ ◦係含有高電壓系電路塊CKT 1及 低電壓系電路塊CKT2。高電壓系電路塊CKT1與低 電壓系電路塊c Κ Τ 2係各自之有源時之動作電壓。又被 構成只控制構成低電壓系電路c Κ Τ 2之Μ 0 S電晶體之 本度適用中國國家標準（CNS)A4規格（210 X 297公釐) .1« - (請先閱讀背面之注意事項再填寫本頁) * I I ! I I 1 訂 _!!1--丨, 經濟部智慧財產局員工消費合作社印·*·'Γ' 453 03 2 A7 _B7___ 五、發明說明（14 ) 基板偏壓電位，對於構成高電壓系電路CKT 1之M〇 S 電晶體之基板偏壓電位即不做控制。V d d Q ，V d d係 電源電壓*而有源時對於這些分別賦加3 . 3 V及1 . 8 V。V s s係接地電位，Vb p Q係候命時對於PMOS 之基板偏壓陚加欲賦加電壓之電源電壓。雖然不做特別侷 限惟本實施例係與V d d q同樣地3 · 3 V。V b p係 PMO S之基板偏壓電位。V b η係NMO S之基板偏壓 電位。S T B C 1係控制Μ 0 S電晶體所構成之電路 CKT2之基板偏壓之基板偏壓控制電路，ΒΑΤ 1係電 池。DC1 ，DC2 係 DC — DC 變換機，STBC2 係 候命控制電路，D 1 〇〜D 1 4係二極體。 首先說明第2圖之電源係，對於基板偏壓控制電路 STB C 1而由DC — DC變換機DC 1而由電池BAT 1被昇壓供給有，爲了產生候命時之基板偏壓電位用之電 源Vbpq，其電位係與Vbpq之電位相同之3 . 3V 。又高電壓系電路CKT1係以3.3V可動作之電路所 構成由V d d Q端子所給電。再者低電壓系電路CKT2 之電源係由V d d端子所供給_，對於V d d端子乃該經 D C — D C變換性D C 1所昇壓之3 · 3 V之電源（ V 1 〇 )係經D C — D C變換機D C 2而經降壓之後，通 經二極體D 1 〇而被供給。DC — DC變流機DC2之降 壓電位乃使V d d之値之成爲1 _ 8 V地予以設定。與由 DC - DC變流機DC 2及二極體D 1 0所成之通路成並 聯的連接有由二極體D11〜D14所成之通路。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印我 -I * I I I I - II * — — — — — 1! I r .1 - — II---I---------I_____ 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐〉 -17- 453 03 2 A7 _B7 五、發明說明（15 ) (請先閱讀背面之注意事項再填寫本頁) 接著說明基板偏壓係，電路C KT 2中之MO S電晶 體之基板偏壓V b p、V b η乃由基板偏壓控制電路 S TB C 1所控制。又關於高電壓系電路C ΚΤ 1及基板 偏壓控制電路s TB C 1中之MO s電晶體之基板偏壓之 値乃不做特別的限定。 再者第2圖中對於上述之電源系及基板偏壓係之訊號 以外之訊號配線並不特別的記述，該構成係不做特別的限 定。 經濟部智慧財產局員工消費合作社印.¾ 第3圖係表示第2圖之實施例之有源時及候命時之控 制方式。在電路CKT 2之有源狀態時，對於電路CKT 2之電源端子Vdd供給1 . 8V。1 . 8V之給電乃以 二極體DC 1 0降壓該以DC — DC變換器DC2所產生 之電壓之後予以給電。二極體一個傷之電壓降低V f乃大 約0 . 6V，所以四個二極體Dl 1〜D14之電壓降低 係成爲2 . 4V，而當VI 1之電位之能成爲1 . 8V地 使DC - DC變換機DC2動作時，即二極體Dl 1〜D 14即成爲OFF狀態。另一方面對於構成電路CKT2 之MO S電晶體之基板偏壓Vb p、Vb η上，由基板偏 壓控制電路S T B C 1分別賦加1 . 8 V及〇 V。 當電路C ΚΤ 2爲候命狀態1時，對於電路CKT2 之電源端子V d d係與有源狀態同樣洪給1 . 8 V。另一 方面對於構成電路c K T 2之Μ 0 S電晶體之基板偏壓 V b ρ ，V b η乃由基板偏壓控制電路S T B C 1而分別 賦加3 . 3 V及-1 . 5 V。由於基板偏壓效果而該構成 表紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） _ 18_ 〇3 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（16 ) 電路C KT 2之MO S電晶體之閾値電壓會變高，所以可 以抑制由電路C K T 2之亞閩値泄漏電流。 又，電路C K T 2之候命狀態2時，候命控制電路 STBC2乃使DC — DC變換機DC20FF，停止經 由二極體D 1〇之1 . 8V之給電。雖然由而VI 1之電 位會降低，惟使由二極體D 1 1〜D 1 4所成之通路導通 (ON)，所以V 1 1之電位不會降低至0 . 9 V以下 0 9V ( = 3 . 3V — 0 . 6VX4)，結果對於 CKT2之電源端子Vdd即供給0 . 9V。另一方面’ 對於構成電路CKT之M0S電晶體之基板偏壓Vbp ’ V b η乃與候命狀態1時同樣，對於基板偏壓控制電路分 別賦加3 _ 3 V及-1 · 5 V。 如前面所述，閘極長度（L g )短之MO S電晶體之 亞閾値泄漏電流乃（1 )不只是對於閘極電壓對於汲極電 壓也會指數函數的做變化。 (2 )加深基板偏壓時，即上述汲極係存性會變大， 等等顯示所謂由D I B L效果之特徵， 於是在第3圖之候命狀態時， (1 )與候命狀態1比較時，電路CKT2中之 λΐ〇S電品體之汲極電壓乃變低。 (2 ) Ρ Μ 0 S電晶體之基板偏壓電位乃在候命狀態 1時爲i . 5V(=3.3V—1.8V) ’而相對的成 ^2.4V(-3.3V-〇.9V)。 在候命狀態2時，即由上述（1 )及（2 )而 (請先閲讀背面之注$項再填寫本頁) " ί I---訂 II ! I----丨- 衣纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -19- 經濟部智慧財產局員工消費合怍社印製 ^3 03 2 A7 ________B7___ 五、發明說明（17 ) D I B L現象之效果變大，所以在候命狀態2中與候命狀 態1做比較時更可以抑制由亞閾値泄漏電流所致之電路 CKT2之消費電力之增加，又如第1 9圖所致，在電晶 體之OFF時G I DL電流不會流通等等所以在候命狀態 2中可以削減泄漏電流也。 第4圖表示其他之實施例。第3圖乃將候命狀態2之 基板偏壓電位V b p，V b η之値係控制爲與候命狀態1 之相同値，而第4圖之候命狀態3即將NM〇S之基板偏 壓電位V b η控制爲較候命狀態2之値（一 1 . 5 V )較 爲深之値（一 2，4 V )之實施例。此控制係令基板偏壓 控制電路STBC 1監視Vd d電位及Vb p Q電位使之 能產生基板偏壓電位V b p，V b η地予以設計即可實現 =如此之後，在第4圖之候命狀態3乃賦加較第3圖之候 命狀態2更加深之基板偏壓。於是在第4圖之候命狀態3 之情形下： (1 )與候命狀態1做比較時，電路C Κ Τ 2中之 Μ 0 S電晶體之汲極電壓係變低。

(2) pMOS之基板偏壓電位乃，對於在候命狀態 1 時爲 1 . 5V ( 3 . 3V— 1 . 8V)而成爲 2 . 4V (=3 · 3 V - 0 · 9 V )，再者N M OS之基板偏壓電 位係在對於候命狀態1中係—1 . 5 λ/而成爲一 2 _ 4 V 在候命狀態3中，由上述（1 )及（2 )而較第3圖 之候命狀態2而更可以抑制由亞閾値泄漏電流所致之電路 (請先閲讀背面之注§項再填寫本頁} -·晒 1----訂---------I ,---------------------------- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -20- 經濟部智慧財產局員工消費合作社印說 4 5 3 Ο 〇 ^ Α7 _____Β7____ 五、發明說明（18 ) c ΚΤ 2之消費電力之增加。 特別是在候命狀態3中雖然如上述（2 )而對於電路 C Κ Τ 2中之Μ 0 S電晶體有賦加較候命狀態1時更深之 基板偏壓，惟Μ 0 S電晶體之汲極-阱或阱、阱間之電壓 即，由於電源電壓V d d減少所以與候命狀態1時係相同 ，所以由此很深的基板偏壓之賦加而在Μ 0 S電晶體之汲 極、阱或阱-阱間沒有發生很大之電位差之虞。由而具有 不會有增加流通於ρ η接合處之接合泄漏之情形地可以很 深的賦加基板偏壓之效果。 在於第2圖中，電路CKT 1乃可合宜地使用於，與 設置於電路C ΚΤ 0之外部之其他之設備機構之間實施訊 號之接交時之I /〇電路。由於I /〇電壓乃須要使之成 爲與外部設備機構間所規定之某一範圍內之値才行，所以 I /0電壓乃V d d電壓之在候命狀態2或在候命狀態3 中而有所變化之狀態下仍然維持規定之値就會發生不合宜 之情形。所以V d d q電壓3 * 3 V乃在上述候命狀態2 或候命狀態3時其電壓値也不會改變，所以可以使用爲 1/ ◦電路之電源電壓。 - 如上所述，本發明乃在候命時，將基板偏壓使之與有 源時更深的予以賦加，並且將供給於該電路之電源電壓降 低。由而與先前例之只在候命時將基扳偏壓賦加之情形做 比較時，由於上述D I B L現象所致之效果而可以大幅度 的削減亞閩値泄漏電流3又使Μ 0 S電晶體之汲極-阱或 阱-阱間之Ρ η接合之電位差不太增大的（不增大Ρ η接 {請先閲讀背面之注意事項再填寫本頁) -I ---1---—訂·1 I — — — — — — I' 本紙張尺度適用中S國家標準（CNS)A4規格（210 X 297公釐） -21 - 453 03 2 經濟部智毯財產局員工消費合作社印製 A7 B7 五、發明說明（19 ) 合之泄漏地），使基板偏壓與以往方式做比較而可以加深 。又由於基板偏壓之效果使閾値電壓提高以資減低亞閾値 泄漏電流，再加上由此深之基板偏壓更可增加由上述D I B L現象所致之亞閾値泄漏電流之減少效果。同時也可抑 制由G I D L電流所致之泄漏電流之增大。 關於降低電源電壓時之基板偏壓値即，該値並不特別 做限定，只要是電源電壓之變低之候命狀態時，使之與「 有源狀態時」比較時使該基板偏壓更深的予以賦加就可以 c 關於在候命時所降低之電源電壓時之電源電壓値乃只 要該電源電壓所賦加之電路內之記憶電路（閂鎖， S R A Μ或寄存器等記億有資訊之電路內之電路）之記憶 內容之不會消去之電源電壓値就可以，或對於軟錯誤具有 充分之耐性之電壓値就可以，電源電壓値太低時，上述記 憶內容之保持乃會變得很困難，所以在第1圖或第2圖之 實施例即設定爲0 . 9 V。此最低電壓値係亦依存於構成 電路之Μ 0 S電晶體之閾値電壓’所以在本案並不做特別 之限定。 - 由於設定爲可以保持記憶於記憶電路之內容之電源電 壓値，所以自候命狀態2或候命狀態3而移行至有源狀態 時，完全的復歸於移行至候命狀態前之狀態’由而可以縮 短候命狀態與有源狀態之遷移時間。 再者，又由於在候命狀態2或候命狀態3之狀態時之 亞閲値泄漏電流或Ρ η接合泄漏電流（包含G 1 B L電流 本紙張尺度適用中國國家標準（CNS〉A4規格（210 x 297公釐） -22- — II----- 111 — . I---- - 訂·— II--II ·線！ (請先閱讀背面之注意事項再填寫本頁) 經濟部智毽时產局員工消費合作社印wr' 453 03 2 A7 ______B7_ 五、發明說明（2〇 ) )小，所以具有很容易實施，藉由流過於電源V d d之電 流値而實施電路C K T 0之半導體積體電路裝置之選別之 I DDQ試驗之特徵。再者做爲解決ρ η接合泄漏電流之 影響之別的方法，而採用測定電源電流之同時測定流過於 基板之基板電流而以計算來算出「隨件於I DDQ試驗之 電源電流之測定」之方法，惟依下面所示之本發明之手法 即更簡單的可實施IDDQ試驗。 接I D D Q試驗乃當電晶體之不實施開一關之靜止時 ，測定晶片之電源電流以資檢測出有無故障之有無之試驗 手法，如果沒有故障時，靜止時只有微小的電流之流過。 如果有故障即會流過大的電流。用做L S I之試驗手法時 如與主流之機能試驗（Function test )做比較即具有以較小 的試驗模式而可檢測出很多之故障之特徵。惟由發明人等 查出在以往之I D D Q試驗乃具有下述之各問題。 (A )以低閾値電晶體所構成之L S I上，由於電晶 體之未實施開關之靜止時，也有由於亞閾値泄漏電池所致 之電流之流通，所以無法分別，屬於由故障所隨伴之電流 ，或屬於由上述亞閾値泄漏電流所致之泄漏電流。於是 I DDQ試驗會變爲困難。另一方面，在I DDQ試驗時 賦加基板偏壓以資削減由上述亞閎値泄漏電流所致之泄漏 電流之手法時’即由上述Ρ η接合泄漏電流（包含 G I D L電流）而使I D D Q試驗變爲困難。 (Β )與機能試驗做比較時，在測定I D D Q電流上 耗時間 > 所以會使試驗成本增加。 冬纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公藿) -23 - — — — · L^r « I I I I I I I a — — — — — — — — I r (請先ra讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印髮 1 4^3 03 2 A7 ______B7___ 五、發明說明（21 ) 上述（A )之問題乃由在I D D Q試驗中測定電流時 ’在於本發明之候命狀態2或候命狀態3之狀態來測定就 可以解決（下面呼稱爲本發明之I D D Q電流測定方法） 。依此方法時，由於有故障時流過於電源V d d之電流， 及正常時流過於電源V d d之電流之比率會增大，所以故 障之檢出將變爲容易。 另一方面，接老化試驗乃，對於晶片賦加較通常爲高 之電壓（有時即賦加低電壓）對於晶片課以苛酷之條件由 而烤出初期不良而言。關於本案時之溫度條件時之溫度條 件等不做特別之限定。又雖然具有1使晶片動作來實施老 化試驗之方法，及不使之動作之下實施老化試驗之方法， 本案即對於它也不做特別之選定。又對於老化試驗之加速 試驗及加應力試驗在本案即以視做同一物。 又，老化試驗有，賦加基板偏壓之方法，及不賦加之 方法，惟並不特別的限定其方法。亞閩値泄漏電流乃變爲 高溫時有隨著增加之傾向，所以如果以高溫的實施老化試 驗時就有由亞閎値泄漏電流所致之熱狂走之危險性’於是 賦加基板偏壓之下實施老化試驗就可以減少亞間値泄漏電 流，就可以防止熱狂走。 在此老化試驗與I D D Q試驗之關係可選擇下面之二 種方法。 (1 )實施老化試驗之後，測定晶片之電流値而實施 不良選別。 (2 )在實施老化試驗之前後測定晶片之電流値而藉 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -24- I------------ill — — —— -------- (請先閲讀背面之注意事項再填寫本頁) A7 4 53 03 2 _____B7_ 五、發明說明（22 ) 由電流値之不同而實施不良之選別。 (2 )之方法中，與（1 )之方法比較時，由老化試 驗而很容易檢出潛在的不良之加速之利點。 另一方面，（1 )之方法係以一次之電流測定就可以 做不良品之測定，所以有可削減試驗時間之利點。 以上述（1) (2)之兩方之電流測定而可以使用本 發明之I D D Q電流測定方法也。 於第1 6圖表示關於（1 )之方法之流程之一例（以 流程圖表示）。（對於（2 )之手法也可以同樣的實施因 此本案中省略其說明）。 首先以步驟1 6 0 1 ，1 6 0 2而使電源電壓提高於 通常動作電壓之1.8V以上以資實施老化試驗’以資烤 出故障。 接著，在步驟1603 ， 1604將電源電壓降氐至 較通常動作電壓爲低’再賦加基板偏壓而實施電流測定。 (本發明之I DDQ電流測定方法）。在步驟1 6 0 5中 ，如果所測定之電流値係大於規定値即認定爲不良品而做 選別。此後對於良品者係在步·驟1 6 0 6 ’ 1 6 0 7而對 於晶片賦加通常電源電壓’又不賦加基板偏壓之下實施機 能試驗（F u n c 11 ο n t e s t )。而後在步驟1 6 0 8而以該機能 試驗之結果實施選別。對於步驟1 6 0 1〜1 6 0 7之周 園溫度等環境不做特別的限定。 本例中，在步驟1 6 0 2以實施試驗之程序來做晶片 之選別也可以。再者，在此所實施之試驗之程序中也可以 本紙張尺度適用中國國家標準（CNS)A4規格<21〇x297公爱) -25 - — 111 — — —— — — — ! I----— — 訂--------r, (請先閱讀背面之注意事項再填窝本頁) 經濟部智慧財J局員工消費合作社印装 經濟部智慧財產局員工消費合作社印裝 4 53 〇3 2 A7 _B7___ 五、發明說明（23 ) 包含在實施I D D Q試驗之前之輸入對晶片之試驗之模式 。在使用某一種掃瞄來輸入試驗模式時’也可以在步驟 1 6 0 2來實施該輸入。再者步驟1 6 0 6之晶片之電源 電壓乃也可以選用晶片之動作電源電壓之範圍中之苛路 (Worst)條件（例如 Vdd = 1.6V)。 再者，在步驟1 6 0 5而實施時，雖然也可以採用， 如果有流過比某一絕對値大之電流時’就判斷爲故障之手 法。惟如果半導體積體電路裝置係以某一個製造單位的予 以製造時，即以其製造單位（例如批單位或晶片單位）內 做統計，所以在製造單位內顯示，較在統計上之標準値有 大偏差之電流値（例如偏差3 σ以上之電流値）’就認定 爲不良品就可以。或使用上述二個方法之兩方來判斷也可 以。泄漏電流係在Μ 0 S電晶體之閾値電壓有偏差時就會 顯現很大之變化，因此以製造單位就有很大的偏差。惟在 同一製造單位內就顯現比較均一之特性’所以上述統計的 不良之判定就很有效。 關於I DDQ試驗之第二個問題點之（Β)而言，雖 然可以藉由改良用於測定晶片-之電源電流之I C試驗器等 之電流測定裝置而可以解決某一程度’惟如首先於 I D D Q試驗欲改變基板偏壓時’即新的需要爲驅動基板 弔之時間，而欲藉該晶片內部產生基板電壓時（例如在第 1圖中，在基板偏壓控制電路STBC 1內具有電壓產生 電路）時，由於通常晶片內之電壓產生電路之驅動動力不 太大，所以欲將基板驅動到所欲之電壓係需要比較的時間 本紙張尺度適用辛國國家標準（CNS)A4規格（210 X 297公釐） _ 26 -----------—-ki· — !·訂線· F (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作让印巧 453 〇3 2 ^ A7 _______B7 五、發明說明⑵） 〇 爲了解決此問題，在第1 7圖之實施例中，使之由晶 片之外部也可以供給基板偏壓用之電源也。 第1 7圖中，標號1 7 0 Q係晶片，晶片1 7 0 0係 除了電源墊1701，1702之外也具有基板墊 1703，1704° 電源墊1701 ， 1702係連接於電路之電源端子 ’基板墊1703，1704係連接於構成電路之電晶體 之基板端子。1 7 0 6乃雖然並不是特別必要者，惟相當 於第2圖之基板偏壓控制電路S T B C 1者係設於晶片內 部之基板偏壓控制電路，1 7 0 5係晶片中之電路之一例 ，本案中爲了簡化而圖示了 CMO S變換機之例子。 於I DDQ試驗時，由晶片之外部對電源墊1 70 1 ，1 7 0 2供給電壓之同時，對於基板墊1 7 0 3， 1 7 0 4也供給電壓=通常由於晶片外部之裝置（例如 I C試驗機）之電壓供給電力係很高所以在短時間就可以 使電源電壓與基板偏壓之値之兩方之値安定於所欲之値也 〇 再者將此晶片予以封裝時，電源墊係以結合劑等而連 接於封裝之梢上。基板墊1 7 0 3，1 7 0 4係雖然並不 特別的須要以結合劑等來連接於封裝之梢上’惟如果在 I D D Q試驗之前做晶片之封裝面後須要使之動作即予以 連接就可以。 其他之本發明之解決對策有，在試驗時可以高速的驅 — — — I!!!· t^_ I I — 11 訂 (請先Μ讀背面之注意事項再填寫本頁) 各纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -27- 453 03 2 Α7 Β7 五、發明說明（25 ) 動基板偏壓起見，可以採在晶片內內藏有電壓產生電路之 方法。具體的一個方法係準備二種以上之電壓產生電路。 而將其一方用做I D D Q試驗之專用之方法。乃利用該電 壓產生電路之消費電力係不用掛心。而構成一個能夠以高 速的將基板偏壓安定化之某一値之電路。另一方面’另一 個使用於減低晶片之候命時電流之電壓產生電路即設法構 成爲能成爲低電力。如上所述的依用途而換用電壓產生電 路即可以解決上述問題（B )。當然也可以使用一個電壓 產生電路而使之能備有複數之動作狀態，隨著用途而以最 適宜之動件規格使之動作也可以。 以使用在上面所說明之本發明之I D D Q電流測定方 法之I D D Q試驗時，就可以與它組合之各種之試驗項目 C包括老化試驗）而以種種的組合就可以做晶片之試驗， 惟在本發明中，至少在I DDQ試驗時，將電源電壓（通 常電壓）降低於較晶片之通常之動作時之電源電壓較低， 再將基板偏壓加深至較晶片之通常動作時更深之下實施電 測定時即其組合乃不做特別的限定。 經濟部智慧財產局員工消費合作社印製 <請先閱讀背面之注意事項再填寫本頁} 又，進一步，在本發明之I D D Q電流測定方法時， 基板偏壓維持原狀，只將電源電壓降低至較通常電壓爲低 而不賦加基板偏壓地實施測定也可以。主要將該於晶片之 選別試驗時所實施之I D D Q試驗時之電源測定乃在於設 法令流過於晶片之電源用之亞閾値泄漏電流或ρ η接合泄 漏電流（包含G I D L電流）能變小地予以調整電源電壓 値及基板偏壓地實施就可以。 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公餐） -28- 4^3〇32 Α7 ___ Β7 五、發明說明（26 ) 在上述I D D Q試驗時所降低之電源電壓之電源電壓 値乃只要不會令所賦加之電源電壓之晶片內之記億電路（ 記憶了閂鎖或S R A Μ或存取器等之資訊之電路）之記憶 內容之電源電壓値就可以。一般而言，如果使電源電壓値 降的太低時，即上述記憶內容之保持變爲很困難，加上電 路之動作變爲不安定，由而在電源端子間有亞閾値泄漏電 流以外之別的原因所致之電流之流之虞。而此最低電壓値 亦依存於構成電路之Μ 0 S電晶體之閾値電壓，因此本例 中不做特別之限定。只要能判別故障時，即採用較上述之 不會消去記憶電路之記憶內容之最低電壓更低之電壓値亦 可以。 再者，在晶片中亦有，在通常動作時，以二種以上之 電源電壓而可動作者，而對於各自之電源地實施I DDQ 試驗時，使用上述之種種方法而同時的予以測定所有電源 之電流亦可以，或每次一個或每次數個地依順測定也可以 〇 經濟部智慧財彦局員工消費合作社印*'!衣 <請先閱讀背面之注意事項再填寫本頁) 又再說，晶片中也可能含有，如定電流源電路一般， 在通常動作時有少量之電流丨荒通於電源端子間之電路（下 面稱這種電流謂「定常電流」）此時就無法區別是由於故 障所致之電流或定常電流*因此無法正常的達成I DDQ 試驗，此時即以第1 8圖所示的構成晶片就可以，第1 8 圖中，標號1 8 0 0係表示那一樣之晶片，電路群 1 8 0 1係上述定常電流會流通之電路群，電路群 1 8 0 2即定常電流不流過之電路群。電源墊1 8 0 3及 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -29- 453 03 2 經濟部智"財產局員工消費合作社印以 A7 B7 五、發明說明（27 ) 1804係連接於電路群1801，電源墊18〇5及 ]_ 806係連接於電路群1802 ° 1 807及1808 係半導體開關，在第1 8圖中之圖示中分別只有各—個塾 ，适是爲了簡化圖所採之策並不特別的限定墊之數目，又 關於基板偏壓關連端子之連接乃與第1圖〜第17圖者同 樣，因此本圖中予以省略。 在I DDQ試驗時，乃將開關1 8 07及1 808予 以OF F。使用電源墊1 8 0 5及1 8 0 6而實施本發明 之I DDQ電流測定方法（當然該時對於電源墊1 8 〇 3 及1 8 0 4也賦加規定之電壓）。由於不受定常電流會流 通之電路1 8 0 1之影響地可以實施晶片1 8 0 0之 I D D Q試驗。 另一方面，在這些試驗時以外時，乃令開關1 8 0 8 ◦ Ν而連接電源墊1804與1806，使開關1807 ◦ Ν而連接電源墊1803與1805。不使用開關 1 8 0 7，1 8 0 8而在晶片外以結合劑而分別連接電源 墊1804與1806及電源墊1803與1805 *或 在印刷基板（P C Β )上將這些予以連接亦可以。惟如第 1 8圖所示，在晶片內使用開關來低電阻的連接時，可以 防止電路1 8 0 1與電路1 8 0 2之電源電壓水平之由雜 誌等而發生偏差，可以防止誤動作或增加消費電力也。 開關1 8 0 7及1 8 0 8之構成方法不做限定’可用 C Μ 0 S開關來構成，再者如果電源墊1 8 0 3爲正電源 側〔V d d )，而電源墊1 8 0 4爲負電源側（V s s ) I —— — — — — —I — · — I I I I--— — — — — — — I <請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐> -30- 經濟部智慧財產局員工消費合作社印？TH- 453032 A7 _____B7___ 五、發明說明（四）

，開關1807以PMOS，開關1808係以NMOS 來構成就很合宜，這些開關之控制方法也不做特別之限定 〇 第2圖中，DC — DC變換機DC 1所昇壓之電壓經 D C — D C變換機D C 2予以降壓而做爲V d d雷壓來供 給。相對的D C — D C變換機乃將來自電池BAT 1之電 壓直接地予以降低或昇壓做爲V d d電壓亦可以.此時由 於自電池BAT 1而以D C - D C變換機之一般就可以獲 得V d d電壓所以可能獲得高效率之電壓變換。 第1 3圖乃與第2圖不同之別的實施例。 B AT 2係電池，而與第2圖所不同之處係，候命時 之對於Vd d之電源洪給並不是從DC — DC變換機DC 1所供給而是由電池B A T 2所供給之點。在於候命時， 即由與電池ΒΑΤ 1不同之電池來供給電路CKT0之電 源。所以可使用較電池之開路電壓爲小之電池於電池 B A Τ 2。電池B A Τ 2雖不做限定，性鎳氫電池或鎳隔 電池乃適合於該開路電壓。 致於本發明之候命狀態2.或候命狀態3之實限手段並 不侷限於第2圖或第1 3圖之構成，例如第2圖之，使用 由D C - D C變換機D C 2及二極體D 1 〇所成之通路以 及二極體D11〜D14之通路之電源電壓之切換方法乃 ，使D C - D C變換機D C 2備了輸出電壓之切換機能就 可以實現同樣之情形。 第1 4圖表示此種實施例，在第1 4圖乃替代於第 表纸&又度適用中國國家標季（CNS)A4規格（210 X 297公釐) ]〇1 - (睛先閲讀背面之>i意事項再填寫本頁)

it^ - I----— 1 訂-----—II I -n ii J· ϋ n I n . A7 4 53 03 2 _B7___ 五、發明說明（29 ) 1 3圖中所示之二極體開關，而使用了電源切換器p SW 。電源切換器p SW乃當V i η之電壓高於某一基準電壓 時使V i η與Vo u t短路，又小於某一基準値時即使 Vb a t與Vo u t短路。依此方法而可以將電源之切換 成爲與使用二極體開關時同樣自動的實施切換也。 第1 4 ( B )圖係電源切換器P SW之實施例，標號 301係比較器，302係基準電壓產生器，305及 306係變換機，307及3 10係PM0S電晶體， 308及309係二極體，在比較器30 1對於v i η之 電壓値與基準電壓產生器3 0 2之輸出，將比較結果輸出 於304，由此比較結果而將PM0S電晶體307或 3 1〇其中之一導通（ON)。二極體308 ，309係 使用於有P Μ 0 S電晶體之電流驅動能力以上之電流時之 旁通之用。Ρ Μ 0 S電晶體係須要電流驅動能力，所以如 果程序上有使用之可能時，也可使用。使用二極體開關之 第2圖之方法時，二極體之電壓之下降V f會構成一問題 ，而第1 4圖之方式即不會發生此問題。 第1 5圖乃再一個別的實施例。 本例中，電池乃由BAT1及BAT3之二個電池來 構成，在有源時使用電池B A T 1 ，候命時使用電池 BAT 3。又在電路CKT0內藏有用於產生候命時之電 路CKT2用之電源電路320。電源電壓320係由操 作放大器3 2 2及PM0S電晶體3 2 3以及基準電壓產 生器3 2 1所構成。 ----I--------^---— — — — — 訂·！ 線 《請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） -32- 經濟部智慧財產局員工消費合作社 4 53 03 2 A7 ____B7____ 五、發明說明（3〇 ) 本例中基準電壓產生器3 2 1之輸出電壓係〇 . 9V ，標號3 24係Vdd電位監視器，當Vdd爲〇 . 9V 以上時，將電源電路320之動作予以OFF，而0 , 9 V以上時，即將電源電路3 2 0之動作予以Ο N。 電源切換器PSW即在第14(B)圖所示者。 第1 5圖與第2圖者比較時，沒有候控制電路 STBC 2 ，而藉由來自DC — DC變換器DC 1之電源 供給來實施候命控制。 詳述之，在有源狀態時，自電池B A T 1之電源係以 DC — DC變換機DC 1而被昇壓或降壓而安定化於 3 .3V之後，通過電源切換器PSW供給於VddQ及 Vb p q。又DC-DC變換機d c 1之輸送也輸入於 DC—DC變換機而在此降壓爲1 . 8V，做爲Vdd供 給於電路CKT0。Vd d電位監視器3 2 4係監視 V d d之電位，由於V d d係0 . 9 V以上所以電源電路 3 2 0乃被斷通（〇 F F )。 另一方面，在候命狀態時，自DC — DC變換機DC 1之電源供給乃會被停止，於是電源切換器P SW乃短路 電池B A T 3之輸出V b a t與V 〇 u t ’對於V d d q 及V d p q供給電池B A T 3之電源。又’不會有來自 D C - D C變換機D C 2對V d d之電源供給。 V d d電位監視器3 2 4乃監視V d d之電位’由於 V d d成爲〇 . 9 V以下所以使電源電路3 2 0予以〇 N :於是對於V d cl由P Μ ◦ S電晶體3 2 3將供給與基準 !!! — !1- _^ _!111 訂 — —— — —--! (請先閲讀背面之注意事項再填寫本頁) 木紙張尺度適用中國0家標準（CNS)A4規格（210 X 297公釐） -33- ^3 03 2 A7 ____B7_ 五、發明說明（31 ) 電壓產生器3 2 1之輸出電壓相同之電位〇 . 9V。 電池B A T 3不做特別之限定’惟從其開路電壓及能 量密度之觀點很適合於使用鋰電池。 由於電源電路3 2 0乃不需要線圈等’因此容易積體 電路化，如將電路C K T 〇做成一半導體晶片時’即具有 除了電路C K T 0以外之使用於候命時之特別之電源電路 之利點。又與第1 4圖同樣，與使用有二極體開關之第2 圖之方法做比較時，具有沒有二極體之電壓下降v f之問 題之利點。 雖然在第2圖，第1 4圖中申述’候命控制電路 STB C 2係設於電路CKT 〇之外’惟亦可以設置於電 路CKT0之內，此時’即由來自電路CKT0之訊號而 使自己之電源電壓予以變化。或內藏於電路c κ τ 1也可 以，由於電路CKT 1之電源電壓並沒有如v d d電位之 變動之大，所以電路c KT 1之電路設計比較容易做。再 者雖然在電路CKT0內’也可以將與v d d不同系統之 電源供給於候命控制電路s T B C 2也。 經濟部智慧3Ϊ產局員工消費合作社印¾ (請先閱讀背面之注意事項再填窝本頁) 除了上述第2圖’第1 3—圖’第1 4圖’第1 5圖所 不之實施例之外仍然有各種之構成得於採用。下面以第2 圖之構成爲基礎來顯示其他之實施例’綜而言之’主要乃 ，具備有：，與有源時做比較將該基板偏壓予以更加深， 父降低供給於該電路之電源電壓」之電力減低模式’而可 實現候命時之低電力化，即其構成乃不須做特別的限定。 第6圖係，將第2圖之電路CKT 2分離爲：在於候 太紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .34- 4 53 〇3 A7 _B7__ 五、發明說明（32 ) <請先閱讀背面之注$項再填寫本頁) 命狀態將電源0 F F時，即可消去保持於電路內之資訊， 而電源電壓復元時欲移行於有源狀態時有妨礙之電路 CKT 3，及沒有上述顧慮之電路CKT4時之實施例。 候命時消去電源也不會有妨礙之電路C K T 4乃介著 電源開關S W 1而供給有電源V d d c 。電源開關S W 1 係以候命控制電路S T B C 2來控制，候命時將電源開關 SW1予以OF F就可以隔斷電路CKT4之電源供給。 由而可以削減流通於電路C K T 4之由亞閾値泄漏電流所 致之電力之消。 當於候命時將電路CKT3之電源予以OFF時’爲 了被通電之電路C KT 3不會誤動作起見，在電路CKT 3與電路C K T 4之間需要有輸出固定電路或輸入固定電 路。惟如果使用NAN D或NOR等之CMO S電路就很 簡單的實現，所以本例中省略之。 使用本發明之第1圖之方法來削減候命時之亞閾値泄 漏電流，又組合了如第6圖之方式之切斷該切斷了電源也 不構成妨礙之電路之電源之方法，由而可以達成系統全體 之低電力化也。 - 經濟部智慧时產局員工消費合作社印焚 第7圖乃，將第6圖之電源開關SW1設於電路CK T 0內時之實施例。 S T B C 2係候命電源控制電路，將控制電路c K T 4之電源電壓V d d _ v以及V s s — v。在候命狀態中 對於電路C K T 4之電源電壓V d d — v及V s s - v係 賦加有例如1 · 〇 V及〇 . 8 V。由於對電路C K T 4只 本紙張尺度適用中國國家樣準（CNS)A4~規格（210x297公« ) 35 - 經濟部智慧时產局員工消費合作社.£.契 4^3〇32 A7 ___B7___ 五、發明說明（33 ) 供給〇 . 2 v之電位差，所以無法記憶該記憶於電路 c Κ T 4內之資訊，惟大幅度的可以減低流通於電路 c K T 4內之亞閎値泄漏電流，當地也可以採用第6圖同 樣之對於Vdd — v，Vs s_v賦加0 . 9V而完全隔 斷電源也可行。 第8圖係表示電路C Κ T 4及候命電源控制電路 S TB C 2之實現方法之實施例。 nee 11 1〜nee 11 η乃CMOS邏輯電路 ，其基板偏壓係連接於Vb p及Vb η。又各自單元之電 源端子係連接於假想電源V d d _ ν及V s s — ν = CMOS邏輯電路（標準單）nc e丨1之一或這些組合 係相當於電路C Κ T 4，再者開關單元（電源電壓控制機 構）s w c e 1 1乃構成電源控制電路C T B C 2之一部 份。 在開關單元swe e 1 1中，PMOS基板偏壓 Vb p及NMOS基扳偏壓Vb η乃分別介著MOS電晶 體ΜΡ 1及ΜΝ 1而連接於電源V d d及V s s。所以當 P Μ 0 S基板控制訊號c b p及N Μ 0 S基板控制訊號 cbn之分別‘L’及‘Η，時，在基板偏壓Vbp、 V b η乃被賦加電源電壓。又P Μ 0 S基板控制訊號 c b ρ及Ν Μ 0 S基板控制訊號c b η之分別爲‘ Η ’及 •L·時，由第8圖上不圖示之外部電路而供給Vbp及 V b η電位 3 另一方面，假想電源V d d - ν及V s s - ν乃分別 ------I ---n I i m II--訂.！ I---r (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格<210 X 297公« ) -36- ^3 03 2 Α7 Β7 五、發明說明（34 ) -I -----------,^· I I (請先閱讀背面之注意事項再填窝本頁) 介著MO S電晶體MP 2及MN 2 ’而連接於電源V d d 及Vss。所以電源切換訊號PWSW爲‘H'時，假想 電源V d d — v及V s s — v係分別連接於電源V d d及 Vss。又電源切換訊號PWSW爲‘L’時’假想電源 V d d — v及V s s — v呈顯高阻抗狀態，而該電位乃成 爲連接於假想電源Vd d — v及V s s - v間之電路之泄 漏電流等所決定之値。 第8圖中，C P 1及C P 2乃爲了使電源電壓之變動 減少之用之所謂旁通電容器，雖然不特別的設置亦可以’ 惟旁通電容器CP1乃爲了降低Vdd - v及Vs s - v 之A C性之阻抗上很有效者。 第9圖係表示動作波形之實施例。在有源狀態中 PMOS基板控制訊號c b p及NMOS基板控制訊號 cbn分別成爲0V，1 . 8V。基板偏壓Vbp, -線· V bn乃被賦加電源電位1 · 8V及〇V。此時電源切換 訊號PWSW乃被供給1 . 8V ’假想電源Vdd — ν及 V s s — v分別被供給電源1 . 8 V及〇 V。 經濟部智慧財產局員工消費合作社印製 在候命狀態4中’對於P- Μ 0 S基板控制訊號c b p 及X Μ Ο S基板控制訊號c b η乃被賦加3 · 3 V及 一 1 . 5 V，V b ρ及V b η乃分別被賦加3 . 3 V及 —標準單元 ncell 1 〜ncell η 之 電路中之Μ ◦ S電晶體之基板偏壓即加深。由基板偏壓效 果而閾値變高，可以減低亞閾値泄漏電流。 在候命狀態5中，乃在候命狀態4之狀態加上電源切 -37- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 453 03 2 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（35 ) 換訊號PWSW會成爲0V。由而假想電源Vdd — ν及 V s s 乃從電源Vd d及V s s被切離9由而假想電 源Vdd — v及Vs s — v之電位將成爲由泄漏等所決定 之値（本例係1 . 0V及〇 . 8V)。標準單元ncell l~ncell η之電路中之MO S電晶體之基板偏壓乃加深，除 了由於基板偏壓效果而閩値會變高之外，又由D I B L現 象而nee 1 1 1〜nee 1 1 η之電路中之MOS電晶 體之閾値會變爲相當的高，由而大幅度的可以減低亞閾値 泄漏電流3 關於MOS 電晶體ΜΡ1 ，ΜΡ2 ，ΜΝ1 *ΜΝ2 之閾値電壓雖然不特別限定，惟如果設定於低閾値時由於 會有泄漏電流之流通，因此全體而言很難達成低電力低， 所以使用高閩値之Μ 0 S電晶體爲宜，但是Μ 0 S電晶體 ΜΡ 2及ΜΝ 2係在候命時會很深的被賦加該基板偏壓， 因此ΜΡ 2及ΜΝ 2之閾値電壓會變高，所以MO S電晶 體Μ Ρ 2，Ν Μ 2可使用低閾値之Μ 0 S電晶體。 關於MO S電晶體之氧化膜之厚度而說，由於在候命 時會將高電壓賦於閘極一源晛或閘極-汲極之間，所以Μ 〇 S電晶體ΜΡ 1及ΜΝ 1之氧化膜之厚度須要厚於標準 單元n c e 1 i 1中之MOS電晶體之氧化膜之厚度。另 一方面Μ Ο S電晶體Μ P 2及Μ N 2之氧化膜乃，由於在 閘極、源極或閘極、汲極間不會賦加高電壓所以與標準單 it n c e 1 1 1中之M OS電晶體之氧化膜之同一氧化膜 學度就夠。 ---- ----— — — IP ---J I I I ^ *1 - - — — — — — (請先閱讀背面之注意事項再填寫本頁) 表紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -38- 經濟部智慧財產局員工消費合作社 ^^3 032 A7 __ B7____ 五、發明說明（36 ) 由於多數的設置第8圖之開關單元swcwll 1， 由而在於有源時可以低阻抗的將基板偏壓V b p及V b η 以及假想電源V d d - ν及V s s — ν分別的連接於電源 V d d ，V s s 。 第1 0圖及第1 1圖係開關單元swc e 1丨1之配 置方法之實施例。由於假想電源v d d — v及V s s - v 乃對於nee 1 I 1〜nee 1 1 η而言將成爲電源線， 所以爲了高速動作須要有將阻抗盡量變小之必要。多數的 配置開關單兀swe e 1 1 1時就該份重地可減低阻抗’ 惟所能增加之數量也有限’並且多數的配置5|<: e i 1 1時將招致面積之增加。 第ίο圖表示有效率之開關單元swc e 1 1 1之配 置者，在第1 0圖中假定被處理之訊號之流向係圖所示之 X方向。 在第10圖中nee 112與nee 11 5’或 nee 1 1丨與nee 1 1 4會同時動作’但是 ncell2 與 ncell 1 及 ncell5 與 n c e 1 1 4不會同時動作v因此連接於一條假想電源

Vdd-v及Vs s — v之電路中同時的會動作之電路數 會變少 第1 1圖係表示其他例子。假定在第1 1圖所處理之 訊號之流向係圖示之γ方向。 第 11 圖中 3 或 n c e 1 1 4與n c e 1 1 5係同時的動作之可丨生很商 ^纸張尺度適用中國國家標準（CNS)A4規格（21CU 297公爱Γ -39- - ----mli — 1 — l· 1*^--- I I 1 I I ^--------I (請先《讀背面之注Ϊ項再填寫本頁) 4 53 〇3 2 A7 B7 五、發明說明（37 > ’所以連接於一條假想電源V d d — v及V s s _ v之 CMO S電路係多數個同時的會動作。 使連接於一條假想電源之電路之同時的不會有多數動 作地’將訊號之流向與假想電源之方向設計爲成平行方向 ’就可以抑制流通於假想電源之電流之峰値。如果電流峰 値變低時’就在於相同之電源阻抗時所發生之電源衝擊量 乃可減少’因此實效的說，可以獲得與使假想電源成爲低 阻抗等效之效果，由此觀點而言，第1 1圖之配置方法乃 與第1 0圖之配置相比乃屬非有效率之配置方法。 第1 0圖之電源網及訊號之流向之設計乃例如在數據 通路之設計就很容易實現，數據通之訊號之流向係有規則 所以很容易設計成爲與假想電源成平行狀也。 第1 2圖係，電源配線Vdd，Vs S ，基板偏壓控 制線Vbp，Vbn，cbp，cbn以及電源切換線 PWSW之佈置例子。 在圖之橫方向配線有，以Ml (第1層金屬配線）所 配線之Vdd ’ Vs s ，Vbp，Vbn係平行的予以配 線。在縱方向即有，以Μ 2 C第2層金屬配線）所配線之 V d d ，V s s ，V b η ，c b p ，c b η ’ p w s w 係 配線在s w c e 1 1上’而在Μ 1與Μ 2之交點分別以網 g 狀的連接有 V d d ’ V s s ，V b ρ ’ V b η。 將數據通路之訊號之流向使之爲訊號流向之箭示方向 ，由而可以抑制連接於一條之假想電源之電路之同時動作 之數Η。圖中之標號乃與第1 1圖前所示之標號相同。 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .40- <請先閲讀背面之注意事項再填寫本頁) --------訂---------線 — , 經濟部智慧时產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印*:< 4^3 03 2 A7 ___B7___ 五、發明說明<?8 ) 本發明之主要效果如下。 (1)藉由基板偏壓效果，及DIBL現象之閩値電 壓之變化而可抑制在候命狀態下之亞閾値泄漏電流所致之 消費電力之增加。 (2 )不致於增大Μ 0 S電晶體之汲極—阱或阱-讲 間之電壓之下，實效的可以將很深的的基板偏壓賦加於 Μ 0 S電晶體。 本發明並不侷限於上述實施例中所述者而在不逸脫本 發明之精神及專利範圍之下仍可以做種種變形或改變態樣 ，這種改變亦屬於本發明之範疇。 圖式之簡單說明 第1(A) ， （Β)圖係表示本發明之最基本的實施 例之圖。 第2圖係表示本發明之更具體的實施例之圖。 第3圖係表示第2圖之控制波形之圖。 第4圖係表示與第3圖不同之控制例之圖。 第5(A) ， （Β)圖係表示先前例之圖。 第6圖係在第2圖之實施_例上具備電源電壓控制機構 時之责施例之圖。 第7圖係表示電源電壓控制機構之與第6圖不同之別 的實施例之圖3 第8圖係表示電源電壓控制機構之更具體之實施例之 ：W! 第9圖表示第8圖之控制波形之圖。 本紙張尺度適用中困國家標準（CNS)A4規格（21〇χ 297公釐） -41 - — — — — — —— —— — — — * — — — — — — — 11111111 1 I (請先《讀背面之注意事項再填寫本頁) 453 〇32 經濟部智慧財產局員工湞費合作社印製 A7 B7 五、發明說明（39 ) 第1 0圖表示第8圖之swc e 1 1 1之有效率之配 置方法之實施例之圖》 弟1 1圖係表不第8圖之swc e 1 1 1之非效率的 配置方法之實施例之圖。 第1 2圖係在數據通路電路適用第8圖之實施例時之 佈置例之圖。 第1 3圖表示電源電壓控制機構之與第6圖不同之別 的實施例之圖。 第14(A) ’ （B)圖表示電源電壓控制機構之與 第6圖不同之別的實施例之圖。 第15圖表示電源電壓控制機構之與第6圖不同之別 的實施例之圖。 第16圖表示本發明之晶片之試驗順序之實施例之圖 0 第1 7圖表示本發明之晶片端子構造之實施例之圖。 第18圖表示本發明之晶片電源端子構造之實施例之 圖。 第1 9圖表示氧化膜膜厚-度薄之Μ 0 S電晶體之汲極

It流（I d )之閘極電壓（V g s )依存性之圖。 主要元件對照 1 〇〇 含有MOS電晶體之電路 i 〇 1 電源電壓控制電路 ]〇7 基板偏壓控制電路 --k--------訂---------線 (請先閲讀背面之注意事項再填寫本頁) 衣紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） -42- 453 03 2 A7 B7 五、發明說明（4〇 ) 經濟部智慧財產局員工消f合作社 103 狀態控制線 200 以MOS電晶體所構成之電路 201 狀態控制線 202 基板偏壓控制電路 203 狀態控制線 301 比較器 302 基準電壓產生器 303 電路 304 電路 305 變換器 306 變換器 307 PMOS電晶體 308 二極體 309 二極體 310 PMOS電晶體 1701 電源墊 1702 電源墊 1703 基板墊 ^ 1704 基板墊 1705 晶片中之電路 1706 基板偏壓控制電路 1800 晶片 1801 電路群 1802 電路群 --I - ----I I 11 ' I — I ( I I 1 -------1 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -43- 經濟部智慧財產局員工消費合作社印^ 03 2 A7 _B7 五、發明說明（41 ) 1803 電 源 墊 1804 電 源 墊 1805 電 源 墊 1806 電 源 墊 1807 半 導 Mtttt 體 開 關 1808 半 導 體 開 關 CKT0 電 路 CKT1 電 路 CKT2 電 路 CKT3 電 路 CKT4 電 路 STBC1 基 板 偏 壓 控 制 電 路 STBC2 候 用 控 制 電 路 DC1 D C — D C 變 換 器 DC2 D C — D C 變 換 器 BAT1 電 池 BAT2 電 池 BAT3 電 池 PSW 電 源 切 換 器 S W i 電 源 開 關 D10 二 極 體 Dll 二 極 體 D 1 2 二 極 體 D! 3 二 極 體 ---------i/kii! — 訂！---I 線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -44 - 4^3〇32 A7 B7 五、發明說明（42 ) 經濟部智慧財產局員工消費合作杜印製 D14 二 極 體 s w c e 11 1 開 關 單 元 swceil 2 開 關 單 元 MP1 Μ 〇 S 電 晶 體 MP2 Μ 〇 S 電 晶 體 CPI 旁 通 電 容 器 MN1 C Μ 〇 S 邏 輯 電 路 MN2 C Μ 〇 S 邏 輯 電 路 nc el 1 1 c Μ 〇 S 邏 輯 電 路 ncell 2 c Μ 0 S 邏 輯 電 路 ncell 3 c Μ 0 S 邏 輯 電 路 ncell 4 c Μ 〇 S •;、辟 趣 輯 電 路 ncell 5 c Μ 〇 S 邏 輯 電 路 ncell n c Μ 0 S 邏 輯 電 路 1700 晶 片 320 電 源 電 路 321 基 準 電 壓 產 生 器 322 操 作放 大 器 323 P Μ 〇 S 電 晶 體 324 V d d 電 位 模 擬 器 ----------- ---‘^vi------訂·1-1 — ！-15^ <請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） -45-

Claims (1)

1. 453 〇32

   補充__ 六、申請專利範圍 附件1 第88 1 1 4 1 2 5號專利巾誚案 中文申請專利範圍修TH本 ---------- !t--------訂· (請先閲讀背面之注意事項再填窝本頁) 民國9 0年3月修正 1 · 一種半導體裝置，其特徵爲具備有： 含有P Μ 0 S電晶體及N Μ ◦ S電晶體之電路，及 對於上述Ρ Μ 0 S電品體及上述Ν Μ ◦ S電晶體供給 電源電壓之電源電壓控制電路，及 對於上述P Μ 0 S電晶體及N Μ 0 S電晶體供給基板 偏壓電壓之基板偏壓控制電路， 而上述Ρ Μ 0 S電晶體及上述Ν Μ 0 S電晶體之閘極 絕緣膜厚乃分別爲5 n hi以下， 第1之狀態下，上述基板偏壓控制電路係分別對於上 述PMO S電晶體及上述NMO S電晶體供給基板偏壓電 壓，而上述電源電壓控制電路係供給第1之電源電壓及較 上述第1電源電壓之電壓値爲低電位之第2電源電壓， 經濟部智慧財產局員工消費合作社印製 在第2之狀態下，上述基板偏壓控制電路係，將供給 於上述Ρ Μ ◦ S電晶體之基板偏壓電壓，於上述第1狀態 時控制成爲較供給於上述Ρ Μ 0 S電晶體之基板偏壓値爲 高之高電位，而將供給於上述Ν Μ 0 s電晶體之基板偏壓 電壓，於上述第1之狀態下控制成爲較供給於上述 Ν Μ 0 S電晶體之基板偏壓値爲低電位1而上述電源+電壓: 控制電路即將上述之第1之電源電壓之電壓値控制成爲較 於上述第1狀態下所供給之電壓値爲低電位。 2 .如申請專利範圍第1項之半導體裝置’其中在上 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 453 03 2 六、申請專利範圍 述第2狀態中，上述電源電壓控制電路係維持上述第1狀 態時之上述第2電源電壓之電壓値者。 I <請先閲讀背面之注意事項再填寫本頁) 3 一種半導體裝置’具特徵爲具備南： 含有Ρ Μ ◦ S電晶體及Ν Μ 0 S電晶體之電路，及 對於上述Ρ Μ 0 S電晶體及丨：述Ν Μ 0 S電晶體供給 電源電壓之電源電壓控制電路，及 對於上述Ρ Μ 0 S電晶體及Ν Μ 0 S電晶體供給基板 偏壓電壓之基板偏壓控制電路， 第1之狀態下，上述基板偏壓控制電路係分別對於上 述Ρ Μ 0 S電晶體及上述Ν Μ ◦ S電晶體供給基板偏壓電 壓，而上述電源電壓控制電路係供給第1之電源電壓及較 上述第1電源電壓之電壓値爲低電位之第2電源電壓， 經濟部智慧財產局員工消費合作社印4'1农 在第2之狀態下，上述基板偏壓控制電路係，將供給 於上述Ρ Μ 0 S電晶體之越板偏壓電壓，於上述第1狀態 時控制成爲較供給於上述Ρ Μ ◦ S電晶體之基板偏壓値爲 高之高電位’而將供給於上述Ν Μ ◦ S電晶體之基板偏壓 電壓，於上述第1之狀態下楚制成爲較供給於上述 Ν Μ 0 S電晶體之基板偏壓値爲低電位以資減低上述 Ρ Μ 0 S電晶體及上述Ν Μ ◦ S電晶體之亞閾値泄漏電流 ，同時上述電源電壓控制電路乃控制上述第1電源電壓之 電壓値成爲較於.卜.述第1之狀態下所供給之電壓値爲低之 低電位，藉由D I B L效果而使上述亞閾値泄漏電流更減 低。 4 ·如申請專利範圍第3項之半導體裝置，其中在上 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 3 〇3a 韶 C8 ___ D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 述第2狀態中’上述電源電壓控制電路乃，藉由將上述第 1電源電壓之電壓値控制成爲較卜.述第1狀態中所供給之 電壓値爲低之低電位，以資減低接合泄漏電流者u 5 . —種半導體裝置，其特徵爲具備有： 含有P Μ 0 S電品體及N Μ 0 S電晶體之電路，及 對於上述Ρ Μ 0 S電晶體及上述Ν Μ〇S電晶體供給 電源電壓之電源電壓控制電路，及 對於上述Ρ Μ 0 S電晶體及Ν Μ 0 S電晶體供給基板 偏壓電壓之基板偏壓控制電路， 第1之狀態下，上述基板偏壓控制電路係分別對於上 述Ρ Μ 〇 S電晶體及上述Ν Μ 0 S電晶體供給基板偏壓電 壓，而上述電源電壓控制電路係供給第1之電源電壓及較 上述第1電源電壓之電壓値爲低電位之笫2電源電壓， 經濟部智慧財產局員工消費合作社印製 在第2之狀態下，上述基板偏壓控制電路係，將供給 於上述Ρ Μ ◦ S電晶體之基板偏壓電壓乃於上述第1狀態 時控制成爲較供給於上述Ρ Μ 0 S電品體之基板偏壓値爲 高之高電位，而將供給於上述Ν Μ Ο S電晶體之基板偏壓 電壓乃於上述第1之狀態下控制成爲較供給於上述 Ν Μ ◦ S窀晶體之基板偏壓値爲低電位’在第3之狀態下 ，上述基板偏壓控制電路乃維持第2狀態中供給於上述 Ρ Μ 0 S電晶體及上述Μ Μ 0 S電晶體之棊板偏壓値’而 上述電源電壓壓控制電路即將上述之第1之電源電壓之電 壓値控制成爲較於上述第1狀態下所供給之電壓値爲低電 位。 本紙張尺度適用申國國家標準（CNS)A4規格（210 X 297公釐） A8 B8 C8 m 六、申請專利範圍 6 .如申請專利範圍第5項之半導體裝置，其中上述 電源電壓控制電路係備有，含有將第1電池所供給之電壓 變換之水平之水平變換電路之第1路線，及並聯連接於上 述第1路線之含有將由上述笫1電池所供給之電壓提至規 定之電位之行電壓效果之二極體之第2路線， 藉由上述水平變換電路之動作/非動作以資控制所供 給之上述第1電源電壓之電壓値者。 7 .如申請專利範圍第5項之半導體裝置，其中上述 電源電壓控制電路係備有，用於切換由第1電池所供給之 電壓，及由第2電池所供給之電壓之選擇器， 藉由上述選擇器之切換來控制所供給之上述第1電源 電壓之電壓値者u 8 .…種Φ導體裝置，其特徵爲具備有： 含有P Μ 0 S電晶體及N Μ ◦ S電品體之電路，及 對於上述Ρ Μ 〇 s電晶體及上述Ν Μ ◦ S電晶體供給 電源電壓之電源電壓控制電路’及 對於上述Ρ Μ 〇 S電晶體及Ν Μ 0 S電晶體供給基板 偏壓電壓之基板偏壓控制甫路’ 經濟部智慧財產局員工消費合作社印製 --------ί !^--------訂_ (請先閱讀背面之法意事項再填寫本頁) 第1之狀態下’上述基板偏壓控制甫路係分別對於上 述Ρ Μ 0 S電晶體及上述N M ◦ s電晶體供給基板偏壓電 壓，而上述電源電壓控制電路係供給第〗之電源電壓及較 上述第1電源電壓之電壓値爲低電位之第2電源電壓’ 在第2之狀態下’上述基板偏壓控制電路係’將供給 於.1::述Ρ Μ 0 S電晶體之基板偏壓電壓’於,上述第1狀態 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 453 03 Α8 Β8 C8 D8 六、申請專利範圍 (諳先閱讀背面之注意事項再填寫本頁) 時控制成爲較供給於上述Ρ Μ 0 S電晶體之基板偏壓値爲 高之高電位，而將供給於上述NM〇 S電晶體之基板偏壓 電壓乃於上述第1之狀態下控制成爲較供給於上述 Ν Μ 0 S電晶體之基板偏壓値爲低電位， ， 在第3狀態下，上述基板偏壓控制電路乃供給於上述 NMO S電晶體之基板偏壓電壓控制成爲於上述第2之狀 態中控制爲較供給於h述Ν Μ 0 S電晶體之基板偏壓値爲 低電位，而上述電源電壓控制電路乃將上述第1電源電壓 之電壓値控制成爲在第1狀態中所供給之電壓値較爲低電 位。 9 ·如申請專利範圍第8項之半導體裝置，其中由上 述第2狀態而遷移至第3狀態時供給於上述NMO S電 晶體之基板偏壓値之變化S係上述第1之電源電壓之寅壓 値之變化量以上者。 ' 經濟部智慧財產局員工消費合作杜印製 1 ◦如申請專利範圍笫7或8_勇之半導體裝置，其 中上述電源電壓控制電路係具有，含有將由第1電池所供 給之電壓予以水平變換之水平變換電路之第1路線，及與 上述第1路線並列連接，含有將由上述第1電池所供給之 電壓予以規定之電位爲止地使之電壓效果之二極體之第2 路線，藉由上述水平變換電路之動作/#動作來控制該供 給之上述第1電源電壓之電壓値者。 1 1 ·如申請專利範圍第7或8項之半導體裝匿，其 中上述電源電壓控制電路係具有用於切換由篇1電池所供 給之電壓及由第2電池所供給之電壓之選擇器， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公茇） 453 03 2 經濟部智慧財產局員工消費合作社印製 A8 E8 C3 D8六、申請專利範圍 而藉由上述選擇器之切換以資控制所供給之上述第1 之電源電壓之電壓値者。 1 2 . —種半導體裝置，其特徵爲具備： 被供給：第1電源m壓及較上述第1電源電壓之電壓 値爲低電位之第2電源電壓之笫1電路，及 被供給：較上述第1甯源電壓之電壓値爲高電位之第 3電源電壓，及較上述第3電源電壓爲低電位之第 4電 源電壓之第2電路，及 用於控制對於含於上述第.1電路之Ρ Μ Ο S電晶體及 NMO S電晶體供給基板偏爾遛壓之基板偏壓控制電路， 在第1狀態中，上述基板偏壓控制電路係分別對於上 述Ρ Μ 0 S電晶體及上述Ν Μ 0 S電晶體供給基板偏壓電 壓， 在第2狀態中’上述基板偏壓控制電路乃將供給於丨二 述Ρ Μ 0 S電晶體之基板偏壓電壓於上述第1狀態中控制 爲較供給於上述PMO S電晶體之基板偏壓値較高電位， 而將供給於上述NMO S電晶體之基板偏壓電壓在上述第 1狀態之下控制爲較供給於上述Ν Μ 0 S電晶體之基板偏 壓値爲低之低電位， 在上述第2狀態中，供給於上述笫1電路之上述第1 電源m壓係被控制爲較上述第1狀態時之電壓値爲低之低 電壓烘給於上述第2電路之上述第3電源電壓即被維持/玲 上述第1狀態之電壓値爲其特徵之半導體裝置。 1 3 ·如申請專利範圍第1 2項之半導體裝置，其中 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _ 6 - (請先閱讀背面之注意事項再填寫本頁) 裝 勺· 453 03 2 Α8 Β8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 在上述第2之電路内含哲輸出輸入電路者。 1 4 .如申請專利範圍第1 2或1 3項之半導體裝置 ，其中具有對於上述第1電路，上述第2電路以及上述基 板偏壓控制電路供給電源饱壓之電源電壓控制電路者。 15.如申請專利範_第12或13項之半導體裝置 ，其中上述電源電壓控制電路係將上述第3之電源電壓之 電壓値供給於上述第2之電路及L述基板偏壓控制電路， 上述基板偏壓控制電路係在上述第2狀態中，將上述 第3之電源電壓之電壓値爲基板偏壓値之基板偏壓電壓供 給於上述pm〇sm晶體者 1 6 .如申請專利範圍第1 2或1 3項之半導體裝置 ，其中上述電源電壓控制電路乃更具備含有Μ 0 S電晶體 及操作放大器以及基準電壓產牛m路之電源電壓產生機構 > 在上述第2狀態中，凼上述電源電壓產生機構而對於 上述第1電路供給上述第1電源電壓者。 1 7 . —種平導體裝置，其特徵爲： 具備：被供給第1電源電壓及較t述第1之電源電壓 之電壓値爲低電位之第2 源電壓之第1電路及第2電路 ，及 用於控制將供給於含於上述電路之P Μ 0 S電晶體及 Ν Μ 0 S電晶體之基板偏Μ電壓之基板偏壓控制電路， 而在第1狀態中，上述基板偏壓控制電路係對於上述 Ρ Μ 0 S電晶體及Ν Μ 0 S電晶體分別供給基板偏壓電壓 本紙張尺度適用中囤囤家標準（CNS)A4規格（210 X 297公釐） ------------裳--------訂· (請先閱讀背面之注意事項再填寫本頁) 03 AS B8 C8 D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 在第2狀態下’上述基板偏壓控制電路係將供給於上 述PMO S電品體之基板偏壓電壓於上述第1狀態中控制 爲較上述P Μ 〇 S電品體之基板偏壓値爲卨電位，而將供 給於上述Ν Μ ◦ S電晶體之基板偏壓電壓在上述第1狀態 中控制爲較供給於上述Ν Μ 0 S電晶體之基板偏壓値爲低 之低電位， 在上述第2狀態中，供給於上述第1電路之上述第1 電源電壓乃被控制爲較上述第].之狀態之電壓値爲低之低 電壓，而供給於上述第2 m路之上述第1電源電壓乃，在 上述第2狀態中被控制爲較供給於上述第1電路之電壓値 更低之低電壓。 1 8 .如申誧專利範圍第1 7項之半導體裝置，其屮 在上述第2狀態中’上述第1電路係，保持於該電路 內之資訊不會消去而被維持，而上述第2電路乃保持於其 電路内之資訊會被消去者。 1 9 ·如申請專利範岡第1 7項或第1 8項之半導體 裝置，其中更具有： 經濟部智慧財產局員工消費合作杜印製 被供給有上述第1電源電壓之第1電源線，及 被供給有上述第2電源電壓之第2電源線，及 對於上述第2 m路供給第3電源電壓之第1假想電源 線，及 對於上述第2電路供給第4電源電壓之第2假想電源 線，及 本紙張尺度適用中國國家標準（CNS)A4規格（21C X 297公釐） 4^3〇3p A8 B8 C8 D8 六、申請專利範圍 {請先閱讀背面之注意事項再填寫本頁) 用以對上述第2電路之上述第1假想電源線的上述第 3電源電壓的供給及上述第2假想電源線的上述第4電源 電壓的供給進行控制之開關單7匕， 在第1狀態中，上述開關單元係由連接上述第1電源 線與上述第1假想電源線，及連接第2電源線與，上述第 2假想電源線，而對於上述第2電路供給上述第1電源電 壓及上述第2電源電壓1 在第2狀態中’上述標準單元乃切離上述第1狀態時 之上述第1電源線與上述第1假想線之連接以及上述第2 電源線與上述第2假想線之連接，爲其特徵者。 2 0 ·如申請專利範圍笫1 9項之半導體裝置，其中 具有： 對於上述第2電路屮所包含的上述P Μ 0 S電晶體供 給基板偏壓電壓之第1基板偏壓供給線，及對於上述第2 電路中所包含的上述Ν Μ ◦ S電晶體供給基板偏壓電壓之 第2基板偏壓供給線， 經濟部智慧財產局員工消費合作社印製 上述開關單元乃控制對於上述第2電路中所包含的h 述PMO S電晶體及上述NMO S電晶體之基板偏壓電壓 之供給/ 在上述第1狀態中，上述開關單元係連接上述第1基 板偏壓供給線與上述第1逭源線，及連接上述第2基板偏 壓供給線與上述第2電源線’ 在上述第2狀態中，上述開關單元係切離上述第1基 板偏壓供給線與上述第1甯源線之連接’以及切離上述第 本紙張尺度適用中國國家標率（CNS)A4規格（210 x 297公爱） A8B8C8D8 453〇3ρ 六、申請專利範圍 2基板偏壓供給線與上述第2電源線之連接者。 (請先閱讀背面之注意事項再填寫本頁) 2 1 . —種半導體積體電路，主要係具備 包含閘極絕緣膜厚爲5 m m以下的Μ 0 S電晶體之第 1被控制電路，及 產生上述Μ 0 S電晶體之基板偏壓電位之基板偏壓控 制機構， 將上述基板偏壓控制機構設定於第1狀態，而在於上 述Μ 0 S電晶體之汲極-源極間容許可流通比較大的第1 電流， 將上述基板偏壓機構設置於第2之狀態由而在上述 Μ 0 S電晶體之汲極-源極間控制爲可流過較上述之比較 大的第1電流爲小之第2電流之半導體積體電路裝置中， 其特徴爲： 在上述第2之狀態時，賦加予上述第1之被控制電路 之基板偏壓之値乃，較上述第1狀態時對於Ρ Μ 0 S電晶 體之基板偏壓而言係高的窀壓値，對於NMO S電晶體之 基板偏壓即低的電壓値， 經濟部智慧財產局員工消費合作杜印製 在上述第2狀態時賦加予上述第1被控制電路之電源 電壓係較上述第1狀態時爲小的値者。 2 2 .如申請爯利範圍第2 1項之半導體積體電路， 其中具備第2之被控制®路，及 用於控制上述第2被控制電路之電源電壓之第2電源 電壓控制機構> 在上述第1狀態時，上述第2電源電壓控制機構係在 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) 川 經濟部智慧財產局員工消費合作社印製 Α8 Β8 C8 D8 六、申請專利範圍 上述第2被控制電路屮之Μ ◦ S電晶體之汲極一源極間容 許比較大的第3電流之流通， 花上述第2狀態時，上述第2電源電Μ控制機構係在 上述第2被控制電路中之MO S電晶體之汲極-源極間將 上述比較大的第3電流控制成爲較小之第4電流， 在上述第2狀態時，赋予上述第2被控制電路之電源 電壓乃較上述第1狀態時爲小倘者。 2 3 .如申請專利範lij第2 1項之半導體積體電路， 其中上述被控制電路係具備冇數據通路電路， 而由該第2電源電壓控制機構所控制之電源線之該數 據通路電路中之最下屑金屬配線所致之電源網係與該數據 通路電路之數據之流動方向乃成甲行者。 2 4 ·如申請專利範1¾丨第2 3項所述之半導體積體電 路，K中在上述電源網上，更在於電源與接地之間，配置 有去耦電容器者。 2 5 .如申請專利範圍第2 1 ，22，23或24項 之其中任一項之半導體積體電路，其中構成上述第1被控 制電路之Μ 0 S電晶體之閾値電壓係〇 . 5 V以下者。 2 6 .如申請專利範岡第2 1 ，2 2，2 3或2 4項 之其中仟-·項之半導體積體電路，其中上述第2狀態時之 第1之被控制電路之電源電壓係1 . 0V以且0 . 5V以 卜-者u 2 7 .如申請專利範_第2 1 ，2 2，2 3或2 4項 之其中任一項之半導體積體電路，其中構成上述第2被控 -------：----•裝--------訂· (請先閱讀背面之注t事項再填寫本頁) 本紙張尺度適用中國國家標準（CNSM4規格（210 X 297公釐) _ ί1— 一 Α8 Β8 C8 D8 4^3〇32 六、申請專利範圍 制電路之Μ 0 S電晶體之閩値電壓係 0 . 5 V以下者。 (婧先閱讀背面之法意事項再填窝本頁) 2 8 ·如申請專利範圍第2 1 ，2 2 ，2 3或2 4項 之其中任一項之半導體積體電路，其中以上述第2電源電 壓控制機構所控制之第2被控制電路之電源線乃在第2狀 態時爲0 · 5 V以下者= 2 9 .如申請專利範圍第2 1 ，2 2，2 3或2 4項 之其中仟·項之半導體積體電路，其中以上述第2電源電 壓控制機構所控制之該被控制電路之電源線乃與第1狀態 時相比較時，該第2狀態時該阻抗爲高5倍以上者。 3 0 . —種半導體積體電路裝置，主要乃含有閘極絕 緣膜厚爲5 mm以下的CMO S電晶體電路之半導體積體 電路裝置，其特徵爲： 具有：連結於上述C Μ 0 S電晶體電路之源極一汲極 途徑之第1及第2之假想電源配線，及 用於控制構成上述C VI 0 S電晶體電路之Ρ Μ 0 S電 晶體之基板偏壓電位之第1基板偏壓電線，及 用於控制構成上述C Μ 0 S電晶體電路之Ν Μ 0 S電 經濟部智慧財產局員工消費合作社印製 晶體之基板偏壓電位之第2基板偏壓電線，及 控制電路，及 介著上述第1假想電源配線與第1開關所連接，父介 著上述第1基板偏壓配線及第2開關所連接之第1電源配 線，及 介著上述第2假想電源配線與第3開關所連接，又介 -VZ - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公t ) 2 3 ο 3 5 0^ 8 00 8 ABQD 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 著上述第3基板偏壓配線及第4開關所連接之第2電源配 線， 上述控制電路乃於規定之期間，使上述第1及第2之 假想電源配線之問之電位差變小的予以控制，同時使上述 第1及第2之基板偏壓配線之電位差變大的予以控制者。 3 1 .如申請專利範_第3 0項之半導體積體電路裝 置，其中含有上述第1〜第4開關之開關單元及含有上述 C Μ 0 S電晶體電路之複數之單元係沿著第1及第2之上 述假想電源配線及第1及第2基板偏壓配線的被配置者。 3 2 ·如申諝專利範_第3 0或3 1項之卞導體積體 電路裝置，其中上述第1及第2之假想電源配線及第1及 第2之基板偏壓配線係平行的被配置|上述第1及第2電 源配線係對於這些而配置於垂直，上述開關單元即配置在 較上述複數之單元配置於更靠近於上述第1及第2之電源 配線之位置者。 3 3 . —種半導體積體電路裝置，其特徵爲： 具有：包含CMOS電晶體電路之第1及第2電路塊 ϊ 各電路塊乃具有： 連接於上述CM〇S電晶體道路之源極-汲極途徑之 第1及第2配線，及用於控制構成上述C Μ 0 S電晶體電 路之Ρ Μ 0 S電晶體之基板偏壓電位之第1基板偏壓配線 ’及用於控制構成上述C Μ 0 S ®晶體電路之Ν Μ 0 S電 晶體之甚板偏壓電位之第2丛板偏壓配線， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -13- — — — — —— III— < I - 1 I I I t II ^ ·1111111 ^ (請先Μ讀背面之注意事項再填寫本頁) 4 53 03 Μ Α8 Β8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 在於上述第1之電路塊乃’被控制爲於規定之期間， 供給於上述第1及第2配線中之至少…方之電壓會變化， _時上述第1及第2之基板偏壓配線之電位差會變大狀， 在於上述第2電路塊乃’於規定之期問，遮斷供給於 上述第1及第2配線中之至少·方之電壓。 3 4 .··種半導體積體電路裝置的製造方法，其特徵 爲具有·· 對包含：根據第1電源電壓及比上述第1電源電壓還 要小的第2電源電壓爲動作狀態而供給之閘極絕緣膜厚爲5 in m以下的Ρ Μ 0 S電晶體與Ν Μ 0 S電晶體之第1電路 ，供應上述第2電源電壓給上述第1電路，而測定流動於 上述電晶體的源極·汲極間的窀流之過程。 3 5 ·如申請專利範圍第3 4項之半導體積體電路裝 置的製造方法，其中藉由控制上述第1電路的Ρ Μ 0 S電 晶體及NMO S電晶體的基板偏壓電位之手段，賦予上述 Ρ Μ 0 S電晶體的基板偏壓電位被選擇於第1値與比上述 第1値還耍高的第2値之間，賦予上述Ν Μ 0 S電晶體的 基板偏壓m位被選擇於第3値與比上述第3値還要低的第 4値之間， 在測定流動於上述電品體的源極’汲極間的電流之過 程屮，賦予上述Ρ Μ 0 S電晶體的基板偏壓電位爲選擇.h 述第2値，賦予上述Ν Μ 0 S電晶體的·基板偏壓電位爲選 擇上述第4値。 3 6 .如申請專利範_第3 5項之f導體積體電路裝 本紙張尺度適用中國國家標準（CNS)A4規袼（210 χ 297公f〉 -14 - ----------!裝--------訂， (請先閱讀背面之注意事項再填寫本頁) A8 B8 C8 D8 々、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 置的製造方法，其中上述半導體積體電路裝置乃具備有： 可施加Ρ Μ 0 S電晶體之堪板偏壓之第1墊，及可施加 Ν Μ 0 S電品體之第2墊者， 在測定流動於上述電晶體的源極汲極間的電流之過 程中，由上述第1墊與上述第2墊來供給基板偏壓電位。 3 7 .如申請專利範圍第3 6項之半導體積體電路裝 匿的製造方法，其中上述半導體積體電路裝置更具備有： 第2電路，及供給該第1電路的電源之第3墊，及供給該 第2電路的電源電壓之第4墊，及連接於上述第3墊與第 4墊之間的開關裝置， 在測定流動於上述電晶體的源極·汲極間的電流之過 程中，該開關裝置具有電氣性遮斷該第3墊與第4墊間的 期間。 38 .如申請專利範圍第34 > 35，36或37項 之其中任-項之半導體積體電路裝置的製造方法，其中上 述第2電源電壓爲1.0V以下。 經濟部智慧財產局員工消費合作社印製 39 .如申請專利範圍第34，35 ，36或37項 之其中任一項之半導體積體電路裝置的製造方法，其中構 成該第1電路或該2電路之M〇S電品體之閾値電壓爲 0 . 5 V以下》 4 〇 .'如申請專利範岡第34，35，36或37項 之其中任一項之半導體積體電路裝置的製造方法，其屮構 成該第1電路之MO S電晶體之數目爲1 〇 0萬個以上者 本紙張尺度適用中國國家標準（CNS)A4规格（210 X 297公釐） 4 53 03 2 Α8 Β8 C8 D8 六、申請專利範圍 4 1 .如申請專利範圍第3 7項之半導體積體電路裝 置的製造方法，其中該第2電路乃具備定電流源電路者。 (請先閱讀背面之注意事項再填寫本頁) 4 2 . —種半導體積體電路裝置，主要乃於由複數之 MO S電品體所成之半導體楨體電路，其特徴爲： 該半導體積體電路乃Μ備有，第1狀態及第2狀態及 第3狀態’ 在該第2狀態時 > 賦予該Μ 0 S電晶體之基板偏壓之 値乃 該第1狀態比較時，對於PMO S電晶體之基板偏歷 係相同或之高之電壓値，對於Ν Μ 0 S電晶體之基板偏壓 係相同或低之電壓値， 該笫2狀態時，賦Τ該Μ 0 S電晶體之電源電壓乃與 該第1之狀態相比較較小之値， 該第3狀態時，賦予該MO S電晶體之電源電壓乃與 該第1之狀態時相比較而較大之値爲其特徵者。 經濟部智慧財產局員工消費合作社印*'1衣 4 3 .如申請專利範圍第4 2項之半導體積體電路裝 置，其中該第3狀態時，賦予該Μ ◦ S電晶體之基板偏壓 之値乃與該第1狀態相比較時’對於ρ μ ◦ s電晶體之基 板偏壓係相同或高的電壓値，對於Ν Μ 0 S電晶體之基板 偏壓係相同或低的電壓値者。 4 4 .如申請專利範圍第4 2或4 3项之半導體積體 電路裝置，其中依據該第2狀態時之流過於該Μ 0 S電晶 體之電源之電流値來做選別者ώ 4 5 ·如申請惠利範圍第4 2或4 3項之半導體積體 -lb - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 453 03 2 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 電路裝置，其中規定時間地遷移至該第3狀態之後’依據 該第2狀態時之流過於該Μ 0 S電晶體之電源之電流値來 實施選別者。 4 6 .如申請專利範圍第4 2或4 3項之半導體積體 電路裝置，其中依據，流過於遷移辛該第3狀態前之該第 2狀態時之該MO S電晶體之電源之第1電流値’以及 流過於遷移於第3狀態.定時間後之該第2狀態時之 該Μ 0 S電晶體之電源之第2電流値來實施選別者。 4 7 . —種半導體積體電路裝置，主要乃由複數之 MO S電晶體所構成之半導體積體電路裝置，其特徵爲： 該半導體積體電路係具備有該第1狀態及該第2狀態 > 與該第1之狀態比較時，該第2狀態時，.該流過於該 Μ 0 S電晶體之亞閩値泄漏電流，及 ’ 流過於該MOS電晶體之電源之起因於含有gIDL 電流之Ρ η接合電流之泄漏電流之兩方乃均小者。 4 8 .如申請專利範圍第4 7項之半導體積體電路裝 置，Κ中該第2狀態時之流過於該Μ 0 S電晶體之電源之 電流爲1 0 0 # Α以卜者〃 4 9 .如中請專利範圍第4 7或4 8項之半導體積體 電路裝置，其中依據流過於該笫2之狀態時之該MO S電 晶體Z電源之電流fe來寶施選別者·' 5 0 如申請專利範園第4 7或4 8項之半導體積體 電路裝置，其中實施選別之該電流倘乃較流過於該第2狀 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1 I -------—訂--------^ (請先閲讀背面之注意事項再填寫本頁). 經濟部智慧財產局員工消費合作社印製 Α8 Β8 C8 D8 々、申請專利範圍 態時之該Μ 0 S電晶體之亞阁倘泄漏電流或起因於含有 G I DL之ρ η接合電流之涧漏電流爲較大之値者。 5 1 . —種半導體積體電路裝置，其特徵爲具備有： 至少含有一個Μ 〇 S電晶體之第1被控制電路，及 至少可能將上述Μ 0 S電晶體之基板偏壓電位設定胃 笫1狀態及第2狀態之丛板偏壓控制機構， 在上述第2狀態時，對於上述第1被控制電路所賦予 之基板偏壓之値乃與±述第1狀態時比較時，對於 Ρ Μ 0 S電晶體之基板偏壓係相同或高之電壓値’而對於 NM〇 S電品體之基板偏壓係相同或低之電壓値， 在上述第2狀態時，赋于上述第1被控制電路之電源 電壓係與上述第1狀態相比較時乃較小之値， 藉由測定上述第2狀態時之流過於上述MO S電晶體 之汲極源極間之電流値而可以做選別者。 5 2 .如申請專利範屢丨第5 1項之半導體積體電路裝 置，其中上述半導體積體電路裝置乃具備有可施加 Ρ Μ ◦ S電晶體之基板偏壓之第1墊，以及可施加 NMO S電晶體之基板偏壓之第2墊者。 5 3 .如申請專利範圍第5 1或5 2項之半導體積體 電路裴置，其中該半導體積體甫路裝置乃再具備有： 绝少由一個Μ 0 S電晶體所成之第3被控制電路’及 對該第].之被控制電路供給電源之至少…個第3墊， 及 供給該第3之被控制電路之電源之至少一個第4塾， — II11! I ί I I 11 ---- ---^ Γ清先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -18^ A8 BS C8 D8 六、申請專利範圍 及 r 至少一個開關裝置/ (請先閱讀背面之注意事項再填寫本頁) -該開關裝置係連接於第3墊與第4墊之間， 在於該遒別時，該開關裝置係備有電氣性地遮斷該第 3墊與第4墊之間的期間， 在於非選別時，該開關裝置乃備有電氣性地連接該第 3墊與第4墊之期間者。 5 4 .如申請專利範圍第1項之半導體裝置，其中在 上述第2狀態中，上述第1電源電壓的電壓値要比上述第 1狀態之上述電源電壓的電位來得高。 5 5 ·如申儒專利範圍笫1項之半導體裝置，其中第 2狀態之上述第1電源電蝤與h述第2電源電壓係籍由電 壓限制器來使自半導體裝匿外供給的電壓下降。 5 6 .如申請專利範圓第3項之半導體裝置，其中上 述第2狀態之第1電源電壓的電壓値要比上述第1狀態之 丨二述第2電源電壓的電位來得高。 5 7 .如申請專利範園第1 2或I 3項之半導體裝置 經濟部智慧財產局員工消費合作社印製 ，其中包含於上述第1電路之上述P Μ 0 S電晶體及 Ν Μ 0 S電晶體的閘極絕緣膜厚爲5 η ιή以下》 5 8 .如申請專利範圍笫1 7或1 8項之半導體裝置 • Γ" ，其中包含於上述第1電路之h述Ρ Μ 0 S電晶體及 Ν Μ 0 S電品體的閘極絕緣胶厚爲5 n m以下。 5 9.…·種半導體裝置，其特徴爲具備有： 含有PMO S電晶體及NM〇 S電晶體之電路，及 -19 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ABCD 4 53 03 2 六、申請專利範圍 對於上述Ρ Μ 0 S電晶體及上述Ν Μ 0 S電晶體供給 電源電壓之電源電壓控制電路， 而上述Ρ Μ 0 S電晶體及h述Ν Μ 0 S電晶體之閘極 絕緣膜厚乃分別爲5 n m以下， 在第1狀態下，上述窀源m壓控制m路係供給第1電 源電壓及較上述第1電源電壓之電壓値爲低電位之第2電 源電壓， 在第2狀態下，上述m源電壓控制電路係將上述第1 電源電壓之電壓値控制成爲較於上述第1狀態下所供給之 電壓値爲低電位。 6 0 .如申請專利範圍第5 9項之半導體裝置，其中 上述第1狀態之上述電晶體的G 1 DL電流要比上述第2 狀態之GIDL電流來得人 ---------- --裝--------訂-------- ^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -ZU - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）