TW436629B - Circuit to measure the time-difference between the edges of a 1st and a 2nd digital signal - Google Patents
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Description
43662 9 A7 _B7五、發明說明(/ ) 經濟部智慧財產局員工消费合作社印製 之第連先持些元 之 中顒 正 b 串在 , 發 時多有信件送相在保一單 緣 件依 Μ 之 h 過存 路 本。的至具之元傳端存時有憶 邊文傾 Μ 號 U 通鍺 電 。中間號都端本便入儲準具記 之此二 j 倍 f 已號 之 成項之信件入基以輪種位路之 號 在每 W 二 W 否信 薛。逹颶緣 一元输假端制此二電成 0 c 第ISA是 S 技少來 £«第本件一入¾¾¾¾¾ 位中路 W 在 Η 緣輸 述者路各之送基元下輪之接之,所 數43電 ί 。*»邊之 所蕕電圍號傳痼本與二件時號外件 二 5聯ND動 正閘 頭技之範信便一基是第元準信此元 第06串4匾1||之及 開前項利位以每至端有本位二,本 和 5 之及去Ϊ1號。 文先1 專數端。加出具基一第準基 9 直 1 1 成與或 信器 本述第請二入輅施輪路 一第在位之-第 1 構是動 I 一相 種上圍申第输電種之電毎之且號鄰 3 定。-C所端驅 Ϊ 第反 一較範在和 一聯此件此與號準倍相 -_路以器出號ND:之 供目利述一第串存元,是信位之傾 種電在相輸信(Α示接 提數專敘第有之儲億外端二號中二 一 之述反之二及顯建 是件請式定具成便記此入第信其由 於用描至器第此端相 的组申形測輅構以此。输在之在種 關所已送相由動出其。目路以它種電所元中接二件中存眈 偽差路傳反是驅輸與中之電是其此之件單其連第元件儲 , 明間電號之閘可其之路明之的之明用元億,相,億元別元 發時種信列及時在路電發需目利發所本記準端號記億各單 本的此一排。緣而電器本所此有本差基個位入信。記種較 間 第序接邊較聯反 其 明 間宿一號輪二接前此比 --------ίιίΊ—^--- (請先閱讀背面之注意事項再t本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) a36S2 9 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(>〕 所 儲 存 之 信 號 位 準 傳 送 至 這 Λ 比 較 t)E* 早 元 9 tb 較 EftJ 単 元 在 其 輪 出 端 因 此 可 提 供 一 種 相 對 應 之 結 果 信 號 〇 比 較 早 元 在 傳 送 二 個 相 同 之 倍 號 位 準 時 i 因 此 可 提 供 一 種 和 傳 送 二 個 不 同 信 號 位 準 時 不 同 之 結 果 信 號 〇 依 據 本 發 明 t 其 設 計 方 式 是 使 記 億 C3D 単 元 配 置 在 由 基 本 元 件 所 構 成 之 串 聯 電 路 内 9 因 此 是 配 置 在 第 一·' 信 OJa 彌 之 信 號 路 徑 中 〇 基 本 元 件 所 構 成 之 串 聯 電 路 用 來 測 得 此 串 聯 電 路 之 輸 入 端 上 産 生 第 —* 信 號 之 邊 緣 時 以 及 産 生 第 二 m m 之 邊 緣 時 此 二 時 間 之 間 的 時 間 且 具 有 使 傳 送 時 間 串 接 之 功 能 〇 這 整 在 串 聯 電 路 中 之 記 憶 元 件 (其可使在 其 輸 出 端 上 調 整 之 信 號 位 準 相 對 於 此 種 可 儲 存 於 其 中 之 信 號 位 準 産 生 — 種 延 遲 作 用 )令使第- β信號之邊緣産生 一 種 傳 送 時 間 之 延 遲 〇 記 憶 元 件 因 此 具 有 雙 重 功 能 一 方 面 是 儲 存 資 訊 y 就 像 第 —_‘ 信 號 之 邊 緣 經 由 基 本 元 件 所 稱 成 之 串 聯 電 路 而 蓮 行 直 至 第 二 佶 號 之 遴 緣 産 生 為 止 > 另 一 方 面 是 第 — 信 號 之 邊 緣 之 延 遲 * 其 是 由 基 本 元 件 所 構 成 之 串 聯 電 路 所 擴 大 〇 反 之 9 在 本 文 開 頭 所 逑 之 DE -C 1 1 Ε 5 oe E 4 3 中 9 各 種 不 同 之 組 件 主 管 串 聯 電 路 中 第 —k 信 sbk m 之 延 遲 且 用 來 儲 存 此 種 在 第 二 信 號 之 邊 綠 産 生 時 所 m 得 之 結 果 〇 在 上 述 文 件 中 > 這 組 件 在 第 一 情 況 中 是 反 相 器 而 在 第 二 情 況 中 是 正 反 器 〇 與 此 相 對 m 的 是 9 本 發 明 之 電 路 由 於 其 記 億 元 件 之 雙 重 功 能 而 具 有 較 少 之 組 件 〇 本 發 明 以 下 將 依 據 圖 式 作 4 詳 述 0 圖 式 簡 DD 早 說 明 如 下 本紙張尺度適用中國國家標準(CNS)A4規格(210 χ 297公釐) Λ7 B7 43682 9 五、發明說明() 第1圖 本發明之實施例。 第2圖 在第1圖中第一和第二信號對時間之波形画。 第1圖中本發明之電路具有一種基本元件所構成之串 聯電路,其中每一値串聯電路都含有第一切換元件SW1和 記億單元每一記億單元Η都具有二掴埂向平行配置之 反相器I (其形成一種保持電路)以及一値連接於後之另 一反相器I。第一倍號S1傳送至基本元件所構成之串聯 電路之輸入端。若所有第一切換元件SW1都接通時,則 第一信號S1之邊縳會經由此基本元件所構成之串聯電路 且因此會被記億單元Μ之反相器I所延遲。每一痼第一 請 先 閱 讀 背 面 之 注
I
頁 號號 信信 二 二 第第 與由 是是 其態 ,狀 端換 入切 輸之 制VI S 控牛 I 料 健元 Ϊ換 有切 Μ 0 ^ 1 替 W S 0 件接 元連 換相 切S2 〇 間 述時 詳一 來第 圖在 2 ο 第形 據波 依號 將信 下之 以S2 在 , 這S1 。號 定信 決値 所二 準此 位是 號 _ 信 2 之第 號 信 個二 此 前 之 t 點 中 況 情 前 百 在 Ο 準 位 低 有 具 元件 單元 換億 切記 一 有 第所 之在 有存 所儲 使此 準因 位準 低 位 之低 2 -S之 號S1 信號 二 倍 第一 此第 Μ 1C在 通 接。 1 中 訂: 線卜 經濟部智慧財產局員工消費合作社印製 本 基 由 0 是件 其元 ,換 緣切 邊一 正第 種 〇 一 送 有傳 具所 1 S 路 號電 信聯 一 串 第之 時成 tl形 點所 間元 時單
於 由 1ί V 信 S 二件 第 一兀 時換 ____ t 切 點 一 間第 時有 二所 第使 在其 ο » 通準 接位 而高 準至 位換 低切 之準 S2位 號低 信由 1 2 二 S 第號 件 元 億 記 使 可 Jltc 樣 這 準 位 號 信 之 中 其 在 存 儲 ο } 種 ff此 {0持 閉保 .si 時分 同時 點 間 時二 第 在 這 是 結 其 展 擴 已 時 2 t 點 間 時 至 緣 邊 正 之 1- S 號 信 一 第 /|\ Μ 件 元 億 記 此一 一 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 9 A7 _B7_ 五、發明說明(4 ) 至這呰記億元件)可儲存一種與隨後之各記億元件Μ中 者不同之位準。 在第1圖中,二傾相鄰之記憶元件Μ之輸入端分別與 反或(X 0 R >閘之輸入端相連接。當二個傳送至反或閘之 佶號位準(其儲存在相對應之記憶元件Μ中)互相不一樣 時,則在反或閘之輪出端只産生一種高位準於是可藉 由反或閘來決定;第一倍號S1之正邊緣在第二信號S2之 正邊緣産生之前已經由基本元件之串聯電路而擴展至何 處。反或閘之輸出信號因此可顯示第二信號S2之邊緣相 對於第一信號S 1之邊緣之延遲時間之大小。 為了再評估反或閘之輪出信號,則本發明之電路可設 置其它組件,如第1圆所示。第1圖中之電路具有多掴 延遲一件V所形成之串聯電路。每一延遲元件包含二傾 反柑器I所構成之串聯電路^每一延S元件V2输出端經 由第二切換元件SW2而與輸出端OUT相建接。延遲元件V 及第二切換單元SW2形成一種延遲單元,其輸入端即為 延遲元件V之串聯電路之輸入端。參考信號REF傳送至 延遲單元之输入端。第二切換元件SW2具有一種控制輸 入端,其是與每一反或-閛之輸出端相連接〇在第二倍 號S2於時間點t2産生正遴緣之後,只有反或-閘之输出 佶號具有一種高位準。若一種低位準傳送至第二切換元 件S W 2之控制輸入端,則第二切換元件S W 2關閉(〇 f f ); 反之,若高位準傳送至控制輸入端,則第二切換元件SW2 導通。在第二時間點t2時因此只有此種第二切換元件SW2 本紙張尺度適用+國國家標準(CNS)A4規格(210x 297公釐) (請先閱讀背面之注意事項再 '^i I 本頁) •線 經濟部智慧財產局員工消費合作社印製 4B6S2 9 A? _B7_ 五、發明說明(Γ ) (其反或閘提供一種高位準至其输出端)會導通〇參考信 號REF之邊緣在延遲單元之輪出端OUT處被延遲而由延遲 元件V發出β延遲值之大小因此是和其經由多少傾延遲 元件V有關,這又由下述方式所決定:第二切換單元SW2 中之何者是導通的。於是參考信號REF延遲量之調整是 藉由延遲單元而依據反或-閘之輸出信號來進行,因此 是依據此二摘信號SI, S2之邊緣之間的時間差來進行。 特別是時脈信號適合用作參考信號RE F ^第一和第二 切換元件SW1, SW2例如可藉由電晶體來製成,其持別是 和轉換閘(transfer gate)有關。亦可使用一些和第1圖 中所示者不同之元件作為記億元件Μβ在每一情況中這 些基本元件所形成之串聯電路之在第1醺之上半部中所 示之配置都具有下述優點:此配置中所含有之記億元件 Μ除了其儲存功能外亦可延遲這呰基本元件所形成之串 聯電路内部中第一信號S1之邊線β記億元件Μ因此具有 雙重功能。於是在串聯電路中可省略其它之延遲元件或 在此串聯電路外部可省略其它之記億元件,使所顯示之 電路能以較少之紐件來構成。 與第1圖不同的是,基本元件除了記億元件Μ和第一 切換元件SW1之外可包含其它延遲單元(例如,其它形式 之反相器),以便使毎一基本元件逹成較大之延遲時間。 第1圖中所示之由三値反相器1所製成之記憶元件Η具 有構造特別簡單之優點(其只需很少之組件 同時籍由 記億元件Η内部中度相器I所形成之串聯電路(就像傳 本紙張尺度適用+國國家標準(CNS)A4規格(210 Χ 297公釐) 請 先 閱 讀 背 面 之 注
I 頁 經濟部智慧財產局員工消費合作社印製 43662 9 A7 B7 五、發明說明( 統之延遲霄路一樣)可達到簡易Μ正確地調整第 s】經由串聯電路時所期望之傅送時間眈種優點。 符號之説明 Η......記億單元 S W 1 , S W 2.....切換元件 I......反相器 V......延遲元件 信號 請 先 閲 讀 背 面 之 注 意 事 項 再 頁i 訂 -線ί 經濟部智慧財產局員工消費合作社印製 8 本紙張尺度適用中國國家標準(CNS)A4規格(210x 297公釐)
Claims (1)
- 43662 9Λ8 B8 C8 D8 申請專利ter固 mx, t V) 容 經 濟 部 智 慧 財 產 局 員 X 消 費 合 作 社 印 製 第881 10803號「測定第一和第二數位信號之邊緣之間的時 間差所用之電路」專利案 (89年12月修正) 六、申請專利範圍: 1. 一種測定第一(S1)和第二(S2)數位信號之邊緣之間的時 間差所用之電路,其特徵爲: -具有第一輸入端,用來傳送第一信號(S1)至多個基本 元件所構成之串聯電路,其中每一基本元件具有一 種記憶元件(M)以用來儲存此種施加至基本元件之輸 入端之信號位準,記億元件(M)之輸出端是與下一基 本元件之輸入端相連接* -具有第二輸入端,用來傳送第一信號(S 2)至,第二輸 入端是與每一基本元件之控制輸入端相連接,記憶 元件(M)在第二信號之第一位準時可接收此種在前一 記憶元件中所儲存之信號位準,且記億元件(M)在第 二信號之第二位準時可保持此種儲存在其中之信號 位準, -具有一些比較單元(XOR),一些由二個相鄰之基本元 件所構成之記憶元件(M)所儲存之信號位準傳送至比 較單元(XOR),比較單元是在其輸出端提供一種相對 應之結果信號, -每一比較單元(XOR)在傳送二個相同之信號位準時提 供一種和在傳送二個不同之信號位準時不同之結果 信號。 2. 如申請專利範圍第1項之電路,其中基本元件包含一種 由第一切換元件(SW1)和記憶元件(M)所構成之串聯電 ^ ^ ^ I 11 备 (請先閲讀背面之注ί項再填寫本頁) 本紙張尺度適用中國國家標準(CNS) Α4規格(210Χ297公釐)43S62 9 六、申請專利範圍 路,基本元件之控制輸入端即爲切換元件之控制輸入 端。 3. 如申請專利範圍第1或第2項之電路,其中比較單元 (XOR)是一種反或(XOR)-閘。 4. 如申請專利範圍第1或第2項之電路,其中 -具有一個延遲單元,其具有一個輸入端(其用來傳送 一種參考信號(REF))以及一個輸出端(OUT), -延遲單元之輸入端是與多個延遲元件(V)所形成之串 聯電路相連接。 -延遲單元具有第二切換單元(SW2),其配置在每一延 遲元件之輸出端和延遲單元之輸出端(OUR)之間, -第二切換元件(SW2)具有一個控制輸入端,其是與比 較單元(XOR)之一之輸出端相連接。 5. 如申請専利範圍第3項之電路,其中 -具有一個延遲單元,其具有一個輸入端(其用來傳送 一種參考信號(REF))以及一個輸出端(OUT), -延遲單元之輸入端是與多個延遲元件(V)所形成之串 聯電路相連接。 -延遲單元具有第二切換單元(SW2),其配置在每一延 遲元件之輸出端和延遲單元之輸出端(OUR)之間, -第二切換元件(SW2)具有一個控制輸入端,其是與比 較單元(XOR)之一之輸出端相連接。 6.如申請專利範圍第1或2項之電路’其中記憶元件(M) 具有二個反向平行配置之反相器。 本紙張尺度適用中國國家標準(CNS) A4说格(210X2的公釐) ---------^------#--------0 -· (請先閲讀背面之注^^項再填寫本頁) 經濟部智慧財4局0工消費合作社印製
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19830570A DE19830570A1 (de) | 1998-07-08 | 1998-07-08 | Schaltung zur Ermittlung der Zeitdifferenz zwischen Flanken eines ersten und eines zweiten digitalen Signals |
Publications (1)
Publication Number | Publication Date |
---|---|
TW436629B true TW436629B (en) | 2001-05-28 |
Family
ID=7873382
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW088110803A TW436629B (en) | 1998-07-08 | 1999-06-25 | Circuit to measure the time-difference between the edges of a 1st and a 2nd digital signal |
Country Status (7)
Country | Link |
---|---|
US (1) | US7039143B2 (zh) |
EP (1) | EP1095284B1 (zh) |
JP (1) | JP2002520928A (zh) |
KR (1) | KR100629538B1 (zh) |
DE (2) | DE19830570A1 (zh) |
TW (1) | TW436629B (zh) |
WO (1) | WO2000003254A2 (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4784530B2 (ja) * | 2007-03-01 | 2011-10-05 | パナソニック株式会社 | タイマ装置 |
WO2009015689A1 (en) * | 2007-07-31 | 2009-02-05 | Telefonaktiebolaget Lm Ericsson (Publ) | All optical batcher banyan switch, batcher switch, banyan switch and contention manager |
DE102015200619A1 (de) | 2015-01-16 | 2016-07-21 | Zf Friedrichshafen Ag | Induktive Positionsbestimmung |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0225396B1 (de) | 1985-12-12 | 1990-09-26 | Deutsche ITT Industries GmbH | Digitale Phasenmesschaltung |
US5245231A (en) * | 1991-12-30 | 1993-09-14 | Dell Usa, L.P. | Integrated delay line |
US5349612A (en) * | 1992-06-19 | 1994-09-20 | Advanced Micro Devices, Inc. | Digital serializer and time delay regulator |
US5457719A (en) * | 1993-08-11 | 1995-10-10 | Advanced Micro Devices Inc. | All digital on-the-fly time delay calibrator |
DE19506543C1 (de) * | 1995-02-24 | 1996-05-09 | Siemens Ag | Takterzeugungsschaltung |
US5818890A (en) * | 1996-09-24 | 1998-10-06 | Motorola, Inc. | Method for synchronizing signals and structures therefor |
US6040725A (en) * | 1998-06-02 | 2000-03-21 | International Business Machines Corporation | Dynamically configurable variable frequency and duty cycle clock and signal generation |
-
1998
- 1998-07-08 DE DE19830570A patent/DE19830570A1/de not_active Ceased
-
1999
- 1999-06-25 TW TW088110803A patent/TW436629B/zh not_active IP Right Cessation
- 1999-07-01 EP EP99945864A patent/EP1095284B1/de not_active Expired - Lifetime
- 1999-07-01 JP JP2000559438A patent/JP2002520928A/ja active Pending
- 1999-07-01 DE DE59904281T patent/DE59904281D1/de not_active Expired - Lifetime
- 1999-07-01 KR KR1020017000262A patent/KR100629538B1/ko not_active IP Right Cessation
- 1999-07-01 WO PCT/DE1999/002008 patent/WO2000003254A2/de active IP Right Grant
-
2001
- 2001-01-08 US US09/756,084 patent/US7039143B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7039143B2 (en) | 2006-05-02 |
WO2000003254A3 (de) | 2000-02-24 |
US20010020854A1 (en) | 2001-09-13 |
DE59904281D1 (de) | 2003-03-20 |
JP2002520928A (ja) | 2002-07-09 |
DE19830570A1 (de) | 2000-01-20 |
EP1095284B1 (de) | 2003-02-12 |
KR100629538B1 (ko) | 2006-09-27 |
EP1095284A2 (de) | 2001-05-02 |
KR20010079511A (ko) | 2001-08-22 |
WO2000003254A2 (de) | 2000-01-20 |
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---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
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