TW432692B

TW432692B - Semiconductor device in which MPU and DRAM as secondary cache memory are mounted on same chip to easily realize high speed of cycle time under restriction on chip size

Info

Publication number: TW432692B
Application number: TW088119695A
Authority: TW
Inventors: Tadahiko Sugibayashi
Original assignee: Nippon Electric Co
Priority date: 1998-12-07
Filing date: 1999-11-09
Publication date: 2001-05-01
Also published as: CN1256496A; KR20000052418A; JP3173728B2; KR100323578B1; US6594738B1; JP2000174210A

Description

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五、發明說明（1) 【發明之背景】發明之領域本發明係關於一種將作為輔助尚速緩衝記憶體之Μ pu 與DRAM裝設在同一晶片上的半導體裝置。習知拮術之描述傳統上，SRAM (靜態隨機存取記憶體）係被使用作為大型電腦之MPU (微處理單元）的輔助高速緩衝記情體。此乃因為易於貫現南速化之SRAM ’乃適合於需要高速存取之古速緩衝記憶體。 μ 某些廉價電腦之MPU ’係於同一晶片上具有小容量的輔助高速緩衝記憶體以作為MPU。然而，為了實現大型電腦之Μ P U所需要的容量（一百萬位元組以上），在考廣到晶片尺寸與成本的情況下’在一個模組上，將Μρυ連接至一種同步SRAM，乃是一種實際的解決方法。近來，並不常使用MPU作為一模組（mpu模組），而於此模組中，乃將輔助高速緩衝記憶體之UPU與sraM裝設在單 —印刷電路板上。此ΜΡΙί模組係由製造MPU iLSI製造商直接製造°其優點說明如下。因為高速運作係於辅助高速緩衝記憶體之MPU與SRAM之間執行，所以，在印刷電路板上之微妙配線會影響運作特性。如果在裝設Mpu之印刷電路板上受到限制’則不需過度確保LSI之動作裕度。大型電腦之MPU的輔助高速緩衝記憶體，係裝設於上述之模組上。因此，在印

刷電路板與LSI裝配技術上之限

第6頁 432692 五、發明說明（2) -- 制，更加上在MPU與輔助高速緩衝記憶體間之匯流排寬度的限制。另方面，匯流排寬度之擴充可改善性能。因此，可能需要考量使用每單位面積具有大型記憶體容量之 DRAM(動態隨機存取記憶體），以作為辅助高速緩衝記憶體。〜如在習知技術之情況下，如果將SRAM裝設於Mpu模組中以作為輔助尚速緩衝記憶體，則必須在SRAM與MPU之間裝設配線，以使其長度儘可能地彼此類似。因此，彼此的配線延遲時間係彼此相同，並可廣泛地觀察Ls t之動作裕度。MPU與SRAM係為在模組上之主元件，且在模組成本上，印刷電路板之尺寸並不具有實質上的影響。因此，报容易可均勻地於SRAM與MPU間配置配線長度。反之，在將DRAM裝設在與MPU同一晶片上以作為辅助高速緩衝記憶體的場合下所產生之問題，係為DRAM之存取時間通常比SRAM慢。依據解決這種問題之對策，係將分割成複數之部分。DRAM之記憶體單元陣列與周邊電路分係分別被分為複數之部分。 ° 因此，減少在DRAM之存取路徑中的配線延遲，藉以達成類似於SRAM之存取時間。此外，從Mpu至高速緩衝記憶體之存取時間，係由MPU所決定。其對應至使用於下述^ 施例之MPU中的兩個時鐘脈衝。亦即，時鐘脈衝之循間，可藉由縮短DRAM之存取時間而縮短。然而，那仍然不夠。如上所述，DRAM之記憶體單元陣列與周邊電路部&兩

432602 五、發明說明（3) 者都被細分。因此，相較於在MPU模組上使用SRAM的場合之下，在DRAM中具有多數的位址輪入埠。然而1晶片尺寸對於成本具有大的影響力。因此，必須將DRAM巨集之每個位置最佳化，俾能將晶片尺寸減至最小。因此’為了使從MPU傳輸至DRAM巨集之信號的延遲時間均一化’不允許將DRAM巨集之位置最佳化。日本特開平7- 141 869號公報揭露一種技術，於此技術中，選擇電晶體11之數目少，且信號之上升速度快’而用以將比來自A T D (位址轉變偵測）電路7之閂鎖信號來得快的記憶體單元之資料輸出的列選擇線選擇信號，係藉由添加一延遲電路而受到延遲。日本特開平10-256512號公報揭露了另一種技術’於此技術中，乃藉由集中安裝作為位址輸入用之一位址緩衝器與一焊墊，藉以縮短配線長度以傳輪一位址信號線，用以實現1¾速化。然而，在如本發明地將DRAM巨集與MPU裝設在同一晶片上的情化下，上述兩種技術並不能縮短循環時間。【發明概要】本發明係鑒於上述情況而實現。因此，本發明之一個目的，係提供一種半導體裝置，於其中，作為輔助高速緩衝記憶體之MPU與DRAM係裝設在於同一晶片上，俾能在限制晶片尺寸之情況下，易於實現循環時間之高速化。為了達成本發明之一個實施樣態，係提供了一種半導

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五體裝置、包含：一MPU(微處理單元）部，設置於一晶片上 1以輪出一時鐘脈衝信號與一位址信號；—DRAM(動態，，存取記憶體）部’設置於晶片上，用以輸入時鐘脈衝t儿與位址信號；複數之位址暫存器，其令，各位址暫存器1貞位址k號’以因應時鐘脈衝信號；以及複數之位 =延遲補償單元，其中，各位址延遲補償單元係設置於複 '止暫存器的前段’並補償一位址信號傳輸延遲時間。’以使位址信號傳輸延遲時間降至一預定範圍内，位址信號傳輪延遲時間係表示從各位址暫存器輸入位址信號，到MPU部輪出位址信號所經過的時間。 " 為了達成本發明之另一個實施樣態，係提供了另一種半導體裝置，包含：一MPU(微處理單元）部，設置於一晶片上’用以輸出一時鐘脈衝信號與複數之位址信號；複數之\RAM(動態隨機存取記憶體）部’其中各DRAM部係設置於aa片上，並輸入時鐘脈衝信號與複數之位址信號之其一；複數之位址暫存器’設置於各DRAM部中’其中，各位址暫存器係將複數之位址信號之其中一個問鎖，以因應時鐘脈衝信號；以及複數之位址延遲補償單元，其中，各位址延遲補償單元係設置於複數之位址暫存器的前段，並補償一位址信號傳輸延遲時間，以使位址信號傳輸延遲時間降至—預定範圍之内，位址信號傳輪延遲時間係表示從 MPU部輪出位址信號，到各位址暫存器輸入位址信號所經過的時間。於此情況下，各位址延遲補償單元包含複數之緩衝

^32632 五、發明說明⑸ ' " --- 器，且位址信镜傳輸延遲時間受到補償，俾能基於複數之、'衝器，使位址信號傳輸延遲時間降至預定範圍之内。且亦於，情况下，各位址延遲補償單元包含一緩衝器，㊂仇址信號傳輪延遲時間受到補償，俾能基於緩衝器之電曰體尺寸，使仇址信號傳輸延遲時間降至預定範圍之内。〜為了達成本發明之又另一種實施樣態，係提供了又另 ^種半導體裝置，更包含：一時鐘脈衝信號相位調整單 =，設置於複數之位址暫存器之另一前段’以將分別被輸至複數之位址暫存器的時鐘脈衝信號的相位彼此匹配。於此情況下’此時鐘脈衝信號相位調整單元包含：一第〜段緩衝器，將從MPU部輸出之時鐘脈衝信號輸入；及複數之第二段緩衝器’從第一段緩衝器之一輸出部分歧成彼此平行’而經由第一段缓衝器與複數之第二段緩衝器之至少一個所輸出之時鐘脈衝信號，係被提供至各位址暫存器。〇亦於此情況下，此半導體裝置更包含：一時鐘脈衝信說移相器’依前進方向變換產生於MPU部之時鐘脈衝信號的相位，以從MPU部輸出。又於此情況下’此半導體裝置更包含：一時鐘脈衝信號相位調整單元，設置於複數之位址暫存器之另一前段，以將分別被輸入至複數之位址暫存器之時鐘脈衝信號的相位彼此匹配；及一時鐘脈衝信號移相器，依前進方向變換產生於MPU部之時鐘脈衝信號的相位，以從MPU部輪出，其中，時鐘脈衝信號移相器，係基於在通過時鐘脈衝信號相

第10頁 432692 五 '發明說明（6) 位調整單元之後的時鐘脈衝信號，執行一回授控制。於此情況下，複數之位址延遲補償單元之各個位址^ 號輸出部係彼此連接。亦於此情況下，DRAM部係作為MPU部之辅助高速缓衡記憶體。又於此情況下，MPU部係實質上設置於晶片上之中心位置；複數之DRAM部中之兩個係分別地設置於晶片上之 MPU部的左右側’以作為mpu部之一輔助高速缓衝記憶體’ 而且除雨個DRAM部外之複數之])ram部之其一，係設置於胡片上之MPU部的上侧與下側之其—，以作為MPU部之〆標記 (T A G )部。為了達成本發明之又另—種實施樣態，提供了又另一種半導體裝置’包含：一 MPU(微處理單元）部，設置於一晶片上’以輸出一時鐘脈衝信號，並且輸入與輸出一資料信號；一DRAM(動態隨機存取記憶體）部，設置於晶片上’ 以輸入時鐘脈衝信號，並且輪入與輸出資料信號；複數之資料輸入暫存器’其中，各資料輸入暫存器係將被輸入資料信號閃鎖，以因應時鐘脈衝信號；複數之資料輸出暫存器’其中’各資料輪出暫存器係將資料信號閂鎖，以因應時鐘脈衝信號；以及複數之資料輸入延遲補償單元，其中’各資料輸入延遲補償單元係設置於複數之資料輸入暫存器之前段中，並補償—資料信號傳輸延遲時間，俾能使資料信號傳輸延遲時間降至一預定範圍之内，位址信號傳輸延遲時間係表示從MPl}部輸出資料信號，到各資料輸入

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五、發明說明（7) 暫存器輸入資料信號所經過的時間。於此情況下，此半導體裝置更包含：一切換單元，μ 置於複數之資料輸入延遲補償單元與複數之資 p 器之間，其中，切換單元係於資料信號被輪入至乂 = 入暫存器之一種狀態，與資料信號被從各資料暫在a 輸出之另一種狀態之間作切換。 ° 為了達成本發明之另一個實施樣態，一種半導體裝置，包含：一MPU(微處理單元）部’設置於一晶片上，以輸出一時鐘脈衝信號與一位址信號，並且輸入與輸出一1 料信號’· 一DRAM(動態隨機存取記憶體）部，設置於晶片上’以輸入時鐘脈衝信號與位址信號，並且輸入與輸出次料信號丨複數之位址暫存器，其中，各位址暫存器係將Z 址信號閂鎖，以因應時鐘脈衝信號；複數之資料輸入暫存器’其中’各資料輸入暫存器係將被輸入之資料信號問鎖’以因應時鐘脈衝信號；複數之資料輸出暫存器，其中’各資料輸出暫存器係將資料信號閂鎖，以因應時^脈衝信號；複數之位址延遲補償單元，其中，各位址延遲補: 償單元係設置於複數之位址暫存器之前段中，並補償—位址信號傳輸延遲時間，以使位址信號傳輸延遲時間降至一預定範圍之内’位址信號傳輸延遲時間係表示從MPU部輪出位址信號’到各位址暫存器輸入位址信號所經過的時間；以及複數之資料輸入延遲補償單元，其中，各資料輸入延遲補償單元係設置於複數之資料輸入暫存器之前段3 中，成補償一資料信號傳輪延遲時間’以使資料信號傳輪

第12頁五、發明說明（8) 延遲時間降至一既定範圍之内’資料信號傳輸延遲時間表示從MPU部輸出資料信號，到各資料輸入暫存器輸入資料信號所經過的時間。為了達成本發明之又另一種實施樣態，係提供了又— 種半導體裝置’包含：一 MPU(微處理單元）部，設置於— 晶片上’以輸出一時鐘脈衝信號與複數之位址信號，並且輸入與輸出複數之資料信號；複數之dram(動態隨機存取記憶體）部，其中，各dram部係設置於晶片上，並輸入時鐘脈衝信號與複數之位址信號之其一，且輸入與輸出複數之資料信號之其一；複數之位址暫存器，設置於各DRAM部中，其中’各位址暫存器係將複數之位址信號之其中一個閂鎖，以因應時鐘脈衝信號；複數之資料輸入暫存器，浐置於各DRAM部中，其中，各資料輸入暫存器係將複數之^ 料信號之其中一個，以因應時鐘脈衝信號；複數之資料出暫存器，設置於各DRAM部中，其中’各資料輸出暫存器係將複數之資料信號之其中_個閃鎖，以因應時鐘脈衝信號；複數之位址延遲補償單元，其中，各位址延遲補償單兀係設置於複數之位址暫存器之前段中，並補償—位址信號傳輸延遲時間，以使位址信號傳輸延遲時間降至一預定範圍之内，位址信號傳輪延遲時間係表示從Mpu部輸出位址信號’到各位址暫存器輪人位址信號所經過的時間；以. 及複，之資料輸人延遲補償單元，其+，各資料輸入延遲補償早70係設置於複數之資料輸入暫存器之前段中，並補償一資料信號傳輸延遲時間，以使資料信號傳輸延遲時間

五、發明說明⑻ 降至一既定範 MPU部輪出資: 所經過的時間於此情況在複數之資料之間，其中，暫存器之一種出之另一種狀亦於此情遲補償單元係遲時間與資料分別受到補償輸延遲時間降又於此情遲補償單元分與資料信號傳而分別受到補傳輸延遲時間於此情況相位調整單元以將分別被輸位彼此匹配。亦於此情第一段緩衝器 *，…〜α吋间保表示從料信號’到各資料輪入暫存丁從。节仔器輸入資料信號輸入延遲補償單元與複數之資料輸出暫存器切換單元係於資料錢被輸人至各f ^ ΪΣ門信號從各資料輸出暫存器被輸二仪址延遲補償單元與各資料輸入^ 为別包含複數之緩μ，且位址信號傳輸, ^號傳輸延料間，係基於複數之緩衝器^ ，以使位址信號傳輸延遲時間與資料信號4 至預定範圍與既定範圍之内。況下，各位址延遲補償單元與各資料輪入延別包含一緩衝器，且位址信號傳輸延遲時間輸延遲時間，係基於等緩衝器之電晶體尺寸償，以使位址信號傳輸延遲時間與資降至預定範圍與既定範圍之内。科彳。喊下，此種半導體裝置更包含一時鐘脈衝信號，設置於複數之位址暫存器之另一前段中，入至複數之位址暫存器的時鐘脈衝信號的相況下’時鐘脈衝信號相位調整單元包含：-’將從MPU部輪出之時鐘脈衝信號輸入；以

432602 五、發明說明（10) 及複數之第二段缓衝器’從第一段緩衝器之一輸出部分歧成彼此平行，而經由第一段緩衝器與複數之第二段緩衝器之至少一個所輸出之時鐘脈衝信號，係被提供至各位址存器。又於此情況下’此種半導體裝置更包含一時鐘脈衝信號移相器’依前進方向變換產生於JJPU部之時鐘脈衝作镰的相位，以從MPU部輸出。 5 於此情況下，此半導體裝置更包含：一時鐘脈衝信號相位調整單元，設置於複數之位址暫存器之另一前段中，以將分別被輸入至複數之位址暫存器之時鐘脈衝信號的相位彼此匹配；及一時鐘脈衝信號移相器，依前進方向變換產生於MPU部之時鐘脈衝信號的相位，以從Mpu部輪出，其中，時鐘脈衝信號移相器，係基於在通過時鐘脈衝信號相位調整單元之後的時鐘脈衝信號，執行一回授控制。亦於此情沉下，複數之位址延遲補償單元之各個位址信號輸出部係彼此連接。又於此情況下’ DRAM部係作為MPU部之辅助高速緩衝記憶體。於此情況下，MPU部係實質上設置於晶片上之中心位置；複數之DRAM部中之兩個係分別地設置於晶片上部的左右側，以作為MPU部之一輔助高速緩衝記憶體；而且除兩個DRAM部外之複數之DRAM部之其一’係設置於晶片上之MPU部的上側與下侧之其一，以作為mpu部之一標記 (TAG)部。 ’、

第15頁 432692 五、發明說明（11) 【圖式之簡單說明】藉由參見附圖，可更完全地理解本發明之特徵，於這些附圖中’類似的參考數字表示類似的特徵，其中：圖1顯示依據本發明之一實施例的半導體裝置之概要構造的平面視圖；圖2顯示於一習知半導體裝置中傳輸的多種信號；圖3顯示圖2中之時鐘脈衝信號之延遲的時序圖；圖4顯示圖2中之位址信號之延遲的時序圖；圖5顯示圖2中之資料信號之延遲的時序圖；圖6顯示圖2中具有領先内部時鐘脈衝信號的相位之一時知脈衝信號之輸出的時序圖；圖7說明圖6中之輪出時鐘脈衝信號之領先相位的時序圖8顯示在循環時間中之建立時間與保留時間；圖9顯不本實施例之實際構造之一例的平面視圖；圖〇顯示用以校正未採用^^信號之延遲變化的構造；个貝犯列f < 圖11顯示用以校正採用信號之延遲變化的構造；令X跑例τ之圖1 2 5兒明在循環時Μ & m , Jsi] Ψ ^,, ^ ^ ^ ^ ^吟間與用以校正未採用於本實把例τ 之位址仏號的延遲變仆 g| 1 Ο ^ 之構造間之關係；圖13說明在4環時施例中之位址信號的延遲變化 &正株用於个〈構造間之關係；

第16頁 432602 五、發明說明（12) 圖14顯示未採用於本實施例中之Mpu巨集與DRAM巨集之内部構造；圖15顯示採用於本實施例中之MplI巨集與DRAM巨集之内部構造；圖16說明在一種採用於本實施例中之半導體裝置之信號延遲；圖17顯示在一種採用於本實施例中之半導體裝置之多種信號的時序圖；圖18顯示在圖17之時序圖中的各種明細；圖19顯示在本發明之第二實施例中之jjpu巨集與DRAM 巨集的内部構造；圖20顯示在本發明之第三實施例中之MPu巨集與dram 巨集的内部構造；圖2 1視圖顯示在本發明之第四實施例中之μ pu巨集與 D R A Μ巨集的内部構造；圖22顯示在本發明之第五實施例中之MPU巨集與DRAM 巨集的内部構造；圖23顯示圖15中之相位轉換電路之電路構造的電路方塊圖；以及圖24顯示圖22中之相位轉換電路之電路構造的電路方塊圊。【符號之說明】 A1，A 2 ..·〜位址信號輪出部

第17頁 432602 五、發明說明（13)

Bl 、 B2〜電阻 BT〜樹狀緩衝器

Bu ~ 緩衝器 MR〜模式暫存器

Rm、Rs、Rout〜暫存器

Till、T112、T121與T122〜配線電阻

10 ~ MPU 11〜選擇電晶體

20 〜SSRAM 40 ~ MPU巨集 41 、41 a ~ 移相器

51〜内部時鐘脈衝信號SCCLK

52〜相位補償時鐘脈衝信號SCCLK

52〜補償時鐘脈衝信號SCCLKD

53〜内部時鐘脈衝信號ICLKT 5 5〜位址信號 57 〜DRAM IADT 信號 70〜DRAM巨集 7 1〜時鐘脈衝樹 75、75a 〜暫存器 77〜緩衝器（位址樹） 7 7 a〜資料輸入樹 7 9〜位址緩衝器 8 0〜輔助高速緩衝記憶體

第18頁 432692 五、發明說明（14) 8 8〜缓衝器 9 0〜構s己部 101〜資料輸入緩衝器 102〜資料輸出緩衝器 111〜切換開關 2 0 1 ·~晶片【較佳實施例之說明】現在參見圖不，將詳細說明依本發明之各種較佳實施例。本發明之一個實施例將詳細說明於下。在本實施例之半導體裝置中，一 MPU(微處理單元）巨集與一輔助高速緩衝記憶體係裝設在同一晶片上。詳言之，本實施例係為一種將⑽以]^(同步動態隨機存取記憶體）巨集裝設在與MPU巨集同一晶片201上的^半導體裝置’以取代習用之SSR AM(同步靜態隨機存取記憶體），以作為輔助南速緩衝5己憶體（參見圖1)。於此，Mpu巨集4〇原始設計成能驅動SRAM巨集（參見圖2之符號2〇),而不驅動DRAM巨集70。首先說明本實施例中有問題的信號延遲。於此，參見圖2以例示說明MPU模組，於此MPU模組中，傳統上被使用作為輔助高速缓衝記憶體之MPU 1〇與同步係裝设在同一印刷電路板上。一位址信號Addi與一資料信號])Qi，係於mpu 1 〇之暫

第19頁 4 JcDU/i

Rs之間傳輸。亦即，在LSI 1〇係與單一時鐘脈衝信號SCCLK 系統中’假如從一個暫存器之的延遲時間落在時鐘脈衝週期運作°因為信號係於暫存器Rm 關於信號傳輸時序之彈性會相 2 0可應付即使在由位址信號所產生的位址信號A d d i中所發 k號DQi亦類似。存器Rm與SSRAM 20之暫存器與20間的各種信號之傳輸，同步執行。在一種同步電路輸出到下一個暫存器之輸入之期間内’則可確保系統之與暫存器R s之間傳輸，所以應地增加。MPU 10與SSRAM Add i之傳輸路徑之不同距離生輕微的延遲11變化"。資料關於在SSRAM 20與MPU 10間之各種信號的延遲是如何調整的問題，與由於調整所產生的問題將說明於下。 (1)首先說明時鐘脈衝信號SCCLK ^如圖3所示從Mpu 10輸出之時鐘脈衝信號SCCLK(對應至後述之圖17的"Μρυ内部SCCLK"信號），係延遲了由MPU 1〇與％以1 2〇間之外部配線所產生的延遲時間tCW，而被輸入至SSRAM 2〇。在將時鐘脈衝信號SCCLK輸入至SSRAM 20之後，更進一步的延遲了由在SSRAM 20中之時鐘脈衝樹（未顯示，但將說明於後）所產生的延遲時間tCS，而被輸入至SSRASj 2〇中之暫存器Rs 。亦即’在MPU 1 〇中之時鐘脈衝信號SCCLK，係延遲了由外部配線所產生的延遲時間tCW，與由時鐘脈衝樹所產生的延遲時間tes ’而被輸入至SSRAM 20中之暫存器Rs。裝設於SSRAM 20之時鐘脈衝樹具有一種樹狀構造，俾能在將時鐘脈衝信號SCCLK輸入至複數之暫存器Rs的情況下，

第20頁 43^6C2 五、發明說明（16) 最後將時鐘脈衝信號SCCLK之上升緣時間均勻化。因此，可滿足同步電路系統之前提要求。 (2) 以下說明位址信號Addi。如圖4所示，基於MPU 10 中之時鐘脈衝信號SCCLK所輸出（產生）之位址信號Addi , 係被延遲了由MPU 10内之位址暫存器Rm所產生的延遲時間 tASf，而從MPU 10被輸出。此外，在從MPU 10輸出之後，位址信號Addi被延遲了由從MPU 10至SSRAM 20的外部配線所產生的延遲時間tAW，而被輸入至SSRAM 20中之暫存器 Rs。亦即，基於MPU 10中之時鐘脈衝信號SCCLK所輸出（產生）之位址信號Addi，係被延遲了由MPU 10中之位址暫存器Rm所產生的延遲時間tAM，與由外部配線所產生的延遲時間tAW ’而被輸入至SSRAM 20中之暫存器Rs。 (3) 以下說明資料信號DQi。當資料信號DQi從SSRAM 20被輸出至MPU 10時之信號延遲係如下所述。如圖5所示’為因應送出至SSRAM 20的時鐘脈衝信號SCCLK而從 SSRAM 20讀出之資料信號DQi，係被延遲了由SSRAM 20中之位址暫存器Rs所產生的延遲時間tDA，而從SSRAM 20被輪出。此外’資料信號DQi係被延遲了由從SSRAM 20至MPU 10的外部配線所產生的延遲時間士別，而被輸入至MPU 10 中之暫存器Rm。從項目（1 )至（3)可知，資料信號DQi之讀出週期可以方程式（A)表示： tCW + tCS + tDA(max) + tDW(max) + tMRS ^ tcyc (A) 於此情況下，在tDA與tDW之"（max)11，係表示對應至

第21頁五、發明說明α7) 由複數之資料引線的配置所導致的最長信號傳輸距離之延遲時間。又，tMRS表示MPU之暫存器Rm之建立時間，而 teye表示資料信號DQi之讀出週期之循環時間。方程式（A)之意義係如下所述。時鐘脈衝信號scclk之外部配線延遲時間tCff、由SSRAM 20中之時鐘脈衝樹所產生的延遲時間tCS、由資料信號DQi之SSRAJ| 2〇中之位址暫存器Rs所產生的延遲時間tDA、由資料信號DQi之外部配線所產生的延遲時間、及MPU 10中之暫存器^的建立時間tMRS的總和，必須在資料信號DQi之讀出週期的循環時間t c y c内。於此，讓吾人考量將資料信號DQi之讀出循環時間 t c y c縮短（快速化）。在ΜΡϋ 1 0中’如果沒有時鐘脈衝信號SCCL](之相變化 (補償）電路，僅考量方程式（八）就足夠了。如方程式（八）所示，如果時鐘脈衝信號SCCLK之外部配線延遲時間tcw、由 SSRAM 20中之時鐘脈衝樹所產生的延遲時間、由資料信號DQi之SSRAM 20中之位址暫存器只3所產生的延遲時間 tDA、由資料仏號叫1之外部配線所產生的延遲時間切界、及MPU_ 10中之暫存器Rm的建立時間““的總和縮短，則可能縮短資料信號DQi之讀出循環時間tcyc。 e 數的場合之下’辅助高速緩衝記憶體（於此是之存取時間’變成整個半導體裝置之循環時間 ϋ極：二，此’為了使輔助高速緩衝記憶體之存取時間加、ρ行補償俾能領先（依前進方向變動）時鐘脈衝信號

五、發明說明（18) SCCLK —個相位，以加快循環時間。如圖6所示’相位領先來自μ p U 1 〇之内部時鐘脈衝信號SCCLK —個相位補償時間tpc的補償時鐘脈衝信號 SCCLK，係從MPU 1 0被輸出。於此’相位補償時間tpc具有一正值（圖6之左側為正值），並具有—適當數值。於此’為何相位補償時間tpc具有適當數值的理由係說明如下。如圖7所示，若此數值太大，則最後被輸入至暫存器Rs的位址信號Addi之輸入時序，因其具有最大的延遲時間’故無法即時與被輸入至暫存器以的補償時鐘脈衝信號SCCLK之上升緣之時序匹配。因此，位址信號Addi不被問鎖’以因應補償時鐘脈衝信號SCCLK。如上所述’如果相位比M p U 1 〇之内部時鐘脈衝信號 SCCLK領先相位補償時間tpc的補償時鐘脈衝信號SCCLK被輸入至SSRAM 20 ’則資料信號DQi相應地被較快輸出，這可縮短循環時間(; C y C。然而’於此情況下’必須滿足關於位址信號Ad(H的下述條件’例如（a)與（b)。條件（a)與（b)兩者皆必須滿足。 U)在暫存器RS的保留時間tSRH期間，位址信號Addi 必須被輸出至SSRAM 20之暫存器RS(參見方程式（a))。如果不是這樣的話，為因應時鐘脈衝信號SCCLK，位址信號 Addi並未被閂鎖於暫存器Rs中。 tCW+tCS-tpc+tSRH<tAM(min)+tAW(min) (a) 於此情況下，tSRH為SSRAM 20的暫存器Rs之保留時間。又，min表示對應於由SSRAM 2〇中之複數位址接腳的

第23頁 432632 五、發明說明（19) 配置所導致的最短信號傳輸長度的位址信號Addi之延遲時間。 (b )位址信號Addi必須持續被輪入，直到ssRAM 20的暫存器Rs之建立時間tSRS為止（參見方程式（b)) ^此乃因為位址信號Addi可能被誤解為先前循環之位址信號wdi。 tCW+tCS-tpc+tcyc-tSRS>tAM(max)+tAW(max) (b) 於此情況下，tSRS表示SSRAM 20的暫存器1^之建立時間。又，max表示對應於由SSR AM 20中之複數位址接腳的配置所導致的最長信號傳輸長度的位址信號4(1(1 i之延遲時間。從另一觀點而言，上述的方程式（a)與（b)可表示__

KtAM + tAW)max-(tAM + tAW)niin|<|tcyc-tSRH-tSRS( (c) 在方程式（c)中，（tAM + tAW)表示從MPU 10内部之時鐘脈衝信號SCCLK產生時’到暫存器RS輸入位址信號Addi 時之位址信號Addi之總延遲量（參見圖4)。方程式（c)之左側表示由在複數位址接腳間的信號傳輪距離之差異所導致的位址信號A d d i之總延遲量的11變化”（差異）^ 從方程式（c)可知，此數值（絕對值）代表位址信號 Add i之總延遲量（時間）的”變化，| ，必須降至將循環時間 tcyc減去暫存器Rs之保留時間tSRH與建立時間tSRS的數值 C絕對值）範圍之下。如圖8所示，位址信號Add i之總延遲量的"變化”必須降至在一特定範圍之内。此特定範圍係對應至除建立時間tSRS與保留時間tsRH以外的循環時間

第24頁 432602 五、發明說明（20) tcyc α 簡言之，不論從MPU 10至複數暫存器Rs間的位址信號 Add〗之傳輸距離差異為何’必須使當位址信號Addi被輸入至複數暫存器Rs時之輸入時序均一化至某種程度。此乃因為必須將位址信號Addi問鎖至各個暫存器Rs，以因應以同一相位之時鐘脈衝信號SCCLK被送至各個暫存器Rs的時鐘脈衝信號SCCLK。如果從MPU 1〇傳輸至SSRAM 2〇的位址作號AdcU之總延遲時間的||變化"減少，則循環時間tcyc(i 述方程式之右侧）可變得較短。 n 如圖8所示，如果位址信號Addi之總延遲時間之,，變化大，則無法滿足建立時間（應完成設定的時間）或保留時間，這會導致錯誤運作。又，如果位址信號“心之總延遲時間的”變化大，則可被建立為足夠數值的相位補償時間 tpc的範圍會相應地縮小。於此，關於位址信號Addi，基於項目至（3)，可類似於方程式（A)建立方程式（B): tCW + tCS + tAM(max) + tAW(max) + tSRS ^ tcyc (B) 於此情況下’在tAM與tAW中之（inax)表示對應至由複數資料引線的配置所導致的最長信號傳輸距離的延遲時間。又，tSRS表示SSRAM 20之暫存器“的建立時間，而 tcyc表示循環時間。方程式（B)之意義說明如下。時鐘脈衝信號SCCLK之外部配線延遲時間tCff、由SSRAM 20内之時鐘脈衝樹所產生的延遲時間t CS、由位址信號Add i之MPU内之位址暫存器

432692 五、發明說明（21) '~~' 所產生的延遲時間t AM、由位址信號Add i之外部配線所產生的延遲時間tAff、及SSRAM 2〇内之暫存器Rs之建立時間 tSRS的總和，必須在循環時間tCyC以内。以方程式（B)的觀點而言，關於由位址信號Add i之外部配線所產生的延遲時間tAW ’其較小數值會導致循環時間tcyc的縮小。反之’本案發明人具有下述觀點。如上所述，將 SSRAM裝設於其中的MPU模組，可容易地使SSRAM與ΜΡϋ間之配線長度均一化。此乃因為印電路板之尺寸對於模組之成本並不具有實質上的影響。於此種狀態之下，在MPU模組上之SSRAM 20中，位址信號Addi之延遲時間的11變化π並不太構成問題。因此’在MPU模組上之SSRAM 20 t，從方程式（B)導入之上述項目（外部配線延遲時間tAw的減少導致循環時間t c y c之減少）是有效的。然而，如圖1所示，如果將DR AM 70與MPU 40裝設在同一晶片2 0 1上’則晶片尺寸會大幅影響成本。因此，可將 DRAM巨集70之位置最佳化，俾能使晶片尺寸最小化。因此’並不允許將DRAM巨集70之位置最佳化，以使從MPU 40 至DRAM巨集70的信號之延遲時間均一化。於此狀態下，在裝設於同一晶片201之DRAM 70中，位址信號Addi之延遲時間的''變化”相當困難。因此，在裝設於同一晶片20 1之 DRAM 70中，重視方程式（〇，而非從方程式（B)所產生之上述項目的電路構造，對於達成高速化而言係為有效的。重視方程式（C)的電路構造是合理的理由說明如下。如圖1所示，於本實施例中，在MPU 40與DRAM巨集70間之

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值實質上是零，此乃因為於單一的晶片201上。在不之情況下，這會使延遲時外部配線延遲時間t AW的實際數 MpU巨集40與DRAM巨集70係裝設實際影響外部配線延遲時間間之調整簡易化。此事實㈣以設計產生任料部配線延遲❹”則 :路構造。簡言之’即使配線延遲時_略纟，位址信 :之輸入時序為均一化（方程式（c)左侧之數值減少）的電路構造仍可滿足方程式（C)。特別是，如果一MPU、DRAM之一輔助高速緩衝記憶體、及DRAM之標記部係裝設於單—的晶片上，則晶片尺寸之最小化之要求，會由於其尺寸而加上佈局之限制（晶片上之位置）。舉例而言，一般可能考量圖9之配置。如圖9 所示’如果將一MPU部40裝設於單一晶片上之中央上部，則DRAM之兩個輔助高速緩衝記憶體8〇與8〇係裝設於肝卩部 40之左右側’且DRAM之標記部90係裝設於在MPU部40之下侧’各配線長度主要是彼此相異。因此，位址信號 Addi (與資料信號DQi )之延遲時間的11變化”變成相當困難。一般而言，配線電阻大小係與配線長度成比例，而配線電容大小係與配線長度成比例。因此’在原理上，信號傳輸時間之長度係與信號傳輸長度之平方成比例。然而，配線電阻與配線電容之實際各個數值並非僅與配線長度成比例。因此，難以只基於配線長度作調整而完全移除其影

第27頁 432632 五、發明說明（23) -- 在上述MPII模組等之實際系統中，在基板尺寸上的限，小。因此’藉由使各條配線迂迴（繞行）至各信號輸入部’使得至各信號輸入部的長度彼此相等。反之，於具有片上構匕之本實施例中’樹狀構造係藉由將一緩衝器8 8 ***至每條配線之中間位置而設計，如圖9所示。緩衝器係以具有複數段之樹狀型式（以下稱為位址樹）形成。然後，延遲時間的"變化"係依據段數或電晶體尺寸而調整。因此’可將位址信號之到達時間均一化。實際上，在位址信號之傳輸配線較長之情況下，段數較小。在位址信號之傳輸配線較短之情況下’段數大。因此，這可減少方程式 (C )左側（”變化"）之數值。如上所述，由複數位址接腳之配線長度間的差異所產生的位址信號之延遲時間的"變化"減少的方法，係藉由改變緩衝器之段數（或尺寸）而說明之。其次，裝設需要減少延遲時間之此種"變化"的緩衝器之位置將說明於下。吾人可從減少循環時間之觀點考量之。首先’可考量圖10之電路構造。每一個位址暫存器 75a’ 7 5a，..係位於MPU 40之各個位址信號輸出部（位址接腳）八1’儿2.，.中。位址暫存器753,758,..係被置於距離各位址彳§號輸出部Al，A2...之各距離l短，且各距離[彼此相等之位置。這種距離L之減少可縮短外部配線延遲時間 tAW。因此，可滿足從方程式（B)所產生的上述項目（減少外部配線延遲時間t A W可減少循環時間t C y c )。

第28頁 432692 五、發明說明（24) 然而，在MPU 40與MAM 70之間，信號係於暫存器與暫存器間傳輸。因此，即使位址信號Addi之總延遲量 (tAM+tAW)略增’在傳輸時序中仍存在有裕度，而使其不會大幅影響循環時間。較此更重要的，是減少有關於複數位址接腳之位址信號Addi之總延遲量（tAM + tAW)的„變化因此’第二種方式是採用顯示於圖11之電路構造。一位址樹77設有MPU 40之位址信號輸出部A1，俾能使將從位址信號輸出部A1輸出之位址信號55之延遲量的『，變化,，均一化。複數之位址暫存器75, 75...係設置於位址樹77之下一段。於此’圖10係對應至圖12。圖10與12顯示一種的電路構造，於其中，在從單一的位址信號部^所輸出之一位址信號55被閂鎖至單一的位址暫存器75a之後，其乃被緩衝器Bu，Bu...依據k號傳輸距離而延遲。另一方面，圖1】係對應至圖13。圖11與13顯示另一種電路構造，於其中，在從單一的位址信號部A1輸出的一位址信號55被緩衝器（位址樹）7 7依據仏號傳輸長度延遲之後，其乃被閂鎖至分別設置於位址樹77之下一段的複數之位址暫存器了5。位址暫存器75(75a)與輸出缓衝器（暫存器）R〇ut的配置’可藉由參見圖12與13而彼此比較。於此，輸出緩衝器 (暫存器）Rout將從記憶體單元讀出之信號輸出至MplJ 4〇。符號ICLKTC5 3)表示DRAM 70之一内部時鐘脈衝信號。藉由此比較’關於在位址暫存器75( 75a)與輸出緩衝器R〇ut間

第29頁 4326D2 五、發明說明（25) 之信號傳輸距離TSa與TSb，顯示於圖13之信號傳輪距離 TSb係縮短了對應於緩衝器77(仏）之距離。内部時鐘脈信號ICMT 53係被輸入至暫存器75、75&與反〇討。因此， 3存器75a與暫存nRQut間的第—信號傳輸距離與在暫存器75與暫存器Rout間的第二信號傳輸距離Tsb之較短的其中-個中，循環時間tCYC是較短^因此，相較於顯而言’顯示於圖13與11的電路構造可容易地違成尚速化。圖14顯示MPU巨集40與DRAM巨集70之習知電路構並對應至圖10與12 4DRAME㈣中，單—的位 ^係;對應至議巨集40輸出之單一位址信號之輸入而設 ^ :如圖14與12所示’緩衝器係設置於十〜、至位址k號被閂鎖至位址暫存器？5a中的位置之下一，在到位址暫存器75a之下一段的位址信唬之負載咼，導致由配線電阻所產時間tCYC之高速化。延遲並妨礙循環 1 本實施例，並採用對應於圖11與13的電路構 ΐ預所示’ 4藉由位址樹77將位址信號55延遲了?先決疋的時間之後，其乃被問鎖至複數之位此，在到時鐘脈衝信號ICLKT被輸入之位址二;二段之位址信號的負載輕，這可縮短循環時 =情況下，續3所示，為了縮短縮短暫存器75與暫存器R〇ut間的信號傳輸距離m是合理

第30 1

是儘可能設計一種彿局，藉以縮的配線延遲（配線長度），於此伟可能地靠近DRAM 70中之輸出緩的。為了這樣做，理想上短位址暫存器75之下一段局中’位址暫存器75係儘衝器R 〇 u t側。於此說明關於圖15之時鐘脈衝信號％〇1^之位址樹77 ^ s’鐘脈衝樹7丨間的差異。時鐘脈衝樹與位址樹使延遲時間均：化之電路功能是相同的。如上所述，時鐘脈衝樹使二別被輸入至複數之暫存器以滿足同步電路系統之前提的鐘脈衝彳3號的上升緣時間均一化。於此情況下，當時鐘，衝k號之時間並未均一化時，冑非均一化的時鐘脈衝信號輸入的暫存器之保留時間與建立時間會惡化。實際上，難以確涊將非均一化的時鐘脈衝信號輸入的暫存器。因此，在電路設計中，如果可能的話，理想上是儘可能使時鐘脈衝彳3號之上升緣之時序均一化，而碎保輸入非均一化的時鐘脈衝信號之最大偏差的電路元件所需要的建立時間與保留時間亦是合理的。、另一方面，位址樹使位址信號之輸入時序均一化，且其並不影響整個系統。如果位址信號之輸入時序均一化至某程度，則可滿足同步電路之運作。在位址樹中，設置於複數暫存器中之每一個的前段中的緩衝器之段數（或尺寸）未必彼此相等。位址樹並未僅僅是樹狀構造。離位址信號，越遠，緩衝器之段數就越小。簡言之，並不需要將緩衝器之段數設定成完全補償由配線長度所造成的信號傳輪延遲時間。只須設定成使得在位址信號分別被輸入至複數之

第31頁 432692 五、發明說明（27) 暫存器時’依配線長度與緩衝器，位址信號之相位彼此相符即可。圖16示意地顯示出圖15中之電路構造信號之延遲。產生於MPU巨集40中之位址（ADDRESS)信號，係被Mpu 40内之位址暫存器延遲’然後從MPU巨集中輸出。符號hi表示對應至ΜΡϋ 40中之位址暫存器之電阻。符號IADB表示從MpiJ 巨集輸出之位址彳s號。符號B1與B2表示對應於位址樹77的電阻。位址信號IADB係被位址樹77之電阻B1與B2延遲，以變成一位址信號IADT(參見圖15之符號IADT)。此位址信號 IADT係被輸入至各個位址暫存器75中。符號TUI、T112、T121與T122表示位於位址暫存器 7 5，7 5...之下一段的配線電阻。如果配線電阻τ 111、 Τ1 1 2、Τ1 21與Τ1 2 2小’則會使循環時間t CY C減少，如上所述。符號XADB表示為因應位址信號IADT而讀出的資料信號。符號SCA表示由圖9之DRAM所構成的辅助高速緩衝記憶體80。而且’符號TAG表示圖9之標記部90。為了將位址信號IADT閂鎖於相同的輸入時序，而進入至位址暫存器 75’75·.·中，經由位址樹77之電阻B1、B2調整延遲時間是相當重要的。相較於圖1 4之習知構造之下，延遲時間係經由在圖丄6 中之位址暫存器75,75...的前段之位址樹77之電阻Bl、B2 而調整。相對應地，這可減少位於位址暫存器7 5之下一段之配線電阻Till、T112、T121與T122的數值，藉以縮短循環時間tCYC。於此’配線電阻ΤΙ 11、T112、T121與T122之

第32頁 432692 五 '發明說明（28) 每一個係相當於將圖14之位址暫存器7 5a之下一 $的負載分成四個的數值。又說圖17為本實施例之時序圖。圖18視圖顯示圖17之明細。圖1 7表示在DRAM巨集70中之複數位址暫存器75 位址信號（IA D T) 5 7之輸入時序必須分別被均—化。如圖17之（a)所示，MPU内部時鐘脈衝信號sccu 5ι 循環時間（SCCLK循環UCPS為4 ns。此4 ns表示循環時之 tCPS係為MPU巨集40内之同步時鐘脈衝的時間，亦是本^ 施例之半導體裝置中的整個系統之絕對時間。在圖17中1 [,#〇 ]、[ #1 ]..，係對應至MPU内部時鐘脈衝信號SCCLK之脈 '升緣。如圖17之⑴所示，MPU内部時鐘脈衝信號 SCCLK 51之相位，係藉由MPU巨集4〇内之移相器41而領先了 2 nS，而變成相位補償時鐘脈衝信號％孔1( 52。此相補償時鐘脈衝信號52係從MPU巨集40輸出，並被輸入至 DRAM 巨集 70。如圖17之（f)與（g)所示，容許115 ns作為sca與 TH出/1潛伏時間之最大值的理由為：移相器4 1可補償MPU内。卩時鐘脈衝信號sccu 51之相位。在相位補償時 :脈衝信號52被輸入[DRAM巨集7〇之後，其乃被時鐘脈衝延遲了 1 nS ’而變成内部時鐘脈衝信號（ICLKT)53(參圖17之（c))。符號tC])表示由此時鐘脈衝樹71所產生的延遲時間（1 ns，内部時鐘脈衝延遲）。tcpi表示内部時鐘，衝L號（ICLKT )53之循環時間。位址暫存器75係與包含在k遲tCD之DRAM内部時鐘脈衝信號（ICLKT)53同步地將位

432692 五、發明說明（29) 址信號閂鎖。如圖17之（d)所示，位址信號ADDRESS(Mpu輸出）55，係依據MPU内部時鐘脈衝信號51而從Mp[J巨集4〇輸出。此位址信號55係從ΜΡϋ内部時鐘脈衝信號51之上升緣被延遲了 2ns ’而從MPU巨集40被輸出。符號tD〇M表示此延遲時間 (MPU輸出延遲）。顯示於圖17之（(1)至（g)之黑色斜線部分表不轉變狀態’而白色部分表示正常狀態。在位址信號55 被輸入至DRAM巨集70之後’其乃最多被位址樹77延遲了〇. ^ ns ’而被輸入至位址暫存器75，以作為一DRAM IADT信號57。符號tAD表示由位址樹77所產生的延遲時間（位址樹延遲）。在包含由位址樹77所產生的延遲tAD的位址信號 (IADT)57之正常狀態下，符號tDS表示一建立時間（輸入設定）’而其數值最小為〇 ns。又，符號tDH表示一保留時間 (輸入保留），而其數值最大為1,5 ns。為了將位址信號（DRAM IADT) 57問鎖於DRAM内部時鐘脈衝h號（ICLKT )53之上升緣的時序，建立時間tDS與保留時間tDH之各個時序，係界定於DRM内部時鐘脈衝信號 (ICLKT)53之上升緣的時序。當位址暫存器乃接收DRAMr 部時鐘脈衝信號（ICLKT)53時，換言之，在⑽媚内部時鐘 =衝信號（ICLKT)53之上升緣的時序，位址信號（DRAM DT) 5 7必須處於正常狀態。此外，其必須落於保留時間 ▲簡σ之，由位址樹77所產生的延遲時間tAD，係藉由改變電晶體尺寸與由位址樹77所構成之緩衝器之段數（圖第34頁

Ci、丨乙υ j匕五、發明說明（30) 1 7之兩個階段）而調整。藉由位址樹77，處於正常狀態且亦於保留時間tDH内的位址信號（IADT)57，在所有的位址暫存器75中，係與DRAM内部時鐘脈衝信號（ICLKT)53之上升緣的時序相符’而不受位址信號線之配線長度（位址信號傳輸距離）的差異的影響。位址信號5 7之到達時間，係藉由位址樹（複數之位址緩衝器）77而調整，以使内部時鐘脈衝信號ICLKT 53之上升緣屬於在DRAM IADT信號57之正常狀態下之預先決定的暫時波段。這種調整可使位址信號 5 7被閂鎖至各個暫存器7 5，以因應内部時鐘脈衝信號 ICLKT 53。又，由位址樹77所構成之單一緩衝器的延遲時間大約為0.1至0.2 ns。本實施例整理說明如下。在顯示於圖丨4之習知構造中’位址線之長度Lg係隨位址（接腳）而異。因此，當位址信號被閂鎖至位址暫存器（位址緩衝器）75a時，在位址暫存器75a之其中一個的困難點為：位址信號在建立時間不具有足夠的裕度；而在位址暫存器75a之其中另一個的困難點為：位址信號在保持時間不具有足夠的裕度。又，因為在位址暫存器75a之下一段之位址信號的負載高，故會產生由配線電阻所產生的延遲’藉以妨礙循環時間之減少。此乃因為依照以往從外部將DRAM加至Mpu時之習慣而言，在DRAM巨集中之位址暫存器75a的數目在傳統上係被為1個。換言之，雖由外加構造改變成晶片上構造，但並未利用到MPU巨集與DRAM巨集間之外部配線延遲時間“Μ減小的事實。

第35頁 4326ϋ2 五、發明說明（31) 反之’如上所述，於本實施例，藉由設置位址樹7 7與位址樹77之下一段中之複數位址暫存器75而可解決此一問題，如圖1 5所不。由於位址樹77之設置，於DRAM巨集7〇中’位址彳§號線之配線延遲被分割為不致造成配線延遲問題的程度。位址暫存器7 5係分別設置於將配線延遲分割的位址仏號線之下一段。為了緩和圖14中之位址暫存器75a 的負載’於圖15中’負載係被分為複數之位址暫存器。設置於MPU巨集40中之移相器41可補償時鐘脈衝樹之延遲’亦可輸出具有使位址暫存器75之設定並不那麼嚴苛之相位的時鐘脈衝信號52。因為在位址暫存器75之下一段之信號負載減少’故信號傳輸延遲減少，這可縮短循環時間tcyc(參見圖12與13)。此乃因為相較於習知情況之下’配線延遲與對應於一解碼器之前段之邏輯段的數目，可藉由設置多數之位址暫存器75而減少。因為至複數之位址暫存器75之位址信號57的輸入時間是均一的，故可有效地使用時鐘脈衝信號的相位補償功能，因而能達成減少循環時間的效果。以下參見圖1 9說明第二實施例。在圖1 9中，關於具有與第一實施例相同之符说的元件’因其内容相同，故省略其說明。如果即使藉由使用位址樹77仍無法適當地調整延遲時間的11變化"，則可設置顯示於圖1 9之電路構造。在包含位址暫存器7 5之位址缓衝器7 9中’延遲時間的"變化"，係可藉由更進一步地將兩段的緩衝器Βιι與Bu設置於位址暫存器

第36頁 ^rJ'dBd2 五、發明說明（32) 75之位址信號輸入端子的前段而減少。於此情況下，關於各個位址暫存器7 5，設置於位址信號輸入端子之前段的緩衝器Bu，Bu...之段數並未受限於2。此數目可被設定到適合"變化"之調整的段數。以下參見圖20說明第三實施例。在圖2 0中，關於具有與第一實施例相同之符號的元件，因其内容相同，故省略其說明。上述的第一與第二實施例補償位址信號之延遲變化。又’第三實施例將其技術應用於一資料信號。雖然位址信號的傳輸方向係為從MPU巨集40至DRAM巨集70之單一方向’但資料信號之傳輸方向係為雙向。因此’如圖20所示’資料輸入緩衝器1〇1與資料輪出緩衝器1 02係為資料信號而設置。資料輸入樹77a係設置於複數資料輸入緩衝器1〇1之前段。類似於位址樹77地，資料輸入樹7 7 a可使至D R A Μ巨集7 0之存取時間明顯變快。符號IADTa表示包含受資料輸入樹77a調整之延遲的資料信號。切換開關11 1係設置於每一個資料輪入緩衝器1 〇丨與資料輸出緩衝器1 〇 2之每一個前段與下一段。切換開關11 1係被切換以在資料信號之輸入與輸出之間切換。於此情況下’類似於為資料輸入緩衝器1 〇 1設置的資料輸入樹77a，資料輸出樹（未顯示）係為複數之資料輸出緩衝器1 〇 2設置。這可使整個系統的循環時間變得較快。以下參見圖21說明第四實施例。在圖21中，關於具有與第一實施例相同之符號的元件，因其内容相同，故省略

第37頁五、發明說明（33) 其說明。如圖21所示’位址樹7 7之最後部分，係經由配線l廿而彼此連接，此乃類似於時鐘脈衝樹7 1内之配線L k。因此，配線延遲減少。此乃因為在兩樹狀緩衝器(由位址樹7 7 所構成之緩衝器）間之中點的位置CP，係被兩方的樹狀緩衝器BT各驅動一半。如圖21所示而彼此連接的位址樹之最後部分的構造’具有多數的樹狀緩衝器BT與多數的位址緩衝器79的情況下是特別有效的。因此，於此揭露—種技術，於此技術中，如果具有更多的位址緩衝器7 9，則不嶠位址緩衝器之數目為何’位址樹77之最後段係彼此連接’ 如圖21所示。配線Ld將減少配線延遲時間之一個位址作號 (IADT)57 ’傳送至每個位址暫存器75。；在顯示於圖15之第一實施例中，位址樹77之最後部分並未彼此連接。單獨而言，延遲時間係基於位址緩衝器2 尺寸與段數而調整。如果位址暫存器75之數目小，則在不設置顯示於圖2 1之配線Ld的情況下，配置位址暫存器7 5，係以考量配線延遲乃是有效的作法。以下參見圖22說明第五實施例。在圖22中，關於具有與第一實施例相同之符號的元件，因其内容相同，故省略圖22之移相器41&實現一種DRAM内部時鐘脈 53(ICLKT)之回授控制，以取代補償時鐘脈衝信號。J 52(SCCLKD)之補償時間之外部設定（舉例而言， tpc)。亦即’圖15之第一實施例之移相器41'從：s部的將

第38頁 432632 五、發明說明（34) MPU内部時鐘脈衝信號51 (SCCLK)之補償時鐘脈衝信號 52CSCCLKD)的補償時間tPC設定為例如2 ns。反之，相較於第一實施例之下，圖2 2中之移相器41 a，必然能獲得具有期望的補償時間之DRAM内部時鐘脈衝信號ICLKT，此乃因為補償量係基於DRAM内部時鐘脈衝信號53(1CLKT)之回授控制而決定。圖23顯示使用於第一實施例中之移相器41的電路構造如圖23所示’藉由使用實質上與pll (鎖相迴路）電路相同的構造’可將移相器41設計成能獲得來自環部振盪器之中間部分的信號。從配線N1所獲得的信號，係被使用以輸出具有與MPU内部時鐘脈衝信號51(SCCLK)相同相位的補償時鐘脈衝信號52(SCCLKD)。來自配線N2, N3...之其中一個的信號，係被使用以領先來自MPU内部時鐘脈衝信號 SCCLK 5 1的相位。待用之命令顯示信號，係在開啟電源供應部之後立即被寫入至模式暫存器MR。反之’使用於圖22之第五實施例的移相器41a，係被設計成能決定DRAM内部時鐘脈衝信號53( ICLKT)的延遲量’以取代MPU内部時鐘脈衝信號51(SCCLK)之延遲量，如圖24所示。當延遲一個時鐘脈衝週期時，對應於am 7〇中之時鐘脈衝樹71的數量會受到補償。吾人*DRAM内部時鐘脈衝信號53(ICLKT)假設為標準的理由，係為DRAM 70内之時鐘脈衝樹71的延遲可被正確地補償。依據本發明之半導體裝置，設有：一MPU(微處理單疋）部’裝設於一晶片上，並輸出一時鐘脈衝信號與一位

第39頁 432632 五、發明說明（35) 址信號；一DRAM(動態隨機存取記憶體），裝設於此晶片上’並接收從MPU部輸出之位址信號與時鐘脈衝信號；複數之位址暫存器’每一個皆閂鎖位址信號，以因應時鐘脈衝彳s號’以及複數之位址延遲校正單元，分別裝設於該複數位址暫存器之每個的前段’用以將從MP[J部之輸出時間’到該複數之位址暫存器之各自的接收時間為止的位址信號傳輸延遲時間’調整至每個預定範圍。然後，由於在以複數之位址延遲校正單元使該位址信號延遲之後，將該位址信號問鎖於複數之位址暫存器，故超越作為閂鎖信號之時鐘脈衝信號被輸入之位址暫存器以後的位址信號之負栽可降低，而能縮短循環時間。

第40頁

Claims

432602 六'申請專利範圍 1. 一種半導體裝置，包含：一MPU(微處理單元）部，設置於—晶片上，用以輸出一時鐘脈衝信號與一位址信號；一DRAM(動態隨機存取記憶體）部，設置於該晶片上，用以輸入該時鐘脈衝信號與該位址信號；複數之位址暫存器’各該位址暫存器問鎖該位址信號，以因應該時鐘脈衝信號；以及複數之位址延遲補償單元，各該位址延遲補償單元係設置於該複數之位址暫存器的前段’並補償一位址信號傳輸延遲時間，以使該位址信號傳輸延遲時間降至一預定範圍内’該位址信號傳輪延遲時間係表示從各該位址暫存器輸入該位址信號到該MPU部輸出該位址信號所經過的時間〇 2. —種半導體裝置，包含：一MPU(微處理單元）部，設置於一晶片上，用以輸出一時鐘脈衝信號與複數之位址信號； ^複數之DRAM(動態隨機存取記憶體）部，各該DRAM部係設置於該晶片上’並輸入該時鐘脈衝信號與該複數之位址信號之其一；，數之位址暫存器’設置於各該DRAM部中，各該位址暫存器係將該複數之位址信號之該其中一個閂鎖，以因應該時鐘脈衝信號；以及複數之位址延遲補償單元，各該位址延遲補償單元係設置於該複數之位址暫存器的前段，並補償一位址信號傳

432602 六、申請專利範圍輸延遲時間’以使該位址信號傳輸延遲時間降至一預定範圍之内’該位址信號傳輸延遲時間係表示從該MPU部輸出該位址信號’到各該位址暫存器輸入該位址信號所經時間。、 3. 如申請專利範圍第1項之半導體裴置，其中，各該位址延遲補償單元包含複數之緩衝器，且該位址信號傳輸延遲時間係受到補償，俾能基於該複數之緩衝器，使該位址信號傳輸延遲時間降至該預定範圍之内。 4. 如申請專利範圍第1項之半導體裝置，其中，各該位址延遲補償單元包含—緩衝器，且該位址信號傳輸延遲時間係受到補償，俾能基於該緩衝器之電晶體尺寸，使該位址信號傳輸延遲時間降至該預定範圍之内。 5. 如申請專利範圍第1項之半導體裝置，更包含：一時鐘脈衝信號相位調整單元’設置於該複數之位址暫存器之另如段，以將分別被輸入至該複數之位址暫存器的該時鐘脈衝信號的相位彼此匹配。 6，如申請專利範圍第5項之半導體裝置，其中，該時鐘脈衝信號相位調整單元包含： —第一段緩衝器，將從該MPU部輸出之該時鐘脈衝信號輸入；及複數之第二段緩衝器，從該第一段緩衝器之一輸出部分歧成彼此平行，而經由該第一段緩衝器與該複數之第二段緩衝器之至少一個所輸出之該時鐘脈衝信號，係被提供至各該位址暫存器。

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7.如申凊專利範圍第1項之半導體裝置更包含：一衝L號移相器’依前進方向變換產生於該MPU部之該時鐘脈衝信號的相位，以從該MPU部輸出。如申靖專利範圍第1項之半導體裝置，更包含· 時鐘脈衝信號相位調整單元，設置於該複數之位址晳存器之另—前段，以將分別被輸入至該複數之位址暫存器之該時鐘脈衝信號的相位彼此匹配；及一時鐘脈衝信號移相器’依前進方向變換產生於該 MPU部之該時鐘脈衝信號的相位，以從該Mpu部輸出，其中，該時鐘脈衝信號移相器’係基於在通過該時鐘脈衝信號相位調整單元之後的該時鐘脈衝信號，執行一回授控° 制。 9. 如申請專利範圍第1、3、4、5、7與8項中之任一項的半導體裝置，該複數之位址延遲補償單元之各個位址信號輸出部係彼此連接。 10. 如申凊專利範圍第1、3、4、5、7與8項中之任— 項的半導體裝置’該DRAM部係作為該MPU部之輔助高速緩衝記憶體。 ' 11_如申請專利範圍第2項之半導體裝置，其中：該Μ Ρ ϋ部係實質上設置於該晶片上之中心位置；該複數之DRAM部中之兩個係分別設置於該晶片上之該 MPU部的左右侧，以作為該MPU部之一輔助高速緩衝記憶體 ;而且

第43頁似bUZ 六、申請專利範圍於該晶片上之該MPU部的上側與下側之其一，以作為該MPU 部之一標記（TAG)部。 12. —種半導體裝置，包含：一MPU(微處理單元）部，設置於一晶片上，以輸出一時鐘脈衝信號，並且輸入與輸出一資料信號；一DRAM(動態隨機存取記憶體）部，設置於該晶片上，以輸入該時鐘脈衝信號，並且輸入與輸出該資料信號；複數之資料輸入暫存器，各該資料輸入暫存器係將該被輸入資料信號閂鎖，以因應該時鐘脈衝信號；複數之資料輸出暫存器，各該資料輸出暫存器係將該資料信號閂鎖，以因應該時鐘脈衝信號；以及複數之資料輸入延遲補償單元，各該資料輸入延遲補償單元係設置於該複數之資料輸入暫存器之前段中，並補償一資料信號傳輸延遲時間，俾能使該資料信號傳輸延遲時間降至一預定範圍之内，該位址信號傳輸延遲時間係表示從該MPU部輸出該資料信號，到各該資料輸入暫存器輸入該資料信號所經過的時間。 ^ 13·如申。請專利範圍第12項之半導體裝置，更包含：切換單70，設置於該複數之資料輸入延與之資料輸出暫存器之間，該切換單元係： :號被從各該資料輸出暫存器輸出之另-種狀態之間作：

第44頁六、申請專利範圍一MPU(微處理單元）部，設置於一晶片上，以輸出一時鐘脈衝信號與一位址信號，並且輸入與輸出一資料信號；一DRAM(動態隨機存取記憶體）部，設置於該晶片上，以輸入該時鐘脈衝信號與該位址信號，並且輸入與輪出該資料信號；器，各該位脈衝信號；暫存器，各鎖，以因應暫存器，各應該時鐘脈補償單元，暫存器之前該位址信號號傳輸延遲該位址暫存該資料輸入暫存器係將該該時鐘脈衝信號；該資料輸出暫存器係將該衝信號；各該位址延遲補償單元係 #又中，並補償—位址信號傳輸延遲時間降至一預定時間係表示從該jjpu部輸器輸入該位址信號所經過複閂鎖，複被輸入複資料信複設置於傳輸延範圍之出該位的時間數之位以因應數之資之資料數之資號閃鎖數之位該複數遲時間内，該址信號 ;以及址暫存該時鐘料輸入信號閂料輸出，以因址延遲之位址 ’以使位址信 ’到各複數之資料輸入延遲補償單償單元係設置於該複數之資料：：暫輸入延遲補間降至-既定範圍之内，該資料號傳輸延遲時資料信號所經過的時間“各該資料輪入暫存器輸入該

六、申請專利範面 15. —種半導體裝置，包含：一MPU(微處理單元）部，設置於一晶片上，以輸出一時鐘脈衝信號與複數之位址信號，並且輸入盥資料信號；、π m π 複數之DRAMC動態隨機存取記憶體）部，各該μαμ部係設置於該晶片上，並輸入該時鐘脈衝信號與該複數之位址信號之其一，且輸入與輸出該複數之資料信號之其一；複數之位址暫存器，設置於各該DRAM部中，各該位址暫存器係將該複數之位址信號之該其中一個閂鎖，以因應該時鐘脈衝信號； & 複數之資料輸入暫存器，設置於各該DRAM部中，各該資料輸入暫存器係將該複數之資料信號之該其令一個，以因應該時鐘脈衝信號；複數之資料輪出暫存器，設置於各該DRAM部中，各該資料輸出暫存器係將該複數之該資料信號之該其中一個閂鎖，以因應該時鐘脈衝信號；複數之位址延遲補償單元，各該位址延遲補償單元係設置於該複數之位址暫存器之前段中，並補償一位址信號，輸延遲時間，以使該位址信號傳輸延遲時間降至一預範圍之内，該位址信號傳輸延遲時間係表示從該Mpu部輸出該位址信號，到各該位址暫存器輸入該位址信號的時間；以及過複數之資料輪入延遲補償單元，各該資料輸入延遲償單元係設置於該複數之資料輸入暫存器之前段中，並補

第46頁 4326S2 六、申請專利範圍償一資料信號傳輸延遲時間，以使該資料信號傳輸延遲時間降至一既定範圍之内，該資料信號傳輸延遲時間係表示從該MPU部輸出該資料信號’到各該資料輸入暫存器輸入該資料信號所經過的時間。 16·如申請專利範圍第μ項之半導體裝置，更包含一切換單元，設置於該複數之資料輸入延遲補償單元與該複數之資料輸出暫存器之間，該切換單元係於該資料信號被輸入至各該資料輸入暫存器之一種狀態，與該資料信號從各該資料輸出暫存器被輸出之另一種狀態之間作切換。 17.如申請專利範圍第14或16項之半導體裝置，其中 ’各該位址延遲補償單元與各該資料輸入延遲補償單元係为別包含複數之緩衝器，且該位址信號傳輸延遲時間與該資料信號傳輸延遲時間，係基於該複數之緩衝器而分^ = 到補償，以使該位址信號傳輸延遲時間與該資料信延遲時間降至該預定範圍與該既定範圍之内。 & ΑΙ 1 8，如申請專利範圍第1 4或1 中’各該位址延遲補償單元與各分別包含一緩衝器，且該位址信信號傳輸延遲時間，係基於該等別受到補償’以使該位址信號傳傳輸延遲時間降至該預定範圍與 1 9 ·如申請專利範圍第1 4或！含一時鐘脈衝信號相位調整單元存器之另一前段中，以將分別被該資料輪入延遲補償/單元號傳輸延遲時間與該資料緩衝器之電晶體尺寸而分輸延遲時間與該資料信號該既定範圍之内。 6項之半導體裴置，更包，設置於該複數之位址暫輸入至該複數之位址暫存

43260： 77^利範圍器的該時鐘脈衝信號的相位彼此匹配d 20. 如申請專利範圍第19項之半導體裝置，時鐘脈衝信號相位調整單元包含：、’該一第一段緩衝器，將從該MPU部輸出之該時鐘號輸入；以及啊15 複數之第二段緩衝器，從該第一段緩衝器之一分歧成彼此平行，而經由該第一段緩衝器與該複數之°一段緩衝器之至少一個所輸出之該時鐘脈衝信號，係被二至各該位址暫存器。 ’、 21. 如申請專利範圍第14或16項之半導體裝置，更勺含：匕一時鐘脈衝信號移相器，依前進方向變換產生於該 MPU部之該時鐘脈衝信號的相位，以從該犯^部輸出。 22. 如申請專利範圍第14或16項之半導體裝置，更包含：一時鐘脈衝信號相位調整單元，設置於該複數之位址暫存器之另一前段中’以將分別被輸入至該複數之位址暫存器之該時鐘脈衝信號的相位彼此匹配；及一時鐘脈衝信號移相器，依前進方向變換產生於該 MPU部之該時鐘脈衝信號的相位，以從該MPU部輸出，其中，該時鐘脈衝信號移相器，係基於在通過該時鐘脈衝信號相位調整單元之後的該時鐘脈衝信號，執行一回授控制 23. 如申請專利範圍第14或16項之半導體裝置，其中第48頁六、申請專利範圍 ’該複數之位址此連接。延遲補償單元之各個位址信號輸出部係彼 24.如申請專利範圍第14或16項之半導體裝置，其中 ’該DRAM部係作為該Mpu部之輔助高速緩衝記憶體。 25·如申請專利範圍第15項之半導體裝置，其中：該ΜΡϋ部係實質上設置於該晶片上之中心位置；該複數之DRAM部中之兩個係分別地設置於該晶片上之該MPU部的左右侧，以作為該Μρυ部之一輔助高速緩衝記憶體；而且除該兩個DRAM部外之該複數之DRAM部之其一，係設置於該晶片上之該MPU部的上側與下側之其’，以作為該MPU 部之一標記（TAG )部。

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