JP2004039201A - 半導体記憶装置 - Google Patents
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Abstract
【課題】ＡＴＤパルス合成回路をチップ中央に配置することで、寄生ＣＲを極力揃えることにより、寄生ＣＲで発生する遅延が同等またはそれ以上となり、誤データの出力を防止することができ、その結果、読み出しスピードの高速化並びに消費電流の削減が可能となる半導体記憶装置を提供する。
【解決手段】入力ピン列及び出力ピン列と、１６に分割されたメモリセルプレートと、Ｘデコード回路と、中央側に配置されたＹセレクト回路とセンスアンプ回路と、Ｘプリデコード回路と、ＡＴＤパルス合成回路と出力回路と、からなる半導体記憶装置において、前記ＡＴＤパルス合成回路はチップ中央に配置され、前記出力回路は前記ＡＴＤパルス合成回路が配置されているレイアウト段で出力ピン近傍位置に配置され、入力ピンとセルプレートの間に少なくともアドレス回路とＡＴＤ回路及びＤＥＬＡＹ回路が配置する。
【選択図】 図１
【解決手段】入力ピン列及び出力ピン列と、１６に分割されたメモリセルプレートと、Ｘデコード回路と、中央側に配置されたＹセレクト回路とセンスアンプ回路と、Ｘプリデコード回路と、ＡＴＤパルス合成回路と出力回路と、からなる半導体記憶装置において、前記ＡＴＤパルス合成回路はチップ中央に配置され、前記出力回路は前記ＡＴＤパルス合成回路が配置されているレイアウト段で出力ピン近傍位置に配置され、入力ピンとセルプレートの間に少なくともアドレス回路とＡＴＤ回路及びＤＥＬＡＹ回路が配置する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、ＡＴＤパルス合成回路が配置された半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の従来例を図９，図１０，図１１，図１２に示す。
従来は、メモリセルトランジスタのＩｏｎを確保できた為に、Ｄｉｇｉｔ線長をある程度長くすことができ、結果として従来例として図示したようなレイアウト配置が可能であった。
そのため、入力ピンから入力されたアドレスデータに基づきメモリセルが選択される時間と高速化、消費電流削減で搭載しているＤＥＬＡＹ回路のパルスが必ず、
ＤＥＬＡＹ回路パルス ＞ メモリセル選択時間
という関係にすることが可能であった。
【０００３】
近年、微細加工技術が進みセルトランジスタの能力確保が難しくなる中で、セルトランジスタのＩｏｎを確保する為に、Ｄｉｇｉｔ線長を短くし単位セルプレートの分割数を増やすことで読み出しスピードの悪化を防ごうとする半導体記憶装置が望まれるようになった。
【０００４】
このような半導体記憶装置の一例として、各単位メモリセルプレートが複数のワード線及び複数のデジット線により構成され、前記単位セルプレートを少なくとも２個以上配置することにより半導体記憶装置を実現していくものがある。
【０００５】
上記のような半導体記憶装置場合、従来のように入力ピンの近傍にアドレス回路、ＡＴＤ回路、ＡＴＤパルス合成回路、Ｘプリデコード回路等の配置ができなくなり、また出力ピンの近傍に出力回路及びセンスアンプ回路等の配置ができなくなったために、選択されるメモリセルの位置によっては、
ＤＥＬＡＹ回路パルス ＞ メモリセル選択時間
の関係が必ずしも守れなくなり、
ＤＥＬＡＹ回路パルス ＜ メモリセル選択時間
という関係になる場合が発生してきた。
【０００６】
上記の問題は、寄生ＣＲの差によるタイミングの違いにより上記のような関係が発生するので、
ＤＥＬＡＹ回路パルス ＞ メモリセル選択時間
となるようにＤＥＬＡＹ回路に遅延素子等を挿入する対策も考えられている。
【０００７】
【発明が解決しようとする課題】
ところが、トランジスタ等で構成される容量素子と配線の引き廻しで寄生として発生する容量素子等では、電圧依存、温度依存、ＶＴ依存等が必ずしも一致せず、結果として多少大きくＤＥＬＡＹ回路側に容量素子を挿入することになる。しかしながら、これでは自らスピード特性を遅らせることになり、高速性が求められる製品については挿入できる容量値に限界がある。
【０００８】
また、従来のレイアウト配置で寄生ＣＲが揃うようにＤＥＬＡＹ回路の配線を意図的に長く引き廻せば良いという方法もある。しかし、この場合は、長く引き廻された配線の占める領域がチップサイズの増大を招き、チップコスト低減が望まれる現状とは、反対の効果をもたらす対策となってしまう。
【０００９】
本発明は、前述した問題点に鑑みてなされたものであり、その目的は、ＡＴＤパルス合成回路をチップ中央に配置することで、寄生ＣＲを極力揃えることにより、寄生ＣＲで発生する遅延が同等またはそれ以上となり、誤データの出力を防止することができ、その結果、読み出しスピードの高速化並びに消費電流の削減が可能となる半導体記憶装置を提供することである。
【００１０】
【課題を解決するための手段】
前記目的を達成する本発明は、下記の事項を特徴とする。
１：チップの上辺及び下辺にそれぞれ配置された入力ピン列及び出力ピン列と、チップ水平方向に配置されたディジット線と、チップ垂直方向に配置されたワード線と、により構成される偶数個のメモリセルに分割されたメモリセルプレートと、前記分割された各々２枚のメモリセルの間に配置されたＸデコード回路と、左右に配置された半数づつのメモリセルプレートのチップ中央側にそれぞれ配置されたＹセレクト回路とセンスアンプ回路と、左右に配置された半数づつのメモリセルプレートのチップ外側にそれぞれ配置されたＸプリデコード回路と、アドレス回路と、前記アドレス回路の変化を検出し、パルスを発生するＡＴＤ回路と、前記ＡＴＤ回路の出力を合成し、１つのパルス合成を行うＡＴＤパルス合成回路と、前記ＡＴＤ合成パルス回路の出力を入力信号とし、センスアンプデータラッチ信号と、出力データラッチ信号と、を出力するＤＥＬＡＹ回路と、出力回路と、からなる半導体記憶装置において、前記ＡＴＤパルス合成回路は、チップ中央部に左右に配置された前記センスアンプ回路の間であって、チップ中央に配置され、前記入力ピン列と前記メモリセルプレートとの間に少なくとも前記アドレス回路と前記ＡＴＤ回路及び前記ＤＥＬＡＹ回路が配置されたこと。
２：チップの上辺及び下辺にそれぞれ配置された入力ピン列及び出力ピン列と、チップ水平方向に配置されたディジット線と、チップ垂直方向に配置されたワード線と、により構成される偶数個のメモリセルに分割されたメモリセルプレートと、前記分割された各々２枚のメモリセルの間に配置されたＸデコード回路と、左右に配置された半数づつのメモリセルプレートのチップ中央側にそれぞれ配置されたＹセレクト回路とセンスアンプ回路と、左右に配置された半数づつのメモリセルプレートのチップ外側にそれぞれ配置されたＸプリデコード回路と、アドレス回路と、前記アドレス回路の変化を検出し、パルスを発生するＡＴＤ回路と、前記ＡＴＤ回路の出力を合成し、１つのパルス合成を行うＡＴＤパルス合成回路と、不良救済用のＥＣＣ救済回路と、前記ＡＴＤパルス合成回路の出力を入力信号とし、センスアンプデータラッチ信号と、ＥＣＣ訂正データラッチ信号と、出力データラッチ信号と、を発生するＤＥＬＡＹ回路と、出力回路と、からなる半導体記憶装置において、前記ＡＴＤパルス合成回路は、チップ中央部に左右に配置された前記センスアンプ回路の間であって、チップ中央に配置され、前記不良救済用のＥＣＣ救済回路は、前記ＡＴＤパルス合成回路が配置されているレイアウト段に配置され、前記入力ピン列と前記メモリセルプレートの間に少なくとも前記アドレス回路と前記ＡＴＤ回路及び前記ＤＥＬＡＹ回路が配置されたこと。
３：前記出力回路は、前記ＡＴＤパルス合成回路が配置されているレイアウト段で出力ピン近傍位置に配置されたこと。
４：前記出力回路は、前記出力ピン列に最も近いセルプレートと出力ピン列の間に配置されていること。
５：前記半導体記憶装置は、書き込み動作機能を持つものであること。
６：前記入力ピン列と前記セルプレートの間にアドレス回路とＡＴＤ回路及びＤＥＬＡＹ回路が配置されたこと。
７：前記偶数個のメモリセルに分割されたメモリセルプレートは、４分割以上の偶数個に分割されている、こと。
８：前記出力ピン列内にも、入力ピンを配置したこと。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づき説明する。
＜第一の実施例＞
図１に、本発明に係る半導体記憶装置の第一の実施例を示したチップレイアウト図を示す。
当該半導体記憶装置は、チップの上側（図面を見て）の辺には入力ピン列が配置され、また、下側（図面を見て）の辺には出力ピン列がそれぞれ配置されている。
【００１２】
ディジット線がチップ水平方向に配置され、また、ワード線がチップ垂直方向に配置されることにより構成されるメモリセルプレートが１６分割され配置されている。そして、各々２枚のセルプレートの間にＸデコード回路が配置され、１６枚のセルプレート中の８枚のメモリセルプレート毎をチップの左右にそれぞれ配置されている。
【００１３】
左右に配置された８枚のメモリセルプレートのチップ中央側に、Ｙセレクト回路とセンスアンプ回路がそれぞれ配置され、左右に配置された８枚のメモリセルプレートのチップ外側にＸプリデコード回路が配置されている。
【００１４】
チップ中央部に左右に配置されたセンスアンプ回路の間にＡＴＤパルス合成回路と出力回路が配置され、前記ＡＴＤパルス合成回路は極力チップ中央に配置され、前記出力回路は、前記ＡＴＤパルス合成回路が配置されているレイアウト段で極力出力ピン近傍位置に配置され、入力ピンとセルプレートの間にアドレス回路とＡＴＤ回路及びＤＥＬＡＹ回路が配置されている。
【００１５】
＜第二の実施例＞
図２に、本発明に係る半導体記憶装置の第二の実施例を示したチップレイアウト図を示す。
なお、前記第一の実施例では、出力回路は前記ＡＴＤパルス合成回路がされているレイアウト段で極力出力ピン近傍位置に配置されているが、この第二の実施例では出力ピンに最も近いセルプレートと出力ピンの間に配置されている点で相違する。
【００１６】
当該半導体記憶装置は、チップの上側（図面を見て）の辺には入力ピン列が配置され、また、下側（図面を見て）の辺には出力ピン列がそれぞれ配置されている。
【００１７】
ディジット線がチップ水平方向に配置され、また、ワード線がチップ垂直方向に配置されることにより構成されるメモリセルプレートが１６分割され配置されている。そして、各々２枚のセルプレートの間にＸデコード回路が配置され、１６枚のセルプレート中の８枚のメモリセルプレート毎をチップの左右にそれぞれ配置されている。
【００１８】
左右に配置された８枚のメモリセルプレートのチップ中央側に、Ｙセレクト回路とセンスアンプ回路がそれぞれ配置され、左右に配置された８枚のメモリセルプレートのチップ外側にＸプリデコード回路が配置されている。
【００１９】
チップ中央部に左右に配置されたセンスアンプ回路の間にＡＴＤパルス合成回路が配置され、前記ＡＴＤパルス合成回路は極力チップ中央に配置され、出力回路は、出力ピンに最も近いセルプレートと出力ピンの間に配置されている。
また、入力ピンとセルプレートの間に、アドレス回路とＡＴＤ回路及びＤＥＬＡＹ回路が配置されている。
【００２０】
＜第一／第二の実施例の動作の説明＞
図７に本発明の第一／第二の実施例動作説明図を示す。
図７に示しているように、入力ピンに入力されたアドレスデータは、アドレス回路へ伝搬されアドレス回路の出力データがＸプリデコード回路とＹセレクト回路へと伝搬され、前記Ｘプリデコード回路の出力がＸデコード回路に伝搬されることで、メモリセルプレート中の特定のメモリセルが選択される。
【００２１】
選択されたメモリセルのデータはＹセレクト回路を経由しセンスアンプ回路に伝搬され、センスアンプ回路を経由したデータは出力回路へと伝搬され、出力回路に接続された出力ピンを経由し半導体記憶装置の外へ出力される。
【００２２】
一方、アドレス回路に接続されたＡＴＤ回路は、アドレス回路の変化を検出しパルスを発生する。前記ＡＴＤ回路が接続されたＡＴＤパルス合成回路は、それぞれのアドレス回路に接続されたＡＴＤ回路の出力を合成し１つのパルスへ合成を行う。
【００２３】
前記、ＡＴＤパルス合成回路の出力はＤＥＬＡＹ回路に接続され、センスアンプデータラッチ信号（センスアンプ回路活性化信号）と出力データラッチ信号（出力回路活性化信号）を発生する。
【００２４】
ＤＥＬＡＹ回路で発生したセンスアンプデータラッチ信号と出力データラッチ信号でセンスアンプ回路と出力回路の動作を制御することで読み出しスピードの高速化並びに消費電流の削減を図る。
【００２５】
入力ピンに入力されたアドレスデータで最も出力ピン側に近いセルプレートを選択する場合に、入力ピン側から最も出力ピン側のセルまでに寄生するＣＲにより発生する信号線の遅延でセル選択までかかる時間と、ＡＴＤ回路でパルスを発生しチップ中央部に配置されたＡＴＤパルス合成回路まで引き廻され、合成されたパルス信号が入力ピン近傍に配置されたＤＥＬＡＹ回路へ引き廻され、センスアンプデータラッチ信号と出力データラッチ信号を発生するまでに寄生ＣＲで発生する遅延が同等またはそれ以上となり、誤データの出力を防止することができ、結果読み出しスピードの高速化並びに消費電流の削減が可能となる。
【００２６】
＜第三の実施例＞
図３に本発明の第三の実施例を示したチップレイアウト図を示す。
この実施例には、不良救済用にＥＣＣ回路を搭載した場合の例である。
当該半導体記憶装置は、チップの上側（図面を見て）の辺には入力ピン列が配置され、また、下側（図面を見て）の辺には出力ピン列がそれぞれ配置されている。
【００２７】
ディジット線がチップ水平方向にワード線がチップ垂直方向に配置されることにより構成されるメモリセルプレートが１６分割され配置されており、各々２枚のセルプレートの間にＸデコード回路が配置されている。
【００２８】
１６枚のセルプレート中の８枚のメモリセルプレート毎をチップの左右にそれぞれ配置し、左右に配置された８枚のメモリセルプレートのチップ中央側にＹセレクト回路とセンスアンプ回路がそれぞれ配置され、左右に配置された８枚のメモリセルプレートのチップ外側にＸプリデコード回路が配置されるている。
【００２９】
そして、チップ中央部に左右に配置されたセンスアンプ回路の間にＡＴＤパルス合成回路と出力回路が配置され、前記ＡＴＤパルス合成回路は極力チップ中央に配置されている。
【００３０】
前記出力回路は、前記ＡＴＤパルス合成回路が配置されているレイアウト段で極力出力ピン近傍位置に配置され、ＥＣＣ救済回路は、前記ＡＴＤパルス合成回路が配置されているレイアウト段に配置され、入力ピンとセルプレートの間にアドレス回路とＡＴＤ回路及びＤＥＬＡＹ回路が配置されている。
【００３１】
＜第四の実施例＞
図４に本発明の第四の実施例を示したチップレイアウト図を示す。
この実施例には、不良救済用にＥＣＣ回路を搭載した場合の第二の例である。当該半導体記憶装置は、チップの上側（図面を見て）の辺には入力ピン列が配置され、また、下側（図面を見て）の辺には出力ピン列がそれぞれ配置されている。
【００３２】
さらに、ディジット線がチップ水平方向にワード線がチップ垂直方向に配置されることにより、構成されるメモリセルプレートが１６分割され配置されており、各々２枚のセルプレートの間にＸデコード回路が配置され、１６枚のセルプレート中の８枚のメモリセルプレート毎をチップの左右にそれぞれ配置し、左右に配置された８枚のメモリセルプレートのチップ中央側にＹセレクト回路とセンスアンプ回路がそれぞれ配置され、左右に配置された８枚のメモリセルプレートのチップ外側にＸプリデコード回路が配置されている。
【００３３】
そして、チップ中央部に左右に配置されたセンスアンプ回路の間にＡＴＤパルス合成回路と出力回路が配置され、前記ＡＴＤパルス合成回路は極力チップ中央に配置されている。
【００３４】
ＥＣＣ救済回路は、前記ＡＴＤパルス合成回路が配置されているレイアウト段に配置され、前記出力回路は、出力ピンに最も近いセルプレートと出力ピンの間に配置され、入力ピンとセルプレートの間に、アドレス回路とＡＴＤ回路及びＤＥＬＡＹ回路が配置されている。
【００３５】
＜第五の実施例＞
図５に本発明の第五の実施例を示したチップレイアウト図を 図６にその際のＡＴＤ網詳細図を示す。
この実施例は、第三／第四の実施例と同様に不良救済用のＥＣＣ回路を搭載した場合の例である。
【００３６】
当該半導体記憶装置は、チップの上側（図面を見て）の辺には入力ピン列が配置され、また、下側（図面を見て）の辺には出力ピン列がそれぞれ配置されている。
【００３７】
ディジット線がチップ水平方向にワード線がチップ垂直方向に配置されることにより構成されるメモリセルプレートが１６分割され配置されており、各々２枚のセルプレートの間にＸデコード回路が配置され、１６枚のセルプレート中の８枚のメモリセルプレート毎をチップの左右にそれぞれ配置し、左右に配置された８枚のメモリセルプレートのチップ中央側にＹセレクト回路とセンスアンプ回路がそれぞれ配置され、左右に配置された８枚のメモリセルプレートのチップ外側にＸプリデコード回路が配置されている。
【００３８】
そして、チップ中央部に左右に配置されたセンスアンプ回路の間にＡＴＤパルス合成回路と出力回路が配置され、前記ＡＴＤパルス合成回路は極力チップ中央に配置されている。
【００３９】
前記出力回路は、前記ＡＴＤパルス合成回路が配置されているレイアウト段で極力出力ピン近傍位置に配置され、ＥＣＣ救済回路は、前記ＡＴＤパルス合成回路が配置されているレイアウト段に配置され、入力ピンとセルプレートの間にアドレス回路とＡＴＤ回路及びＤＥＬＡＹ回路が配置されている。
【００４０】
＜第三／第四／第五の実施例の動作の説明＞
図８に本発明の第三／第四／第五の実施例の動作説明図を示す。
図８に示しているように、入力ピンに入力されたアドレスデータは、アドレス回路へ伝搬されアドレス回路の出力データがＸプリデコード回路とＹセレクト回路へと伝搬され、前記Ｘプリデコード回路の出力がＸデコード回路に伝搬されることで、メモリセルプレート中の特定のメモリセルが選択される。
【００４１】
選択されたメモリセルのデータは、Ｙセレクト回路を経由し、センスアンプ回路に伝搬され、センスアンプ回路を経由したデータは、ＥＣＣ訂正回路へ伝搬され、誤データを救済するための訂正動作が実施され、ＥＣＣ訂正回路を出力したデータは、出力回路へと伝搬され、出力回路に接続された出力ピンを経由し、半導体記憶装置の外へ出力される。
【００４２】
一方、アドレス回路に接続されたＡＴＤ回路は、アドレス回路の変化を検出しパルスを発生する。前記ＡＴＤ回路が接続されたＡＴＤパルス合成回路は、それぞれのアドレス回路に接続されたＡＴＤ回路の出力を合成し１つのパルスへ合成を行う。
【００４３】
前記、ＡＴＤパルス合成回路の出力はＤＥＬＡＹ回路に接続され、センスアンプデータラッチ信号（センスアンプ回路活性化信号）とＥＣＣ訂正データラッチ信号（ＥＣＣ訂正回路活性化信号）と出力データラッチ信号（出力回路活性化信号）を発生する。
【００４４】
ＤＥＬＡＹ回路で発生したセンスアンプデータラッチ信号とＥＣＣ訂正データラッチ信号と出力データラッチ信号でセンスアンプ回路とＥＣＣ訂正回路と出力回路の動作を制御することで読み出しスピードの高速化並びに消費電流の削減を図る。
【００４５】
入力ピンに入力されたアドレスデータで最も出力ピン側に近いセルプレートを選択する場合に、入力ピン側から最も出力ピン側のセルまでに寄生するＣＲにより発生する信号線の遅延でセル選択までかかる時間と、ＡＴＤ回路でパルスを発生しチップ中央部に配置されたＡＴＤパルス合成回路まで引き廻され、合成されたパルス信号が入力ピン近傍に配置されたＤＥＬＡＹ回路へ引き廻され、センスアンプデータラッチ信号とＥＣＣ訂正データラッチ信号と出力データラッチ信号を発生するまでに寄生ＣＲで発生する遅延が同等またはそれ以上となり、誤データの出力を防止することができ、
結果読み出しスピードの高速化並びに消費電流の削減が第一／第二の実施例と同様に可能となる。
【００４６】
以上、本発明に係る半導体記憶装置の第一の実施例ないし第五の実施例では、読み出し動作のみを説明したが、書き込み回路についてその説明を省略しているが、半導体記憶装置においては、書き込み回路を備えているものであるから、ＡＴＤ回路を搭載する製品に関しては、同様のＡＴＤ回路を配置することにより、同様の結果が得られることは明らかである。
【００４７】
＜第一／第二の実施例の効果の説明＞
図１，図２に示す本発明の第一／第二の実施例の場合、入力ピンの近傍にアドレス回路を配置し前記アドレス回路の近傍にＡＴＤ回路を配置するため、入力ピンに入力されたアドレス回路の変化については、遅延することなくＡＴＤ回路で１ショットパルスを発生する。
【００４８】
ＡＴＤ回路で発生された１ショットパルスは、チップ中央部に配置されたＡＴＤパルス合成回路まで引き廻された後で合成されるために、最低でもチップサイズのＹサイズの１／２引き廻した距離の寄生ＣＲがつくことになり、前記ＡＴＤ回路の出力は前記寄生ＣＲ分の遅延を生じ前記ＡＴＤパルス合成回路で合成される。
【００４９】
前記ＡＴＤパルス合成回路の出力は、更にＡＴＤ回路の近傍に配置されたＤＥＬＡＹ回路に引き廻されるので、前記ＡＴＤ回路の出力同様に最低でもチップサイズのＹサイズの１／２引き廻した距離の寄生ＣＲがつくことになり、ＤＥＬＡＹ回路から出力されるセンスアンプデータラッチ信号と出力データラッチ信号は、前記寄生ＣＲ分の遅延を生じる。
【００５０】
一方、アドレス回路の出力が入力ピンから最も遠いセルプレートに伝搬される際には、最大でチップサイズのＹサイズの距離を引き廻された後でＸプリデコード回路、Ｙセレクト回路に接続されるのでチップサイズのＹサイズの距離の寄生ＣＲ分の遅延の後で、前記Ｘプリデコード回路、Ｙセレクト回路の出力が決定され、前記Ｘプリデコード回路の出力を受けてＸデコード回路の出力が決定され、メモリセルが決定され、当該メモリセルのデータがセンスアンプ回路を経由し、出力回路へ伝搬され出力ピンからデータが出力される。
【００５１】
従って、メモリセルが選択されセンスアンプ回路、出力回路まで伝搬される時間とセンスアンプ回路、出力回路を制御するパルスが当該回路まで伝搬する時間について、以下の関係が成り立つことになり、結果として必ず、
ＤＥＬＡＹ回路パルス ＞ メモリセル選択時間
となり、メモリセルが確定した後でセンスアンプ回路、出力回路を活性化させることになり、結果として読み出しスピードの高速化、消費電流の削減を図ることができる。
【００５２】
このことは、上記関係がひっくり返った場合を考えれば判りやすく、例えばセンスアンプ回路が本来であれば“Ｌ”を出力しなければならない場合に、前状態が“Ｈ”だとしてセンスアンプ回路が活性化した際に一旦、前状態の“Ｈ”を出力しようとし始め、その後で本来出力されなかればならない“Ｌ”を出力する場合、センスアンプ回路内で“Ｈ”から“Ｌ”への遷移時間が発生し、その結果、読み出しスピードの悪化を招く。
【００５３】
消費電流に関しても、前記動作をした場合、余計な回路動作を行った分電流を消費することになり、消費電流の増大を招くことになる。
【００５４】
＜第三／第四の実施例の効果の説明＞
図３，図４に示す本発明の第三／第四の実施例の場合、入力ピンの近傍にアドレス回路を配置し前記アドレス回路の近傍にＡＴＤ回路を配置するため、入力ピンに入力されたアドレス回路の変化については、遅延することなくＡＴＤ回路で１ショットパルスを発生する。
【００５５】
ＡＴＤ回路で発生された１ショットパルスは、チップ中央部に配置されたＡＴＤパルス合成回路まで引き廻された後で合成されるために、最低でもチップサイズのＹサイズの１／２引き廻した距離の寄生ＣＲがつくことになり、前記ＡＴＤ回路の出力は前記寄生ＣＲ分の遅延を生じ前記ＡＴＤパルス合成回路で合成される。
【００５６】
前記ＡＴＤパルス合成回路の出力は、更にＡＴＤ回路の近傍に配置されたＤＥＬＡＹ回路に引き廻されるので、前記ＡＴＤ回路の出力同様に最低でもチップサイズのＹサイズの１／２引き廻した距離の寄生ＣＲがつくことになり、ＤＥＬＡＹ回路から出力されるセンスアンプデータラッチ信号と出力データラッチ信号は、前記寄生ＣＲ分の遅延を生じる。
【００５７】
一方、アドレス回路の出力が入力ピンから最も遠いセルプレートに伝搬される際には、最大でチップサイズのＹサイズの距離を引き廻された後でＸプリデコード回路、Ｙセレクト回路に接続されるのでチップサイズのＹサイズの距離の寄生ＣＲ分の遅延の後で、前記Ｘプリデコード回路、Ｙセレクト回路の出力が決定され、前記Ｘプリデコード回路の出力を受けてＸデコード回路の出力が決定され、メモリセルが決定され、当該メモリセルのデータがセンスアンプ回路及びＥＣＣ訂正回路を経由し、出力回路へ伝搬され出力ピンからデータが出力される。
【００５８】
従って、メモリセルが選択されセンスアンプ回路、ＥＣＣ訂正回路、出力回路まで伝搬される時間とセンスアンプ回路、ＥＣＣ訂正回路、出力回路を制御するパルスが当該回路まで伝搬する時間について、以下の関係が成り立つことになり、結果として必ず、
ＤＥＬＡＹ回路パルス ＞ メモリセル選択時間
となり、メモリセルが確定した後でセンスアンプ回路、出力回路を活性化させることになり、結果として読み出しスピードの高速化、消費電流の削減を図ることができる。
【００５９】
このことは、上記関係がひっくり返った場合を考えれば判りやすく、例えばセンスアンプ回路が本来であれば“Ｌ”を出力しなければならない場合に、前状態が“Ｈ”だとしてセンスアンプ回路が活性化した際に一旦、前状態の“Ｈ”を出力しようとし始め、その後で本来出力されなかればならない“Ｌ”を出力する場合、センスアンプ回路内で“Ｈ”から“Ｌ”への遷移時間が発生し、更にＥＣＣ訂正回路については“Ｌ”データでの訂正動作を行おうとする為に、その結果、読み出しスピードの悪化を招く。
【００６０】
消費電流に関しても、前記動作をした場合、余計な回路動作を行った分電流を消費することになり、消費電流の増大を招くことになる。
【００６１】
＜第五の実施例の効果の説明＞
図５に示す本発明の第五の実施例の場合、入力ピンの近傍にアドレス回路を配置し前記アドレス回路の近傍にＡＴＤ回路を配置するため、入力ピンに入力されたアドレス回路の変化については、遅延することなくＡＴＤ回路で１ショットパルスを発生する。
【００６２】
ＡＴＤ回路で発生された１ショットパルスは、チップ中央部に配置されたＡＴＤパルス合成回路まで引き廻された後で合成されるために、最低でもチップサイズのＹサイズの１／２引き廻した距離の寄生ＣＲがつくことになり、前記ＡＴＤ回路の出力は前記寄生ＣＲ分の遅延を生じ前記ＡＴＤパルス合成回路で合成される。
【００６３】
前記ＡＴＤパルス合成回路の出力は、更にＡＴＤ回路の近傍に配置されたＤＥＬＡＹ回路に引き廻されるので、前記ＡＴＤ回路の出力同様に最低でもチップサイズのＹサイズの１／２引き廻した距離の寄生ＣＲがつくことになり、ＤＥＬＡＹ回路から出力されるセンスアンプデータラッチ信号と出力データラッチ信号は、前記寄生ＣＲ分の遅延を生じる。
【００６４】
一方、アドレス回路の出力が入力ピンから最も遠いセルプレートに伝搬される際には、最大でチップサイズのＹサイズの距離を引き廻された後でＸプリデコード回路、Ｙセレクト回路に接続されるのでチップサイズのＹサイズの距離の寄生ＣＲ分の遅延の後で、前記Ｘプリデコード回路、Ｙセレクト回路の出力が決定され、前記Ｘプリデコード回路の出力を受けてＸデコード回路の出力が決定され、メモリセルが決定され、当該メモリセルのデータがセンスアンプ回路及びＥＣＣ訂正回路を経由し、出力回路へ伝搬され出力ピンからデータが出力される。
【００６５】
従って、メモリセルが選択されセンスアンプ回路、ＥＣＣ訂正回路、出力回路まで伝搬される時間とセンスアンプ回路、ＥＣＣ訂正回路、出力回路を制御するパルスが当該回路まで伝搬する時間について、以下の関係が成り立つことになり、結果として必ず、
ＤＥＬＡＹ回路パルス ＞ メモリセル選択時間
となり、メモリセルが確定した後でセンスアンプ回路、出力回路を活性化させることになり、結果として読み出しスピードの高速化、消費電流の削減を図ることができる。
【００６６】
このことは、上記関係がひっくり返った場合を考えれば判りやすく、例えばセンスアンプ回路が本来であれば“Ｌ”を出力しなければならない場合に、前状態が“Ｈ”だとしてセンスアンプ回路が活性化した際に一旦、前状態の“Ｈ”を出力しようとし始め、その後で本来出力されなかればならない“Ｌ”を出力する場合、センスアンプ回路内で“Ｈ”から“Ｌ”への遷移時間が発生し、更にＥＣＣ訂正回路については“Ｌ”データでの訂正動作を行おうとする為に、その結果、読み出しスピードの悪化を招く。
【００６７】
消費電流に関しても、前記動作をした場合、余計な回路動作を行った分電流を消費することになり、消費電流の増大を招くことになる。
【００６８】
なお、第一の実施例〜第五の実施例において、１６分割されたメモリセルプレートを使用したものについて説明したが、その分割数は、４分割以上の偶数個に分割されているものにおいても何等差し障りがないことは明らかであるので、４分割以上の偶数個の分割されたものも本発明の技術の範囲に入るものである。
【００６９】
【発明の効果】
以上、本発明の実施例にも詳述したが、本発明は以下に記載する効果を奏する。
入力ピンに入力されたアドレスデータで最も出力ピン側に近いセルプレートを選択する場合に、入力ピン側から最も出力ピン側のセルまでに寄生するＣＲにより発生する信号線の遅延でセル選択までかかる時間と、ＡＴＤ回路でパルスを発生しチップ中央部に配置されたＡＴＤパルス合成回路まで引き廻され、合成されたパルス信号が入力ピン近傍に配置されたＤＥＬＡＹ回路へ引き廻され、センスアンプデータラッチ信号と出力データラッチ信号を発生するまでに寄生ＣＲで発生する遅延が同等またはそれ以上となり、誤データの出力を防止することができ、その結果、読み出しスピードの高速化並びに消費電流の削減が可能となる。
【００７０】
すなわち、メモリセルが選択されセンスアンプ回路、出力回路まで伝搬される時間とセンスアンプ回路、出力回路を制御するパルスが当該回路まで伝搬する時間について、以下の関係が成り立つことになり、結果として必ず、
ＤＥＬＡＹ回路パルス ＞ メモリセル選択時間
となり、メモリセルが確定した後でセンスアンプ回路、出力回路を活性化させることになり、結果として読み出しスピードの高速化、消費電流の削減を図ることができる。
【図面の簡単な説明】
【図１】本発明の第一の実施例
【図２】本発明の第二の実施例
【図３】本発明の第三の実施例
【図４】本発明の第四の実施例
【図５】本発明の第五の実施例
【図６】本発明の第五の実施例のＡＴＤ網詳細図
【図７】本発明の第一，二の実施例の動作タイミング図
【図８】本発明の第三，四，五の実施例の動作タイミング図
【図９】従来の第一の実施例
【図１０】従来の第二の実施例
【図１１】従来の第三の実施例
【図１２】従来の第四の実施例
【図１３】従来の実施例のＡＴＤ網詳細図
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、ＡＴＤパルス合成回路が配置された半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の従来例を図９，図１０，図１１，図１２に示す。
従来は、メモリセルトランジスタのＩｏｎを確保できた為に、Ｄｉｇｉｔ線長をある程度長くすことができ、結果として従来例として図示したようなレイアウト配置が可能であった。
そのため、入力ピンから入力されたアドレスデータに基づきメモリセルが選択される時間と高速化、消費電流削減で搭載しているＤＥＬＡＹ回路のパルスが必ず、
ＤＥＬＡＹ回路パルス ＞ メモリセル選択時間
という関係にすることが可能であった。
【０００３】
近年、微細加工技術が進みセルトランジスタの能力確保が難しくなる中で、セルトランジスタのＩｏｎを確保する為に、Ｄｉｇｉｔ線長を短くし単位セルプレートの分割数を増やすことで読み出しスピードの悪化を防ごうとする半導体記憶装置が望まれるようになった。
【０００４】
このような半導体記憶装置の一例として、各単位メモリセルプレートが複数のワード線及び複数のデジット線により構成され、前記単位セルプレートを少なくとも２個以上配置することにより半導体記憶装置を実現していくものがある。
【０００５】
上記のような半導体記憶装置場合、従来のように入力ピンの近傍にアドレス回路、ＡＴＤ回路、ＡＴＤパルス合成回路、Ｘプリデコード回路等の配置ができなくなり、また出力ピンの近傍に出力回路及びセンスアンプ回路等の配置ができなくなったために、選択されるメモリセルの位置によっては、
ＤＥＬＡＹ回路パルス ＞ メモリセル選択時間
の関係が必ずしも守れなくなり、
ＤＥＬＡＹ回路パルス ＜ メモリセル選択時間
という関係になる場合が発生してきた。
【０００６】
上記の問題は、寄生ＣＲの差によるタイミングの違いにより上記のような関係が発生するので、
ＤＥＬＡＹ回路パルス ＞ メモリセル選択時間
となるようにＤＥＬＡＹ回路に遅延素子等を挿入する対策も考えられている。
【０００７】
【発明が解決しようとする課題】
ところが、トランジスタ等で構成される容量素子と配線の引き廻しで寄生として発生する容量素子等では、電圧依存、温度依存、ＶＴ依存等が必ずしも一致せず、結果として多少大きくＤＥＬＡＹ回路側に容量素子を挿入することになる。しかしながら、これでは自らスピード特性を遅らせることになり、高速性が求められる製品については挿入できる容量値に限界がある。
【０００８】
また、従来のレイアウト配置で寄生ＣＲが揃うようにＤＥＬＡＹ回路の配線を意図的に長く引き廻せば良いという方法もある。しかし、この場合は、長く引き廻された配線の占める領域がチップサイズの増大を招き、チップコスト低減が望まれる現状とは、反対の効果をもたらす対策となってしまう。
【０００９】
本発明は、前述した問題点に鑑みてなされたものであり、その目的は、ＡＴＤパルス合成回路をチップ中央に配置することで、寄生ＣＲを極力揃えることにより、寄生ＣＲで発生する遅延が同等またはそれ以上となり、誤データの出力を防止することができ、その結果、読み出しスピードの高速化並びに消費電流の削減が可能となる半導体記憶装置を提供することである。
【００１０】
【課題を解決するための手段】
前記目的を達成する本発明は、下記の事項を特徴とする。
１：チップの上辺及び下辺にそれぞれ配置された入力ピン列及び出力ピン列と、チップ水平方向に配置されたディジット線と、チップ垂直方向に配置されたワード線と、により構成される偶数個のメモリセルに分割されたメモリセルプレートと、前記分割された各々２枚のメモリセルの間に配置されたＸデコード回路と、左右に配置された半数づつのメモリセルプレートのチップ中央側にそれぞれ配置されたＹセレクト回路とセンスアンプ回路と、左右に配置された半数づつのメモリセルプレートのチップ外側にそれぞれ配置されたＸプリデコード回路と、アドレス回路と、前記アドレス回路の変化を検出し、パルスを発生するＡＴＤ回路と、前記ＡＴＤ回路の出力を合成し、１つのパルス合成を行うＡＴＤパルス合成回路と、前記ＡＴＤ合成パルス回路の出力を入力信号とし、センスアンプデータラッチ信号と、出力データラッチ信号と、を出力するＤＥＬＡＹ回路と、出力回路と、からなる半導体記憶装置において、前記ＡＴＤパルス合成回路は、チップ中央部に左右に配置された前記センスアンプ回路の間であって、チップ中央に配置され、前記入力ピン列と前記メモリセルプレートとの間に少なくとも前記アドレス回路と前記ＡＴＤ回路及び前記ＤＥＬＡＹ回路が配置されたこと。
２：チップの上辺及び下辺にそれぞれ配置された入力ピン列及び出力ピン列と、チップ水平方向に配置されたディジット線と、チップ垂直方向に配置されたワード線と、により構成される偶数個のメモリセルに分割されたメモリセルプレートと、前記分割された各々２枚のメモリセルの間に配置されたＸデコード回路と、左右に配置された半数づつのメモリセルプレートのチップ中央側にそれぞれ配置されたＹセレクト回路とセンスアンプ回路と、左右に配置された半数づつのメモリセルプレートのチップ外側にそれぞれ配置されたＸプリデコード回路と、アドレス回路と、前記アドレス回路の変化を検出し、パルスを発生するＡＴＤ回路と、前記ＡＴＤ回路の出力を合成し、１つのパルス合成を行うＡＴＤパルス合成回路と、不良救済用のＥＣＣ救済回路と、前記ＡＴＤパルス合成回路の出力を入力信号とし、センスアンプデータラッチ信号と、ＥＣＣ訂正データラッチ信号と、出力データラッチ信号と、を発生するＤＥＬＡＹ回路と、出力回路と、からなる半導体記憶装置において、前記ＡＴＤパルス合成回路は、チップ中央部に左右に配置された前記センスアンプ回路の間であって、チップ中央に配置され、前記不良救済用のＥＣＣ救済回路は、前記ＡＴＤパルス合成回路が配置されているレイアウト段に配置され、前記入力ピン列と前記メモリセルプレートの間に少なくとも前記アドレス回路と前記ＡＴＤ回路及び前記ＤＥＬＡＹ回路が配置されたこと。
３：前記出力回路は、前記ＡＴＤパルス合成回路が配置されているレイアウト段で出力ピン近傍位置に配置されたこと。
４：前記出力回路は、前記出力ピン列に最も近いセルプレートと出力ピン列の間に配置されていること。
５：前記半導体記憶装置は、書き込み動作機能を持つものであること。
６：前記入力ピン列と前記セルプレートの間にアドレス回路とＡＴＤ回路及びＤＥＬＡＹ回路が配置されたこと。
７：前記偶数個のメモリセルに分割されたメモリセルプレートは、４分割以上の偶数個に分割されている、こと。
８：前記出力ピン列内にも、入力ピンを配置したこと。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づき説明する。
＜第一の実施例＞
図１に、本発明に係る半導体記憶装置の第一の実施例を示したチップレイアウト図を示す。
当該半導体記憶装置は、チップの上側（図面を見て）の辺には入力ピン列が配置され、また、下側（図面を見て）の辺には出力ピン列がそれぞれ配置されている。
【００１２】
ディジット線がチップ水平方向に配置され、また、ワード線がチップ垂直方向に配置されることにより構成されるメモリセルプレートが１６分割され配置されている。そして、各々２枚のセルプレートの間にＸデコード回路が配置され、１６枚のセルプレート中の８枚のメモリセルプレート毎をチップの左右にそれぞれ配置されている。
【００１３】
左右に配置された８枚のメモリセルプレートのチップ中央側に、Ｙセレクト回路とセンスアンプ回路がそれぞれ配置され、左右に配置された８枚のメモリセルプレートのチップ外側にＸプリデコード回路が配置されている。
【００１４】
チップ中央部に左右に配置されたセンスアンプ回路の間にＡＴＤパルス合成回路と出力回路が配置され、前記ＡＴＤパルス合成回路は極力チップ中央に配置され、前記出力回路は、前記ＡＴＤパルス合成回路が配置されているレイアウト段で極力出力ピン近傍位置に配置され、入力ピンとセルプレートの間にアドレス回路とＡＴＤ回路及びＤＥＬＡＹ回路が配置されている。
【００１５】
＜第二の実施例＞
図２に、本発明に係る半導体記憶装置の第二の実施例を示したチップレイアウト図を示す。
なお、前記第一の実施例では、出力回路は前記ＡＴＤパルス合成回路がされているレイアウト段で極力出力ピン近傍位置に配置されているが、この第二の実施例では出力ピンに最も近いセルプレートと出力ピンの間に配置されている点で相違する。
【００１６】
当該半導体記憶装置は、チップの上側（図面を見て）の辺には入力ピン列が配置され、また、下側（図面を見て）の辺には出力ピン列がそれぞれ配置されている。
【００１７】
ディジット線がチップ水平方向に配置され、また、ワード線がチップ垂直方向に配置されることにより構成されるメモリセルプレートが１６分割され配置されている。そして、各々２枚のセルプレートの間にＸデコード回路が配置され、１６枚のセルプレート中の８枚のメモリセルプレート毎をチップの左右にそれぞれ配置されている。
【００１８】
左右に配置された８枚のメモリセルプレートのチップ中央側に、Ｙセレクト回路とセンスアンプ回路がそれぞれ配置され、左右に配置された８枚のメモリセルプレートのチップ外側にＸプリデコード回路が配置されている。
【００１９】
チップ中央部に左右に配置されたセンスアンプ回路の間にＡＴＤパルス合成回路が配置され、前記ＡＴＤパルス合成回路は極力チップ中央に配置され、出力回路は、出力ピンに最も近いセルプレートと出力ピンの間に配置されている。
また、入力ピンとセルプレートの間に、アドレス回路とＡＴＤ回路及びＤＥＬＡＹ回路が配置されている。
【００２０】
＜第一／第二の実施例の動作の説明＞
図７に本発明の第一／第二の実施例動作説明図を示す。
図７に示しているように、入力ピンに入力されたアドレスデータは、アドレス回路へ伝搬されアドレス回路の出力データがＸプリデコード回路とＹセレクト回路へと伝搬され、前記Ｘプリデコード回路の出力がＸデコード回路に伝搬されることで、メモリセルプレート中の特定のメモリセルが選択される。
【００２１】
選択されたメモリセルのデータはＹセレクト回路を経由しセンスアンプ回路に伝搬され、センスアンプ回路を経由したデータは出力回路へと伝搬され、出力回路に接続された出力ピンを経由し半導体記憶装置の外へ出力される。
【００２２】
一方、アドレス回路に接続されたＡＴＤ回路は、アドレス回路の変化を検出しパルスを発生する。前記ＡＴＤ回路が接続されたＡＴＤパルス合成回路は、それぞれのアドレス回路に接続されたＡＴＤ回路の出力を合成し１つのパルスへ合成を行う。
【００２３】
前記、ＡＴＤパルス合成回路の出力はＤＥＬＡＹ回路に接続され、センスアンプデータラッチ信号（センスアンプ回路活性化信号）と出力データラッチ信号（出力回路活性化信号）を発生する。
【００２４】
ＤＥＬＡＹ回路で発生したセンスアンプデータラッチ信号と出力データラッチ信号でセンスアンプ回路と出力回路の動作を制御することで読み出しスピードの高速化並びに消費電流の削減を図る。
【００２５】
入力ピンに入力されたアドレスデータで最も出力ピン側に近いセルプレートを選択する場合に、入力ピン側から最も出力ピン側のセルまでに寄生するＣＲにより発生する信号線の遅延でセル選択までかかる時間と、ＡＴＤ回路でパルスを発生しチップ中央部に配置されたＡＴＤパルス合成回路まで引き廻され、合成されたパルス信号が入力ピン近傍に配置されたＤＥＬＡＹ回路へ引き廻され、センスアンプデータラッチ信号と出力データラッチ信号を発生するまでに寄生ＣＲで発生する遅延が同等またはそれ以上となり、誤データの出力を防止することができ、結果読み出しスピードの高速化並びに消費電流の削減が可能となる。
【００２６】
＜第三の実施例＞
図３に本発明の第三の実施例を示したチップレイアウト図を示す。
この実施例には、不良救済用にＥＣＣ回路を搭載した場合の例である。
当該半導体記憶装置は、チップの上側（図面を見て）の辺には入力ピン列が配置され、また、下側（図面を見て）の辺には出力ピン列がそれぞれ配置されている。
【００２７】
ディジット線がチップ水平方向にワード線がチップ垂直方向に配置されることにより構成されるメモリセルプレートが１６分割され配置されており、各々２枚のセルプレートの間にＸデコード回路が配置されている。
【００２８】
１６枚のセルプレート中の８枚のメモリセルプレート毎をチップの左右にそれぞれ配置し、左右に配置された８枚のメモリセルプレートのチップ中央側にＹセレクト回路とセンスアンプ回路がそれぞれ配置され、左右に配置された８枚のメモリセルプレートのチップ外側にＸプリデコード回路が配置されるている。
【００２９】
そして、チップ中央部に左右に配置されたセンスアンプ回路の間にＡＴＤパルス合成回路と出力回路が配置され、前記ＡＴＤパルス合成回路は極力チップ中央に配置されている。
【００３０】
前記出力回路は、前記ＡＴＤパルス合成回路が配置されているレイアウト段で極力出力ピン近傍位置に配置され、ＥＣＣ救済回路は、前記ＡＴＤパルス合成回路が配置されているレイアウト段に配置され、入力ピンとセルプレートの間にアドレス回路とＡＴＤ回路及びＤＥＬＡＹ回路が配置されている。
【００３１】
＜第四の実施例＞
図４に本発明の第四の実施例を示したチップレイアウト図を示す。
この実施例には、不良救済用にＥＣＣ回路を搭載した場合の第二の例である。当該半導体記憶装置は、チップの上側（図面を見て）の辺には入力ピン列が配置され、また、下側（図面を見て）の辺には出力ピン列がそれぞれ配置されている。
【００３２】
さらに、ディジット線がチップ水平方向にワード線がチップ垂直方向に配置されることにより、構成されるメモリセルプレートが１６分割され配置されており、各々２枚のセルプレートの間にＸデコード回路が配置され、１６枚のセルプレート中の８枚のメモリセルプレート毎をチップの左右にそれぞれ配置し、左右に配置された８枚のメモリセルプレートのチップ中央側にＹセレクト回路とセンスアンプ回路がそれぞれ配置され、左右に配置された８枚のメモリセルプレートのチップ外側にＸプリデコード回路が配置されている。
【００３３】
そして、チップ中央部に左右に配置されたセンスアンプ回路の間にＡＴＤパルス合成回路と出力回路が配置され、前記ＡＴＤパルス合成回路は極力チップ中央に配置されている。
【００３４】
ＥＣＣ救済回路は、前記ＡＴＤパルス合成回路が配置されているレイアウト段に配置され、前記出力回路は、出力ピンに最も近いセルプレートと出力ピンの間に配置され、入力ピンとセルプレートの間に、アドレス回路とＡＴＤ回路及びＤＥＬＡＹ回路が配置されている。
【００３５】
＜第五の実施例＞
図５に本発明の第五の実施例を示したチップレイアウト図を 図６にその際のＡＴＤ網詳細図を示す。
この実施例は、第三／第四の実施例と同様に不良救済用のＥＣＣ回路を搭載した場合の例である。
【００３６】
当該半導体記憶装置は、チップの上側（図面を見て）の辺には入力ピン列が配置され、また、下側（図面を見て）の辺には出力ピン列がそれぞれ配置されている。
【００３７】
ディジット線がチップ水平方向にワード線がチップ垂直方向に配置されることにより構成されるメモリセルプレートが１６分割され配置されており、各々２枚のセルプレートの間にＸデコード回路が配置され、１６枚のセルプレート中の８枚のメモリセルプレート毎をチップの左右にそれぞれ配置し、左右に配置された８枚のメモリセルプレートのチップ中央側にＹセレクト回路とセンスアンプ回路がそれぞれ配置され、左右に配置された８枚のメモリセルプレートのチップ外側にＸプリデコード回路が配置されている。
【００３８】
そして、チップ中央部に左右に配置されたセンスアンプ回路の間にＡＴＤパルス合成回路と出力回路が配置され、前記ＡＴＤパルス合成回路は極力チップ中央に配置されている。
【００３９】
前記出力回路は、前記ＡＴＤパルス合成回路が配置されているレイアウト段で極力出力ピン近傍位置に配置され、ＥＣＣ救済回路は、前記ＡＴＤパルス合成回路が配置されているレイアウト段に配置され、入力ピンとセルプレートの間にアドレス回路とＡＴＤ回路及びＤＥＬＡＹ回路が配置されている。
【００４０】
＜第三／第四／第五の実施例の動作の説明＞
図８に本発明の第三／第四／第五の実施例の動作説明図を示す。
図８に示しているように、入力ピンに入力されたアドレスデータは、アドレス回路へ伝搬されアドレス回路の出力データがＸプリデコード回路とＹセレクト回路へと伝搬され、前記Ｘプリデコード回路の出力がＸデコード回路に伝搬されることで、メモリセルプレート中の特定のメモリセルが選択される。
【００４１】
選択されたメモリセルのデータは、Ｙセレクト回路を経由し、センスアンプ回路に伝搬され、センスアンプ回路を経由したデータは、ＥＣＣ訂正回路へ伝搬され、誤データを救済するための訂正動作が実施され、ＥＣＣ訂正回路を出力したデータは、出力回路へと伝搬され、出力回路に接続された出力ピンを経由し、半導体記憶装置の外へ出力される。
【００４２】
一方、アドレス回路に接続されたＡＴＤ回路は、アドレス回路の変化を検出しパルスを発生する。前記ＡＴＤ回路が接続されたＡＴＤパルス合成回路は、それぞれのアドレス回路に接続されたＡＴＤ回路の出力を合成し１つのパルスへ合成を行う。
【００４３】
前記、ＡＴＤパルス合成回路の出力はＤＥＬＡＹ回路に接続され、センスアンプデータラッチ信号（センスアンプ回路活性化信号）とＥＣＣ訂正データラッチ信号（ＥＣＣ訂正回路活性化信号）と出力データラッチ信号（出力回路活性化信号）を発生する。
【００４４】
ＤＥＬＡＹ回路で発生したセンスアンプデータラッチ信号とＥＣＣ訂正データラッチ信号と出力データラッチ信号でセンスアンプ回路とＥＣＣ訂正回路と出力回路の動作を制御することで読み出しスピードの高速化並びに消費電流の削減を図る。
【００４５】
入力ピンに入力されたアドレスデータで最も出力ピン側に近いセルプレートを選択する場合に、入力ピン側から最も出力ピン側のセルまでに寄生するＣＲにより発生する信号線の遅延でセル選択までかかる時間と、ＡＴＤ回路でパルスを発生しチップ中央部に配置されたＡＴＤパルス合成回路まで引き廻され、合成されたパルス信号が入力ピン近傍に配置されたＤＥＬＡＹ回路へ引き廻され、センスアンプデータラッチ信号とＥＣＣ訂正データラッチ信号と出力データラッチ信号を発生するまでに寄生ＣＲで発生する遅延が同等またはそれ以上となり、誤データの出力を防止することができ、
結果読み出しスピードの高速化並びに消費電流の削減が第一／第二の実施例と同様に可能となる。
【００４６】
以上、本発明に係る半導体記憶装置の第一の実施例ないし第五の実施例では、読み出し動作のみを説明したが、書き込み回路についてその説明を省略しているが、半導体記憶装置においては、書き込み回路を備えているものであるから、ＡＴＤ回路を搭載する製品に関しては、同様のＡＴＤ回路を配置することにより、同様の結果が得られることは明らかである。
【００４７】
＜第一／第二の実施例の効果の説明＞
図１，図２に示す本発明の第一／第二の実施例の場合、入力ピンの近傍にアドレス回路を配置し前記アドレス回路の近傍にＡＴＤ回路を配置するため、入力ピンに入力されたアドレス回路の変化については、遅延することなくＡＴＤ回路で１ショットパルスを発生する。
【００４８】
ＡＴＤ回路で発生された１ショットパルスは、チップ中央部に配置されたＡＴＤパルス合成回路まで引き廻された後で合成されるために、最低でもチップサイズのＹサイズの１／２引き廻した距離の寄生ＣＲがつくことになり、前記ＡＴＤ回路の出力は前記寄生ＣＲ分の遅延を生じ前記ＡＴＤパルス合成回路で合成される。
【００４９】
前記ＡＴＤパルス合成回路の出力は、更にＡＴＤ回路の近傍に配置されたＤＥＬＡＹ回路に引き廻されるので、前記ＡＴＤ回路の出力同様に最低でもチップサイズのＹサイズの１／２引き廻した距離の寄生ＣＲがつくことになり、ＤＥＬＡＹ回路から出力されるセンスアンプデータラッチ信号と出力データラッチ信号は、前記寄生ＣＲ分の遅延を生じる。
【００５０】
一方、アドレス回路の出力が入力ピンから最も遠いセルプレートに伝搬される際には、最大でチップサイズのＹサイズの距離を引き廻された後でＸプリデコード回路、Ｙセレクト回路に接続されるのでチップサイズのＹサイズの距離の寄生ＣＲ分の遅延の後で、前記Ｘプリデコード回路、Ｙセレクト回路の出力が決定され、前記Ｘプリデコード回路の出力を受けてＸデコード回路の出力が決定され、メモリセルが決定され、当該メモリセルのデータがセンスアンプ回路を経由し、出力回路へ伝搬され出力ピンからデータが出力される。
【００５１】
従って、メモリセルが選択されセンスアンプ回路、出力回路まで伝搬される時間とセンスアンプ回路、出力回路を制御するパルスが当該回路まで伝搬する時間について、以下の関係が成り立つことになり、結果として必ず、
ＤＥＬＡＹ回路パルス ＞ メモリセル選択時間
となり、メモリセルが確定した後でセンスアンプ回路、出力回路を活性化させることになり、結果として読み出しスピードの高速化、消費電流の削減を図ることができる。
【００５２】
このことは、上記関係がひっくり返った場合を考えれば判りやすく、例えばセンスアンプ回路が本来であれば“Ｌ”を出力しなければならない場合に、前状態が“Ｈ”だとしてセンスアンプ回路が活性化した際に一旦、前状態の“Ｈ”を出力しようとし始め、その後で本来出力されなかればならない“Ｌ”を出力する場合、センスアンプ回路内で“Ｈ”から“Ｌ”への遷移時間が発生し、その結果、読み出しスピードの悪化を招く。
【００５３】
消費電流に関しても、前記動作をした場合、余計な回路動作を行った分電流を消費することになり、消費電流の増大を招くことになる。
【００５４】
＜第三／第四の実施例の効果の説明＞
図３，図４に示す本発明の第三／第四の実施例の場合、入力ピンの近傍にアドレス回路を配置し前記アドレス回路の近傍にＡＴＤ回路を配置するため、入力ピンに入力されたアドレス回路の変化については、遅延することなくＡＴＤ回路で１ショットパルスを発生する。
【００５５】
ＡＴＤ回路で発生された１ショットパルスは、チップ中央部に配置されたＡＴＤパルス合成回路まで引き廻された後で合成されるために、最低でもチップサイズのＹサイズの１／２引き廻した距離の寄生ＣＲがつくことになり、前記ＡＴＤ回路の出力は前記寄生ＣＲ分の遅延を生じ前記ＡＴＤパルス合成回路で合成される。
【００５６】
前記ＡＴＤパルス合成回路の出力は、更にＡＴＤ回路の近傍に配置されたＤＥＬＡＹ回路に引き廻されるので、前記ＡＴＤ回路の出力同様に最低でもチップサイズのＹサイズの１／２引き廻した距離の寄生ＣＲがつくことになり、ＤＥＬＡＹ回路から出力されるセンスアンプデータラッチ信号と出力データラッチ信号は、前記寄生ＣＲ分の遅延を生じる。
【００５７】
一方、アドレス回路の出力が入力ピンから最も遠いセルプレートに伝搬される際には、最大でチップサイズのＹサイズの距離を引き廻された後でＸプリデコード回路、Ｙセレクト回路に接続されるのでチップサイズのＹサイズの距離の寄生ＣＲ分の遅延の後で、前記Ｘプリデコード回路、Ｙセレクト回路の出力が決定され、前記Ｘプリデコード回路の出力を受けてＸデコード回路の出力が決定され、メモリセルが決定され、当該メモリセルのデータがセンスアンプ回路及びＥＣＣ訂正回路を経由し、出力回路へ伝搬され出力ピンからデータが出力される。
【００５８】
従って、メモリセルが選択されセンスアンプ回路、ＥＣＣ訂正回路、出力回路まで伝搬される時間とセンスアンプ回路、ＥＣＣ訂正回路、出力回路を制御するパルスが当該回路まで伝搬する時間について、以下の関係が成り立つことになり、結果として必ず、
ＤＥＬＡＹ回路パルス ＞ メモリセル選択時間
となり、メモリセルが確定した後でセンスアンプ回路、出力回路を活性化させることになり、結果として読み出しスピードの高速化、消費電流の削減を図ることができる。
【００５９】
このことは、上記関係がひっくり返った場合を考えれば判りやすく、例えばセンスアンプ回路が本来であれば“Ｌ”を出力しなければならない場合に、前状態が“Ｈ”だとしてセンスアンプ回路が活性化した際に一旦、前状態の“Ｈ”を出力しようとし始め、その後で本来出力されなかればならない“Ｌ”を出力する場合、センスアンプ回路内で“Ｈ”から“Ｌ”への遷移時間が発生し、更にＥＣＣ訂正回路については“Ｌ”データでの訂正動作を行おうとする為に、その結果、読み出しスピードの悪化を招く。
【００６０】
消費電流に関しても、前記動作をした場合、余計な回路動作を行った分電流を消費することになり、消費電流の増大を招くことになる。
【００６１】
＜第五の実施例の効果の説明＞
図５に示す本発明の第五の実施例の場合、入力ピンの近傍にアドレス回路を配置し前記アドレス回路の近傍にＡＴＤ回路を配置するため、入力ピンに入力されたアドレス回路の変化については、遅延することなくＡＴＤ回路で１ショットパルスを発生する。
【００６２】
ＡＴＤ回路で発生された１ショットパルスは、チップ中央部に配置されたＡＴＤパルス合成回路まで引き廻された後で合成されるために、最低でもチップサイズのＹサイズの１／２引き廻した距離の寄生ＣＲがつくことになり、前記ＡＴＤ回路の出力は前記寄生ＣＲ分の遅延を生じ前記ＡＴＤパルス合成回路で合成される。
【００６３】
前記ＡＴＤパルス合成回路の出力は、更にＡＴＤ回路の近傍に配置されたＤＥＬＡＹ回路に引き廻されるので、前記ＡＴＤ回路の出力同様に最低でもチップサイズのＹサイズの１／２引き廻した距離の寄生ＣＲがつくことになり、ＤＥＬＡＹ回路から出力されるセンスアンプデータラッチ信号と出力データラッチ信号は、前記寄生ＣＲ分の遅延を生じる。
【００６４】
一方、アドレス回路の出力が入力ピンから最も遠いセルプレートに伝搬される際には、最大でチップサイズのＹサイズの距離を引き廻された後でＸプリデコード回路、Ｙセレクト回路に接続されるのでチップサイズのＹサイズの距離の寄生ＣＲ分の遅延の後で、前記Ｘプリデコード回路、Ｙセレクト回路の出力が決定され、前記Ｘプリデコード回路の出力を受けてＸデコード回路の出力が決定され、メモリセルが決定され、当該メモリセルのデータがセンスアンプ回路及びＥＣＣ訂正回路を経由し、出力回路へ伝搬され出力ピンからデータが出力される。
【００６５】
従って、メモリセルが選択されセンスアンプ回路、ＥＣＣ訂正回路、出力回路まで伝搬される時間とセンスアンプ回路、ＥＣＣ訂正回路、出力回路を制御するパルスが当該回路まで伝搬する時間について、以下の関係が成り立つことになり、結果として必ず、
ＤＥＬＡＹ回路パルス ＞ メモリセル選択時間
となり、メモリセルが確定した後でセンスアンプ回路、出力回路を活性化させることになり、結果として読み出しスピードの高速化、消費電流の削減を図ることができる。
【００６６】
このことは、上記関係がひっくり返った場合を考えれば判りやすく、例えばセンスアンプ回路が本来であれば“Ｌ”を出力しなければならない場合に、前状態が“Ｈ”だとしてセンスアンプ回路が活性化した際に一旦、前状態の“Ｈ”を出力しようとし始め、その後で本来出力されなかればならない“Ｌ”を出力する場合、センスアンプ回路内で“Ｈ”から“Ｌ”への遷移時間が発生し、更にＥＣＣ訂正回路については“Ｌ”データでの訂正動作を行おうとする為に、その結果、読み出しスピードの悪化を招く。
【００６７】
消費電流に関しても、前記動作をした場合、余計な回路動作を行った分電流を消費することになり、消費電流の増大を招くことになる。
【００６８】
なお、第一の実施例〜第五の実施例において、１６分割されたメモリセルプレートを使用したものについて説明したが、その分割数は、４分割以上の偶数個に分割されているものにおいても何等差し障りがないことは明らかであるので、４分割以上の偶数個の分割されたものも本発明の技術の範囲に入るものである。
【００６９】
【発明の効果】
以上、本発明の実施例にも詳述したが、本発明は以下に記載する効果を奏する。
入力ピンに入力されたアドレスデータで最も出力ピン側に近いセルプレートを選択する場合に、入力ピン側から最も出力ピン側のセルまでに寄生するＣＲにより発生する信号線の遅延でセル選択までかかる時間と、ＡＴＤ回路でパルスを発生しチップ中央部に配置されたＡＴＤパルス合成回路まで引き廻され、合成されたパルス信号が入力ピン近傍に配置されたＤＥＬＡＹ回路へ引き廻され、センスアンプデータラッチ信号と出力データラッチ信号を発生するまでに寄生ＣＲで発生する遅延が同等またはそれ以上となり、誤データの出力を防止することができ、その結果、読み出しスピードの高速化並びに消費電流の削減が可能となる。
【００７０】
すなわち、メモリセルが選択されセンスアンプ回路、出力回路まで伝搬される時間とセンスアンプ回路、出力回路を制御するパルスが当該回路まで伝搬する時間について、以下の関係が成り立つことになり、結果として必ず、
ＤＥＬＡＹ回路パルス ＞ メモリセル選択時間
となり、メモリセルが確定した後でセンスアンプ回路、出力回路を活性化させることになり、結果として読み出しスピードの高速化、消費電流の削減を図ることができる。
【図面の簡単な説明】
【図１】本発明の第一の実施例
【図２】本発明の第二の実施例
【図３】本発明の第三の実施例
【図４】本発明の第四の実施例
【図５】本発明の第五の実施例
【図６】本発明の第五の実施例のＡＴＤ網詳細図
【図７】本発明の第一，二の実施例の動作タイミング図
【図８】本発明の第三，四，五の実施例の動作タイミング図
【図９】従来の第一の実施例
【図１０】従来の第二の実施例
【図１１】従来の第三の実施例
【図１２】従来の第四の実施例
【図１３】従来の実施例のＡＴＤ網詳細図
Claims (8)
- チップの上辺及び下辺にそれぞれ配置された入力ピン列及び出力ピン列と、
チップ水平方向に配置されたディジット線と、チップ垂直方向に配置されたワード線と、により構成される偶数個のメモリセルに分割されたメモリセルプレートと、
前記分割された各々２枚のメモリセルの間に配置されたＸデコード回路と、
左右に配置された半数づつのメモリセルプレートのチップ中央側にそれぞれ配置されたＹセレクト回路とセンスアンプ回路と、
左右に配置された半数づつのメモリセルプレートのチップ外側にそれぞれ配置されたＸプリデコード回路と、
アドレス回路と、
前記アドレス回路の変化を検出し、パルスを発生するＡＴＤ回路と、
前記ＡＴＤ回路の出力を合成し、１つのパルス合成を行うＡＴＤパルス合成回路と、
前記ＡＴＤ合成パルス回路の出力を入力信号とし、センスアンプデータラッチ信号と、出力データラッチ信号と、を出力するＤＥＬＡＹ回路と、
出力回路と、からなる半導体記憶装置において、
前記ＡＴＤパルス合成回路は、チップ中央部に左右に配置された前記センスアンプ回路の間であって、チップ中央に配置され、
前記入力ピン列と前記メモリセルプレートとの間に少なくとも前記アドレス回路と前記ＡＴＤ回路及び前記ＤＥＬＡＹ回路が配置されたことを特徴とする半導体記憶装置。 - チップの上辺及び下辺にそれぞれ配置された入力ピン列及び出力ピン列と、
チップ水平方向に配置されたディジット線と、チップ垂直方向に配置されたワード線と、により構成される偶数個のメモリセルに分割されたメモリセルプレートと、
前記分割された各々２枚のメモリセルの間に配置されたＸデコード回路と、
左右に配置された半数づつのメモリセルプレートのチップ中央側にそれぞれ配置されたＹセレクト回路とセンスアンプ回路と、
左右に配置された半数づつのメモリセルプレートのチップ外側にそれぞれ配置されたＸプリデコード回路と、
アドレス回路と、
前記アドレス回路の変化を検出し、パルスを発生するＡＴＤ回路と、
前記ＡＴＤ回路の出力を合成し、１つのパルス合成を行うＡＴＤパルス合成回路と、
不良救済用のＥＣＣ救済回路と、
前記ＡＴＤパルス合成回路の出力を入力信号とし、センスアンプデータラッチ信号と、ＥＣＣ訂正データラッチ信号と、出力データラッチ信号と、を発生するＤＥＬＡＹ回路と、
出力回路と、からなる半導体記憶装置において、
前記ＡＴＤパルス合成回路は、チップ中央部に左右に配置された前記センスアンプ回路の間であって、チップ中央に配置され、
前記不良救済用のＥＣＣ救済回路は、前記ＡＴＤパルス合成回路が配置されているレイアウト段に配置され、
前記入力ピン列と前記メモリセルプレートの間に少なくとも前記アドレス回路と前記ＡＴＤ回路及び前記ＤＥＬＡＹ回路が配置されたことを特徴とする半導体記憶装置。 - 前記出力回路は、前記ＡＴＤパルス合成回路が配置されているレイアウト段で出力ピン近傍位置に配置された、ことを特徴とする請求項１または２のいずれかに記載の半導体記憶装置。
- 前記出力回路は、前記出力ピン列に最も近いセルプレートと出力ピン列の間に配置されている、ことを特徴とする請求項１または２のいずれかに記載の半導体記憶装置。
- 前記半導体記憶装置は、書き込み動作機能を持つものである、ことを特徴とする請求項１〜４のいずれかに記載の半導体記憶装置。
- 前記入力ピン列と前記メモリセルプレートの間にアドレス回路とＡＴＤ回路及びＤＥＬＡＹ回路が配置されたことを特徴とする請求項１〜５のいずれかに記載の半導体記憶装置。
- 前記偶数個のメモリセルに分割されたメモリセルプレートは、４分割以上の偶数個に分割されている、ことを特徴とする請求項１〜６のいずれかに記載の半導体記憶装置。
- 前記出力ピン列内にも入力ピンを配置したことを特徴とする請求項１〜７のいずれかに記載の半導体記憶装置。
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