TW378293B - Method and apparatus for combining multiple writes to a memory - Google Patents
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Description
經濟部t央標準局員工消費合作社印裝 Λ7 _ B7 五、發明説明(1 ) 發明範圍 本發明有關個人電腦系統及,尤其,有關該等方法及裝 置用於,合併正被寫至記憶體中相同位址之不同增量的資 料,所以寫入動作需要較少步驟及可能更快速地被完成。 早.期技術的沿革 爲了增加該等個人電腦系統運作的速度,該等中央處理 單元的運作速度不斷地被增快。一般,該等嶄新的處理器 運轉較在一個人電腦系統的其他部份發生的傳輸來得快。 從中央處理單元至主記憶體的窝入通常相當慢。有鑒於此 ,許多早期技術的系統,利用在中央處理單元及主記憶體 之間,在記憶體匯流排上的僉等窝入緩衝器。這樣的一寫 入緩衝器儲存一處理器正寫至主記憶體的資料,直到主記 憶體備妥要接受它。該等寫入緩衝器是特別地有益的,·當 與該等處理器及已被設計好來以脈衝串包束(burst)傳輸資 料的其他電路搭配使用時,.每一脈衝串包束之該等個別的 要素包括,一增量的個別地定址的資料,最多到該記憶體 匯流排寬度大小。該等脈衝事包束傳輸是快速的,因爲一 處理器在一單一匯流排存取期間使用僅一單組的該等控制 信號’傳輸若干增量的資料被寫在_記憶體匯流排或—區 域匯流排上。傳輸多個的增量資料至一寫入缓衝器,允許 該處理器利用在它的快取記憶體中的資料及指今|,不必要 等待較慢的記憶體運作完成來繼續進行其他動作。 然而’對於一些重要期間當一處理器動作較快於資料能 被寫至把憶體時,最終在窝入緩衝器中將不夠空間來保持 ___ -4- 本紙張尺度適用中國國家榡準('CNS ) A4規格.χ 297公釐) '— (請先濶讀背面之注意事項再填寫太_頁)
A7 B7 經濟部中央樣準局員工消費合作杜印製 五、發明説明(: 所有正被寫入的不同增量的资 ,、 # 枓。這在儲存錯誤更正碼 (E C C )和資料在記憶體中央 ’ 3匕也 姐甲來加強可靠性的該等系統中尤盆 疋具實的,因爲這類系統g Α $ 无呙入貝科至1己憶體,大體上更慢 於不使用錯誤更正碼的該等系統。 錯誤更正碼如一錯誤更正起圭AA , 炅正私序的—部份被產生,及被使 用來债測在記憶體陣列中該等德左„„ Μ、 丁成寺储存态錯誤,及更正一些的 那二A 更正程序使用—數學函數來計算在資料 儲存器期間-錯誤更正碼(在此視爲_檢錢或ECC値)其 是错存的該資料所獨有的。該檢查値結合湖被儲存在 記憶體^。當該資料㈣從記憶體被讀出…決定被做成 是否該讀取的資料將產生與讀資料—起儲存的檢查値。假 如該資料將不產生儲存的該檢查値,自他們最初被儲存以 來,在該資料或該檢查値中已發生—些改變;及該資料是 不可靠的。假如該資料已改變,那麼讀自記憶體的該貪料 及該檢查値有時被使用來,依照錯誤的型態,完成該資料 的更正。 被分配給一 E C C値的記憶體數量總是一妥協,更多空間 被分配,該檢查可能更加準確地達到但較少空間保留給資 料。一典型的E C C値,用於一 6 4位元匯流排寬度增量的資 料儲存在主記憶體中,可能是8個位元。這樣的一數値允 許所有1個及2個位元錯誤的偵測、在某些型態的記憶體中 4個連續位元中之該等錯誤的偵咧、及所單一位元錄誤的 更正。該等電腦系統設計者通常不頰意對記憶體可靠性, 配置超出這百分比的空間。結果,使用錯誤更正碼的碑等 -5 I. · ill —^ϋ 1^1 I - ml —i -w --: . ./.V' 】 (請先閱讀背面之注意事項再填寫本頁) tr-----Γ _ ........ 本紙乐尺度適用中國國家標準(〇奶)八4規格(210/297公釐) 五、發明説明(’ A7 B7 經濟部中央標準局員工消費合作社印製 系統典型地不爲個別鍺存的每—位元組、字組或雙字组, 而僅爲一整個的匯流排寬度增量的資料,計算-ECC値。 然而,因爲窝入任何長度的任何資料至記憶體改變該資料 ”該ECC値自該資料被算出,每次任何長度的資料被窝至 记憶體,一新的E C C値必須如—匯流排寬度增量的資料被 算出。 以匯流排見度增量寫入至記憶體,在寫入的速度上有微 不足迢的影響。然而,完成少於記憶體匯流排的寬度(例 如,一雙丰組見度匯流排的一位元组或一字组)之資料的一 寫入至記憶體,一記憶體控制器典型地必須使用一完全匯 流排覓度的資料,藉此來計算—E C C値。使用一匯流排寬 度的資料用於少於匯流排寬度的一記憶體寫入,該記憶體 控制益必須在記憶體中在該地址讀取該資料,對照儲存的 E C C値檢查該資料來確定該資料是正確的,以正被寫入的 新資料修改讀自該記憶體的該資料,產生一新的EcC値, 及以一匯流排寬度増量與該新的E C C値一同,寫回該修正 的資料至記憶體。這是一耗時的程序。 例如’在一使用錯誤更正碼的系統中,假如一處理器寫 入四個分離的資料增量至記憶體,該等的每一個在長度上 是一個字组,及四個寫入個別地被定址至在記憶體中相同 四字组空間的該等循序的四個字組位址,所以每一個寫入 至記憶體分開地發生,然後每一個窝入需要耗時的讀取/ 檢查E C C /修正/產生E C C /寫入程序。反之,假如相同 6勺四個字組如一單一四字組被寫入至相同的記憶體空間, -6 - ^紙張尺度適用中國國家標準(CNS ) Μ規格(210X297公釐〉 ' -rprteilK-Γ (請先鬩讀背面之注意事項再填寫本f ) 訂 -- A7 "**~ - ._ B7 五、發明説明(4 ) 僅一單一窝入動作被需要。這動作寫入一整個有效的四字 组,其更換在記憶體中該四字組,所以該寫入沒有包括該 等讀取或修正步驟,且僅包括一單一ECC値產生。 如四個單獨的字组傳輸該資料之所需要的整個時間,至 少是寫一單一四字组所需時間的八倍。甚至四個四字组比 四個單獨的字组配合一四字组記憶體匯流排更快速地被寫 入,因爲每一個四字组僅需要一單一寫入動作。如此,在 —使用錯誤更正碼系統中少於匪流排寬度資料增量的寫入 減慢寫入緩衝器的消耗,及最後減慢該電腦的運作。 在使用一寫入緩衝器及在與錯誤更正碼一起儲存的資料 上實施脈衝寫入動作的個人電腦系統中,增加寫入至記憶 體的速度是需要的》 " 發明摘要 所以,本發明的目的是提供裝置及一方法,用於在一個 人電腦系統中增進資料從窝入緩衝器被寫至—記憶鳟陣 列的速度。 . 經濟部中央標準局員工消費合作社印製 本發明的這個目的及其他目的,被實施在一個人電腦中 包括-寫入緩衝器,有多個的儲存區,每一個能夠儲存來 自一來源包含在一匯流排寬度寫入中之所有的有效資料及 那資料的位址及狀態一同。儲存在該等儲存區域的某一個 的該有效資料,由包含在稍後窝至相同記憶體位址之任何 新的有效資料補足,直到-記憶體控制器備妥窝入在那错 存區域中之資料至記憶體。當記憶體控制器備妥窝入在儲 存區域中〈資料至記憶體時,它測試那資料來決定是否所 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇 X 297公澄) A7 B7 五、發明説明(5 ) 有的資料是有效的。假如該資料是全部有效的,它被寫入 至該足址的記憶體空間。假如在寫入緩衝器的一错存區域 中的一些的資料是無效的,該資料被定址至該記憶體空間 被讀出,及儲存在那記憶體空間的有效資料與正被寫入的 有效的資料合併,來提供一完整的匯流排寬度的有效資料 至孩定址的記憶體空間。合併在寫入缓衝器中來自連續寫 入之有效資料,減少需要讀取/修正^/寫入動作的少於整 個匯流排寬度寫入及相關的E c C値測試及計算的數量,藉 此加速該電腦系統的運作。 本發明的這些和其他目的及特性,藉由參考詳細說明其 伴隨附圖一同,其中類似元件以類似名稱引用遍及許多圖 ,將更加了解。 附圖的簡單説明 圖1是如本發明設計的個人電腦系統的一方塊圖。 圖2疋包含在圖i的系統中,如本發明設計的橋接電路的 一方塊圖。 . 圖3是方塊圖,更詳細地説明一寫入緩衝器,其是圖2的 橋接電路的一部份。 經濟部中央標準局員工消費合作社印製 圖4是一圖’說明在圖3中説明的寫入缓衝器的某—實施 例中資料的儲存器。 圖5是一方塊圖’詳細説明本發明的某一實施例的實施, 來提供在圖4中説明的儲存器。 j己破及街語 孩等詳細説明的某些部分其伴隨的,是藉在一電腦記憶 --------___ 8 " 本躲尺度適家標準((2lQx297 ) ^ ~ A 7 j--一 ______B7 _ 五、發明説明(6 ) 體中該等資料位元上運算的符號代表來表示。這些説明及 代表是被那些熟悉資料處理技術者所使用的方法,來最有 效地傳達他們的作業内容給其他熟悉該技術者β該等運算 是那些需要實際量的實際操作。通常,雖然未必,這些量 採取電子的或磁性的信號的形式,能夠被儲存、轉移、合 货、比較及其他操作等等。它已被證實,主要爲了共同使 用的原因,有時方便來將這些信號稱作位元、數値、符號 '字元、術語、數字等等。然而,應牢記在心,所有的這 些及類似的術語應結合適切的實際量,及僅·是應用於這些 量的方便符號。 再者,所執行的該等操作常常以術語(terms)被稱呼,例 如加總及比較,其一般結合由人類操作員所執行的心理運 算。在大部份的狀況中,任何在此説明形成部份的本發明 的孩等運算中,沒有一人類操作員的這類能力是必須的或 需要的;該等運算是機器動作。用於執行本發明的運算之 有用的機器,包栝一般用途的數位電腦或其他類似裝置。 在所有況下,在運轉一電腦之該等運作方法及計算本身 的方法之間的區別應牢記在心。本發明有關一方法及裝置 經濟部中央標準局員工消費合作社印製 ,用於以處理電子的或其他的(例如,機械的、化學的)= 際l號運轉一電腦,來產生其他所要的實際信號。 _詳細的説明 現在參考圖1,已説明如本發明的一奋 4.J男、她例規劃的一電腦 j統10。説明的該系統10包括,_中央處理單元n其執 行各種不同的指令--被提供來控制該系統10的運作。該中 L---- _ 9 _ 本紙張尺( CNS「A4— ( 210X297^^---^_ 經濟部中央標準局員工消費合作社印裝 五、發明説明( 央處理早7G 11典型地籍由_處理器匯流排連結至,一橋接 電路14其控制對—區域匯流排12的存取,適於在該系統 10的各種不同元件之間傳送資訊。在圖W,該匯流排12 最好是一週邊元件介面(PCI)匯流排或其他區域區流排, 適於提供特別快的資料傳輸。在一典型的系統10中,各種 不同的輸入/輸出裝置如主匯流排及侯匯流排電路,被連 結至該匯流排12。在本説明中,例如,長期的記憶體15可 能如一僕匯流排電路,被連結至該PCI匯流排12。其他輸 入/輸出裝置例如聲音卡、圖框緩衝器等等,也可能被連 結至該匯流排1 2。 該橋接電路1 4也藉由—記憶體匯流排被連結至主記憶體 1 3。王記憶體1 3典型地由,以那些熟悉早期技術的人所熟 知的一方式安排之動態隨機存取記憶體(DRAM)組成,在 電源被供應给該系統10的周期期間來儲存資訊。依據特別 的配置,該橋接電路14典型地將包括第二快取記憶體控制 器、第一快取圮憶體(常常稱爲L 2快取記憶體)、記憶體 控制器,及若干緩衝器用於在處理器、主記憶體及區域 匯流排之間的傳輸期間儲存資料。這些元件可能是橋接 電路14的一積體部份或,另一方式,在一電路板上被連 結至其他元件。 圖2更詳細説明有關本發明及主記憶體1 3之該橋接電路 1 4之該等主要元件的安排。正如可能在圖2中看到,該橋 接電路14包括,一主機介面20其連結中央處理單元η至 該橋接電路。該主機介面20自中央處理單元發送及接收該 -10- 本纸張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) (請先閱讀背面之注意事項再填寫本頁)
A7 A7 經濟部中央標準局員工消費合作社印製 五·、發明説明(! 等控制信號;Έ也自包含一主機至主記憶體緩衝控制器21 及主機至匯v瓦排緩衝控制器2 2的該槁·接電路1 4的各種不 同的其他元件,發送及接收該等控制信號。一匯流排仲裁 %路2 3,典型地不是該橋接電路丨4的-部份,控制對區域 匯流排1 2的存取。該主機至主記憶體緩衝控制器2 }、主機 至匯流排緩衝控制器2 2及匯流排仲裁電路2S全部傳輸該等 控制信號至,一電路2 8其產生該等控制信號回到該匯流排 仲裁電路23,來發出有關在該橋接電路14之中匯流排存取 之運作的狀態的信號。 也是橋接電路1 4的一部份是主機至主記憶體緩衝器2 5及 主機至匯流排緩衝器2 6。該主機至主記憶體緩衝器2 5及主 機至匯流排緩衝器2 6,回應來自該主機至主記憶體緩衝控 制器2 1及主機至匯流排緩衝控制器22的該等控制信號,來 .實施他們的運作。該主機至主記憶體缓衝器2 5包括,該等 寫入緩衝器用於在一主機資料匯流排上緩衝來自中央處理 單元1 1 (或,更普遍地,來自本發明的其他實施例中的任 何處理器)提供之寫入資料的傳輸,以便在記憶體匯流排 上傳輸至主記憶體13。該主機至匯流排緩衝控制器22,控 制王機至匯流排緩衝器2 7的運作,該緩衝器2 7包括該等窝 入緩衝器用於在主機資料匯流排上,緩衝在中央處理單元 1 1及區域匯流排1 2之間寫入資料的傳輸。 圖3説明—電路3〇 ’如本發明其是顯示在圖2中主機至主 έ己憶體緩衝器2 5的一部份。該電路3 0包括,一寫入緩衝器 3 3其接收被窝至記憶體i 3之該等單獨增量的資料(典型地 -11 - 本紙張尺度適用中國國家標準(CNS )从聽^ ( 21〇><297公着) (請先閱讀背面之注意事項再填寫本頁}
經濟部中央標準局員工消費合作社印製 發明説明 , 來自:處理器)。在擁有四字組記憶體匯流排的-系統中 緩衝器33包括多個的單獨的儲存區域(典型地硬 j子崧)’每個被分割成-部份能夠儲存最多爲該匯流 =度大小的It資料’―部份儲存有關該資料的一記 ^址’及可能地-部份儲存若干的狀態位元。 圖4說明一寫入缓衝器μ的 ^ ΛΑ ^ ^ 犮衡焱的—實施例,其包括八個單獨 的儲存區域,每一個接供八户;^ 穿从a 仏仏70組的儲存器,其可能被配 一。含在八個連續的匯流排寬度窝入記錄之資料。正如 可能看到,在圖4的該緩衝器33中每一個儲存區域也包括 用於-位址及狀態位元的儲存器。其他寫入緩衝器可能包 含:較少或更多數量的單獨料區域,每—個能夠像存更 夕或較y寫入男料。如此,$ _特別的窝入缓衝器可能供 應資料儲存器給僅四個增量的匯流排寬度寫人資料,所以 以-脈衝包束供應之四個連續的資料窝人可能㈣存在此 〇 當資料首先被窝至該寫入緩衝器33時,多個儲存區域的 某一個被配置;及該資料與指到那區域的它的位址—起儲 存。雖然圖4顯示該f位址及狀態位元與每—個増量的資 料’包含在該緩衝器之相同實際區域,該等位址及狀能位 元可能眞正與該資料分離儲存,只要他們以—方式資 料被該中央處理單元寫至一特定的位址時,在該區域;的 該資料可能被偵測到--結合那區域。假設該寫入包括足夠 有效的2料來填滿該儲存區域,所有的位元組藉由該等結 合的狀毖位兀顯示有效。至不同位址的連續寫入是每—個 -12- 本紙張尺度適用中國國家標隼(CNS ) Α4^Τ^胃297公釐
五、發明説明( 10 A7 B7 經濟部中央標準局員工消費合作社印製 被配置一單獨的儲存區域及以一類似的方式與結合的位址 及狀態位元一起儲存。 從該缓衝器3 3寫入至記憶體連續地發生,其中在該緩衝 器3 3中之該等儲存區域被配置來寫入給該等特別的記憶體 位址的資料。當該主機至主記憶體控制電路21 ("該寫入控 制器2 1 ")備妥寫入下一個增量的資料至主記憶體丨3時,在 窝入缓衝器3 3中握有最舊的有效資料的一儲存區域中之資 料被選擇爲下一個被窝入。該控制器2 1測試在緩衝器3 3的 那儲存區域中的所有位元组的有效性。假設.被寫入至記憶 體的資料是一整個四字组的有效資料,該控制器2 1啓動一 多工器3 2來傳輸整個四字组該四字组位址及該等狀態位 元至一暫存器31 ^當在寫入緩衝器33中的資料被寫至該暫 存器31時,該資料在寫入緩衝器33中已是無效的。 因爲該資料的所有位元組被假設是有效的,該控制器2 1, 產生’ 一致能信號其使得在暫存器31中的資料被寫入至主 記憶體1 3中所定址的空間。在圖3中,該資料顯示正被寫 至主記憶體1 3的一資料儲存部份1 3 a。同時,在暫存器3 1 中的資料也被送至一檢查値產生器3 4 (其可能是,例如, 一串列的閂,被安排來同時地接收該資料)。該產生器3 4 產生及寫入,爲該資料獨有的一 E C C檢查値至記憶體1 3的 一檢查値部份13b。該檢查値部份13b可能實體上是與儲 存該資料的那記憶體結合或分離。 當在記憶體1 3 a中的資料稍後被讀取時,該檢查値也被 讀取。該資料被傳輸至一更正電路38及至—檢查電路35。 -13- (諳先鬩讀背面之注意事項再填寫本頁) !1 —1..... b - - . I _ 訂-- ___ I n m ml _1 · 本纸張尺度適用中國國家標準(CNS ) A4規格( 210X297公釐) 經濟部f央標準局員工消費合作社印製 A7 B7 五、發明説明() 該檢查値被傳輸至該檢查電路35,在那裡該資料及該檢查 値致使一稱爲徵候的數値由該檢查電路3 5產生。該徵候數 値被傳輸至一錯误電路3 7 (其可能是查詢表或其他爲那些 熟悉該技術的人所知道的更正安排)。假如所讀取的資料値 是正確的,該徵候的數値致使該錯誤電路,致使該更正電 路3 8 >又有改變來傳輸該資料至該記憶體匯流排。假如該徵 候數値指示一錯誤,該等信號被該錯誤電路3 7產生來,在 被更正電路3 8傳輸至該記憶體匯流排之前更正該資料的數 値’或來指示那資料是正確妁。在一實施例.中,該錯誤電 路3 7產生,一圖樣的位元其改變讀自記憶體丨3的資料的 6 4個位元的一單一位元。 — 利用圖3的電路30,寫入至主記憶體13的處理可能被加 速。圖4是一方塊圖,説明若干的寫入動作至一寫入緩衝 器3 j的多個儲存區域。影響每一個儲存區域的該等單獨寫 入動作被説明,及那些寫入動作的結果被顯示在圖4中。 某些的那些動作在這回顧。 假如有效資料已被傳輸至該寫入緩衝器3 3及正等待在該 控制器完成一稍早的運作之後被窝入至記憶體,及來自一 稍後寫入動作之額外的有效資料,在輸入至如同已經在該 寫入緩衝器中之有效資料被定址至相同的四字組位址之該 寫入緩衝器3 3處被接收,然後這額外的有效資料被傳輸至 已經配置給被寫至相同的位址之有效資料的該儲存區域。 這額外的有效資料覆蓋在儲存區域(見圖4,儲存區域握有 至位址A的資料)中該進入的有效資料之該等位元位置的任 -14- 本紙張尺度it财 CNS ) A4·,( 21G><297公釐) " (請先閱讀背面之注意事項再填寫本貫)
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2貪科(有*或無效)。如此’假如在定址的儲存 有的資料是有效的及新的有效資料被寫至由或t所 的資料所定址的該四字组之一些或所有的位::存=中 :存區域中的資料被新資料更新,·及在該儲存區域:之: 有的資料保持有效。如此將看到,在“斤 至圮憶體中相同四字组位址空間,及當第二個到達士此 窝入的第-個尚未被窝入至記憶體’兩者窝入的結果:; 入至記憶體之前結合,所以最後有效資料的僅單—2 —檢查値的單一計算是需要的。 "" 在兩個寫入已被結合之後’假入該控制器仍然 寫入孩資料至記憶體13,相同的結果發生。假如被定址至 那位址的任何額外的有效資料被供給該窝入緩衝器W,.= 資料被寫入至包含已定址至相同記憶體位址的資料的該儲 存區域。假如這額外的資料被定址至目前儲存在儲存V區域 中的有效資料位元組位置,那麼在儲存區域中的資料是停 滞的及藉這技術在窝入緩衝器3 3中連續更新(見圖4,儲: 區域握有至位址E及F的資料)。假如至該寫入緩衝器3 3的 該額外的資料被定址至目前儲存標示無效的資料的位元组 位置,那麼新資料增加在定址的儲存區域中有效資料的數 量及減少寫入至記憶體的數量(見圖4,儲存區域握有至位 址C的資料)。在一使用錯誤更正碼的***中,這資料合併 減少依照用於每一寫入合併之至少—寫入動作之需要寫入 的時間及,當該控制器2 1備妥來寫入至記憶體時,假茹在 该錯存區域中所有的資料是有效的,將減少曾是一串的讀 -15-本紙張尺度適用中國國家標隼(CMS ) A4規格(210X297公釐) A7 五、發明説明(13 ) 取/修改/寫入動作變成一單一簡易寫入動作。這徹底地 減少窝資料至記憶體所需的時間。在一使用錯誤更正碼的 系統中’不僅減少所有讀取/修改/寫入動作來簡化寫入 除去那些重覆的步驟,在該等單獨的字组之每一個讀取/ 修改/寫入動作期間,.它也除去測試該等舊的檢查値及產 生該等新檢查値的需要。 如上述的範例中,假如在相同的四字組中四個寫入的字 且土連績的字组位置以一脈衝爭包束發生,那麼所有的這 一夺、.且可把在被寫入至記憶體之前,合併入該寫入緩衝器 3 3的一儲存區域的四字組空間中,假設該寫入控制器被其 他動作佔冑夠長的周期([圖_ 4,儲存區域握有至位址〇 的資料)。如此該等單獨字组的四個寫人至―四字組的連續 位址的一脈衝串包束,被減少成一單—寫入及一單—檢查 値的伴隨的產生。 ‘一 t如任何長度的有效資料存在該窝入缓衝器33中當該控 制器備妥寫入至記憶體j 3時,那麼動作開始沒有等待。假 如这控制备決足m像存區域的四字组空間的所有位元组包 含有效資料,該動作是該資料至記憶體的一簡易寫入,伴 隨檢查値至1己憶體的一產生及寫入。當該寫入發生時, ΐ該資,已從那裡被寫入之寫入緩衝器的儲存區域中的該 貝料是無效的。假如在一使用錯誤更正碼的系統中,少於 儲存區域的所有的四字也六閱—人士 .,+ „„ 子,,且二間包含有效資料,那麼該控制 奇2 1傳輸該資料與它的該等狀態位元—同至該暫存器^, 及初始在記憶體中儲存在所定址的四字组空間的資料讀取 __________~ 16 - 本紙浪尺度適财_家鮮(CNS) Α—_ (--—____ t- ί“. nssiuMUBU-,. -......: I I _ui I—I- H..1 - is I — — --- 1 I . - -:- .i (請先閎讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 A7 B7 14 五、發明説明( 。從記憶體嬪取之該資料的有效位元组被儲存至握有標示 無效的資料之暫存器3丨的那些位元组位置,及合併由:工 器3 2所供給的孩等有效的位元組至暫存器3丨。伴隨在這些 讀取及修改動作之後,在暫存器31中的四字組其現在包 所有有效位元組,被寫至在記憶體中所定址的四字組空間 ;及該檢查値從被寫入及儲存在記憶體中的資料產生^ 當資料以脈衝_包束被寫人時,該等單獨窝人的資料可 能將會被定址至主記憶體的_單一四字组空間(或其他大 小的記憶體位址)的該等鄰近字組或雙字組。這將允許一 大數量的合併發生^在這樣的情科,在實施該等寫入所 節省的時間是非常可觀的。- 爲 '實施-寫入緩衝器,其以這種方式完成至相同位址 的孩等寫人的合併實施例利用—單獨的位址比較器用 於每-個儲存區域,其中—資料增量可能被儲存。出現在 輸入至該寫入緩衝器33的有效資料,已同時地由在每—個 镑存區域的該等比較器測試它的位址。假如該寫入緩衝器 33是空的,-新的儲存區域被配置;及該有效資料盘 =及存在那儲存區域。每當-儲存區域被配 “時’所有的狀態位元被設定來匹配正被寫 等有效位元。然而,假如哕, 貧行的这 A . 版如忑仏址與在任何儲存區域的有效 責料的位址做比較,兮新的古't丨 叛忑新的有效資料被寫至那儲存區域的 那些位7C组。當新的有效資嵙 有效資料合併,僅有:那被窝至該儲存區域的 值有關那新的有效資料的該等 更新來指示有效性。佰如兮彳、队心位兀破 瓜如该位址不與該寫入緩衝器的任 -17- (請先鬩讀'背面之注意事項再填寫本頁) —訂 經濟部中央標準局員工消費合作社印製 儲存區域中有效資料的位址做比較,在新的窝 資科被儲存在寫人缓衝器中—新配g的儲存區域中的有途 有的料狀態位元被設定來匹配正被窝人的 ,'及叫 效位元。藉著有效資料的每—個新的寫人至等有 二該位址與該等有效資料記錄的該等位址做t緩衝器 该寺位址是相同的,該新的有效資料合併那記又:又如 如該佐址不同於所有資料記錄的該等位址,—新错;二假 被配置给該資料。„ H 一 ·厅储存區域 J „ — 0己錄已被寫至記憶體,一敕触从 娜元用於該錯存區域被標示無效,所以該空間:二 用於再配置。該單獨的位元組 :自由 置時。㈣^配新的資料’當該儲存區域再度被配 在擁有多個的儲存區域的寫入缓衝器中,在首先 置的孩儲存區域中的有效資 至記憶體(例如,先進= 孩緩衝器被寫 先進,先出)。爲了達成這個,在一實施 緩衝!是一環形緩衝器,其使用-指標指到包 ° $暫存器的最早資料的記錄。另-方法來實施這 經濟部中央標隼局員工消費合作社印製 :先出程序,將是移動資料-段段地通過緩衝器如每 —增量的資料被寫至記憶體。 t本發明的另-實施例中’需要來允許資料被合併成任 可效貝料在孩寫入緩衝器3 3中的硬體開銷,藉由允許合 :僅在被配置給-資料記綠的最後儲存區域中有效資料, 來減少:這消除有關該窝人緩衝器多於—個的比較器的需 要仁而要在配置的最後儲存區域中有效資料是可確定的 本紙張尺度 18- 210X297公釐〉 A7 經濟部中央標準局員工消費合作社印製 五、發明説明() 。在所討論的使用_指標指料先被配置㈣ 施例中,一指標也可能被供给,藉此最近配置的丄: 可能被決定。 域畀E域 圖5説明一比較雷跋s n *th . 罕义包路5〇,其可能在這樣的一實施 使用來提供一指示,在―益合 在新的窝入中货料,如已經儲存在 該等儲存區域的某一個中的咨 , 1U甲的貝枓,被導向至相同的位址。 説明的該電路50至少包括該等儲存區域5 1-54(在特定的實 施例中僅四個儲存區域被説明)的每一個的那部份一被用來 儲存已配置給被導向至一特定的位址的資料的—區域的位 址。这些儲存區域5 1-5 4的每一個被連結來接收任何新的 寫入正被迗往的該位址,如果那寫入的資料最終被儲存在 該儲存區域中。這些儲存區域51_54的每一個也被連結來 供給Έ目前儲存的任何位址如一輸入至一多工器5 6。被包 含成這位址的一部份是一整體的狀態位元,提供在儲存區 域中該資料的有效狀態。該多工器被致能來傳輸資料已被 寫入的最後位址至一比較電路55。該比較電路55也接‘該 進入的寫入的位址(與指示該資料是有效的—狀態位元一同) ,及比較該進入的位址和在該寫入緩衝器中資料已被寫入 至被儲存在該最後儲存區域的位址。假如該等位址是相同 的(包含指示有效資料存在該儲存區域中的該狀態位元), 有一命中;及該資料被定址至相同的儲存區域。假如該等 位址不是相同的,沒有命中;及該資料被送至寫入缓衝器 中下一個儲存區域。 在圖5的實施例中,一暫存器5 7被供給一指標,指至可 -19- - 本纸張尺度適用中國國家標準(CMS ) A4規格(210X297公釐) mil---. L— - —.1 ----In —J7i^ n 1 \丨、 (請先閱讀背面之注意事項再填寫本頁) ---訂----- 五 、發明説明( 17 Α7 Β7 經濟部中央標準局員工消費合作社印製 用於配置給被窝至一新的位址的資料的下—個儲, 所以該控制器可能知道在那-個儲存區域中鍺存資料1 較器。在㈣’例如’假如該等錯存區域 广4 ’包含有效的寫入資料,能夠被配置的該下 2區域將是错存區域52,及來自暫存器57的虛線,指示兮 2標指至㈣儲存區域。假如這指標被料在 物 ==指標俊上一簡易的增加,提供一數値,指示;效 讀被寫至的最後儲存區域,所以在該暫存器57中該數値 可犯被使用來致使多工器5 6來傳輸在該錯存區域5資 料的位址至該比較器55。 ^ 在本發明的任何實施例中,_得到該等相同的-般規則。 從該寫入緣衝器的該等儲存區域窝入至記憶體以先進(配 置的)先出爲基礎發生。在—g己置的儲存區域中合併資料, 或祕被寫至該緩衝器的新資料的—新的儲存區域的配置 ’精由是否該等有效的位元紅存在有相同的位址的—記錄 來決足。沒有寫入至記憶體是閒置來允許在 之 前發生一合併。 抑然而’在本發明的一些實施例中,在寫入緩衝器中儲存 益的其他規則及窝入至記憶體被實施。如此,例如,假如 新的有效資料被窝至—倚存區域—資料就是在它將被合併 的相同的時序中從那裡被寫至記憶體’若干的限度及速度 通考限制被增加。例如,是否引導-簡易寫人或-讀取/ 修正/寫入的一決策’在該資料被寫至記憶體之前,必須 由該控制器21來做成決定;假如一決策已經被決定及然後 -20- 本紙張尺度適用中國國家標隼(CNS ) I " 1 %--- ',」 V (請先閱讀背面之注意事項再填寫本頁)」 *1TIn 1 -:. I .- I 1 I _ 五、發明説明 18 經濟部中央標隼局員工消費合作社印製 新的資料在窝入之前被人 可能被改變。爲了消較中,該決策的結果 料不被窝至—储存二又,速度通道限制,有效資 時序中從那禮就是在它將被合併的相同的 ^^”” 土 fe眩。λ施這規則的結果就是在包 資料在該窝:的:實施例中’資料可能不與包括僅有效 、言狀πs i 衝☆中的—儲存區域中的有效資料合併; ,次料^批子在,可能藉由測試指至下—個被窝至記憶體 拆决玉、^ 了 —個被寫入的該儲存區_的該等指標的狀 態來決疋。 :在本發明的一實施例中,-整體的有效位元及用於每一 :’且的μ等有政位兀’被提供給在該寫入緩衝器的一儲 子區域中的每一筆資料記錄。那麼,當一窝入至記憶體發 2 ’僅整體的有效位元是無效的。當該儲存區域再配置 給一稍後寫入的資料時,該等單獨的狀態位元,如在那記 錄功間正被儲存的資料的每一位元组被設定。 雖二本發明已藉一較佳實施例被説明,將了解各種不同 的修改及替換,可能由那些熟悉該技術的人沒有偏離本發 明的精神及範圍做到。所以本發明應藉由下列的申請i利 範圍來判斷。 本紙張(CNS)- -21 - A4规格(210X297公釐)
Claims (1)
- 第8 5 1 1 Ο 2 1 6號專利申請案 中文申請專利範園修正本(87年3月) 申請專利範圍 Α8 Β8 C8 D8煩請委賣明示,本棠修"-,-1.·· -IV. 變更原實寶内容 經濟部中央揉準局貝工消費合作社印製 1. 一種儲存裝置,用於缓衝從一資料源至一資料目的地傳 輸的資料,該儲存裝置包括: 儲存電路,其包含眾多儲存位置,以儲存資料及相關 資料目的地位址; 一比較器,僅比較輸入資料之一第一資料目的地位址 .與儲存於該儲存電路之被儲存資料之一第二資料目的地 位址,該輸入資料係自該資料源傳輸,該被儲存資料係 被错存於最近配置給資料之一儲存位置;以及 輸入電路,若該第一資料目的地位址與該第二資料目 的地位址一致,則儲存該輸入資料於該儲存電路中,代 替該被儲存資料。 2. 如申請專利範圍第1項之儲存裝置,包括一控制器,設 計用以從最早配置給資料的一儲存位置傳輸資料至該資 料目的地。 3_如申請專利範圍第2項之儲存裝置,其中該控制器保持 指至最早配置給資料的一儲存位置之一指標。 4. 根據如申請專利範圍第2項之儲存裝置,其中該輸入電 路,.連續儲存其他輸入資料於多個错存位置之一,直到 該控制器開始從多個儲存位置之任一個寫資料至該資料 目的地爲止。 5. —種儲存裝置,.用於缓衝從一資料源至一資料目的地傳 輸的資料,該儲存裝置包括: 至少第一及第二儲存位置,每一個位置儲存資料及一 相關位址於目的地; (請先閲讀背面之注意事項再,填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公釐) 第8 5 1 1 Ο 2 1 6號專利申請案 中文申請專利範園修正本(87年3月) 申請專利範圍 Α8 Β8 C8 D8煩請委賣明示,本棠修"-,-1.·· -IV. 變更原實寶内容 經濟部中央揉準局貝工消費合作社印製 1. 一種儲存裝置,用於缓衝從一資料源至一資料目的地傳 輸的資料,該儲存裝置包括: 儲存電路,其包含眾多儲存位置,以儲存資料及相關 資料目的地位址; 一比較器,僅比較輸入資料之一第一資料目的地位址 .與儲存於該儲存電路之被儲存資料之一第二資料目的地 位址,該輸入資料係自該資料源傳輸,該被儲存資料係 被错存於最近配置給資料之一儲存位置;以及 輸入電路,若該第一資料目的地位址與該第二資料目 的地位址一致,則儲存該輸入資料於該儲存電路中,代 替該被儲存資料。 2. 如申請專利範圍第1項之儲存裝置,包括一控制器,設 計用以從最早配置給資料的一儲存位置傳輸資料至該資 料目的地。 3_如申請專利範圍第2項之儲存裝置,其中該控制器保持 指至最早配置給資料的一儲存位置之一指標。 4. 根據如申請專利範圍第2項之儲存裝置,其中該輸入電 路,.連續儲存其他輸入資料於多個错存位置之一,直到 該控制器開始從多個儲存位置之任一個寫資料至該資料 目的地爲止。 5. —種儲存裝置,.用於缓衝從一資料源至一資料目的地傳 輸的資料,該儲存裝置包括: 至少第一及第二儲存位置,每一個位置儲存資料及一 相關位址於目的地; (請先閲讀背面之注意事項再,填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公釐) 六、申請專利範圍 裝置,用以僅比較一與輸入資料相關之第一資料目的 地位址與相關於儲存在該第一儲存位置之被儲存資料之 一第二資料目的地位址,該輸入資料係自該資料源傳 輸,該第一儲存位置較該第二儲存位置更近地已配置给 資料;以及 , 裝置’用於若第一及第二資料目的地位址一致,則.僅 窝入該輸入資料的有效A元至第一儲存位置,以代替儲 存於第一儲存位置之被儲存資料之位元。 6. 如申請專利範.圍第5項之儲存裝置,包括用於寫入在一 最早配置給資料的儲存位置中所有有效資料至目的地之 裝置。 . 7. 如申請專利範圍第6項之儲存裝置,其中該用於窝入至 目的地之裝置,包括用於保持該指標至最早配置給資料 的一儲存位置的裝置。 8. 如申請專利範圍第6項之儲存裝置,其中用於僅窝入輸 入資料的有效位元至該第一儲存位置的該裝置,係連續 寫入另外的輸入資料至該第一儲存位置,直到用於寫入 至目的地之該等裝置開始從該第一或第二儲存位置寫入 資料至目的地爲止。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再竣^-本頁) _ 9. 一種在一系統中用於緩衝從一資料源至目的地傳積的,資 料寫入之方法,該方法包括以下步驟: 儲存由資料源傳輸之第一及第二資料元件及一在目的 地相關之第一及第二位址,分別在一寫入緩衝器中的第 一及第二儲存位置之中,在該第一資料元件配置給該第 -2 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) 六、申請專利範圍 一儲存位置後,該第二資料被配置給該第二儲存位置'); 僅比較一與一第三資料元件相關之第三位址與該第二 位址;以及 如果第三位址與第二位址一致,則儲存該第三資料元 件,以代替該第二資料元件。 10. —種用於缓衝從一資料來源至資料目的地傳輸的資料之 方法,該方法包括以下步驟: 儲存一第一資料區塊在一缓衝器内之一第一儲存位置 中,該第一資料區塊包括第一資料及一第一目的地位 址,該缓衝器包括眾多儲存位置; 自該資料源傳輸一第二資料區塊,其包括第二資料及 一第二目的地位址用以在該資料目的地接收;. 僅比較該第二資料區塊的目的地位址與該第一資料區 塊的目的地位址該第一儲存位置係爲在該缓衝區内最近 配置給一資料區塊之儲存位置及 假如該第二資料區塊的該第二目的地位址與該第一資 料區塊的該第一目的地位址一致,則儲存該第二資料, 以代替該第一資料於該缓衝器中之第一儲存位置。 經济部中央標準局貞工消費合作社印製 (請先閲讀背面之注意事項再瑣寫本頁) _ 、11.如申請專利範圍第1 0項的方法,包括步驟有,辨識該第 二資料之一有效部分,並僅儲存該第二資料之有效部 分,以取代該第一資料之一相應部分,其中該第二資料 的有效部份及該第一資料之對應的部份,個別地被放置 在該第二及第一資料之中對應的位置。 12.如申請專利範圍第1 1項的方法,其中一有效性指示器辨 -3 - 本紙張;^度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央標準局負工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 識該第二資料的該等有效位元,及其中該儲存有效部份 的步驟包括以該_第二資料的該等.有效位元,覆蓋在該緩 衝器中一第一資料的對應位元。 13. 如申請專利範圍第1 1項的方法,其中一有效性指示器辨 識該第二資料的該有效位元组,及其中該儲存該有效部 份的步驟包括以該第二資料的該有效位元組,覆蓋在該 缓衝器中一第一資料的對應位元组。 14. 如申請專利範圍第1 0項的方法,其中該緩衝器包括第一 及第二儲存位置(storage lo cat i_o η),及其中讀第一資 料被儲存在該第一儲存位置中,該方法包括以下步骤: 假如該第二資料區塊的該第二目的地位址與該第一資料 區塊的該第一目的地位址不一致,則儲存該第二資料在 該第二儲存位置中。 15. 如申請專利範圍第1 0項的方法,其中該缓衝器包括多個 儲存位置,及其中該第一資料是被儲存在該缓衝器中的 唯一有放的資料,及被儲存在第一儲存位置'中,該方法 包括儲存該第二資料的有效部份在多個儲存位置之異於 該第一儲存位置的某一個中的步驟。 16. 如申請專利範圍第1 0項的方法,其中該第一資料區塊包 括一有效性指示器,此指示器用以辨識一第一資料的有 效部份,該方法尚包括以下步驟: 儲存該第一資料區塊的有效性指示器在該缓衝器中; 及 假如該第二資料區塊的該第二目的地位址與該第一資 -4 - 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) ---------1¾-- (請先閲讀背面之注意事項^續寫本頁) 、-β 經濟部中央#準局負工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 料區塊的該第一目的地位址一致,則以該第二資料區塊 的有效性指示器來更新該第一資料區塊的有效性指示 器,以便產生一有效性指示器,該有效性指示器辨識出 —該合併資料的有效部份。 17. 如申請專利範圍第16項的方法,包括傳輸—合併的資料 區塊之步驟,此區塊包括該合併的資科、—目的地位址 及該有效性指示器,該有效性指示器從該缓衝器至該資 料目的地之該合併資料的有效部份。 18. 如申請專利範圍第1 6項的方法,包括以下步驟:以該合 併的資料的該有效部份來覆蓋被儲存在該目的地位^^ 表示該合併的資料的該有效部份之資料的—部份,以便 產生已儲存的資料。 19. 如申請專利範圍第丨8項的方法,包括爲該已儲存的資 料’產生一錯誤更正碼的步驟Z 20. 如申請專利範圍第10項的方法,其中該資料目的地包括 —记憶體資源,及其中該第—及第二資料區塊的該等個 別的目的地位址是在該記憶蟑資源之中的位址。 21. —種缓衝器裝置,用於缓衝從—資料來源至該資料目的 地傳輸的資料及一在資料目的地處與其相關的目的地位 址,.該緩衝器裝置包括: 眾多儲存位置,包括一第一儲存位置,用以儲存第一 資料以及與該第一資料相關的一第一目的地位址,該第 一資料係爲最近指派給該眾多儲存位置之一妁資料; 一比較器,被耦合來接收與第二資料相關的—第二目 (請先閲讀背面之注意事項再资k·本頁) 訂 -5 -經濟部中央梯準局貝工消費合作社印製 A8 Βδ C8 D8 六、申請專利範圍 的地位址,並用來僅比較第一及第二目的地位址;及' 輸入電路,係被設計成假如該第二目的地位址和該第 一目的地.位址一致,則以該第二資料的一有效部彳分來覆 蓋被儲存在該儲存位置之中的該第一資料的一部份。 22.如申請專利範圍第2 1項的該缓衝器裝置,其中一第二有 效性指TF益辨識4亥弟二貧料的有效部扮,該輸入電路係 被用以利用該第二有效性指示器來辨識該第二資料的有 效部份。 -23.如申請專利範圍第22項的該缓衝器裝置,其中該輸入電 路係用以利用該第二有效性指示器來辨識該第二資料的 有效位元組。 24. 如申請專利範圍第2 1項的該缓衝器裝置,其中該缓衝器 包括另一儲存位置,其係用以儲存資料及與該資料相關 的一目的地位址,及其中若該第二目的地位址與該第一 目的地位址不一致,則該輸入電路係用以儲.存該第二資 料及該第二目的地位址在另一儲存位置中。 25. 如申請專利範圍第2 1項的該缓衝器裝置,其中該缓衝器 包括多個的儲存位置,及其中該第一資料是被儲存在該 缓衝器中唯一有效的資料,該輸入電路係用以儲存該第 二資料在多個儲存位置異於該第一資料被儲存的儲存位 置的某一個中。 26. 如申請專利範圍第22項的該緩衝器裝置,其中一第一有 效性指示器辨識該第一資料的一有效部份,該輸入電路 係用以當該第一資料的一部份以該第二資料的有效部份 -6 - 本紙張尺度適用中國國家標準(〇呢)八4規格(210父297公釐)_ ! I I "裝 訂 ~'_矣 (請先閲讀背面之注意事項再填寫本頁) . i 六、申請專利範圍 覆蓋時,利用該第二有效裎指示器來更新該第一有效性 指示器。 27. 如申請專利範圍第2 1項的該緩衝器裝置,包括分發電路 係用以從該缓衝器裝置傳輸該第一儲存位置的内容至該 資料目的地。 28. —種缓衝器裝置,用於缓衝從一資料來源至該資料目的 地傳輸的資料及一在資料目的地處與其相關的目的地位 址,該缓衝器裝置包括:.. 儲存裝置,用於儲存第一資料及一與第一資料相關的 一第一目_的地位址,_該第一資料係爲最近儲存於該儲存 裝置之資料; 比較裝置,被耦合來接收與第二資料相關的一第二目 的地位址,及用於僅比較該第一及第二目的地位址;及 輸入裝置,用於假如該第二目的地位址和該第一.目的 地位址一致,則以該第二資料的一有效部份來覆蓋被儲 存在該儲存位置之中的該第一資料的一部份。 經濟部中央揉準局貝工消費合作社印製 (請先閲讀背面之注意事項再埭寫本頁) 29. —種匯流排橋接器,係被設計成要被耦合在該第一及第 二匯流排之間,其中該匯流排橋接器是一電腦系統,該 匯流排橋接器包括一缓衝器裝置,用於缓衝在該第一匯 流排上從一資料來源傳輸的資料及在一資料目的地處與 其相關的目的地位址,用於在該第二匯流排上該資料目 的地處接收,該緩衝器裝置包括: 一儲存位置,用以儲存第一資料以及與第一資料相關 的一第一目的地位址,該第一資料係爲最近儲存於該儲 -7 - 本紙張Λ度適用中圉國家標準(CNS ) A4規格(210X297公釐) A8 B8 C8 D8 六、申請專利範圍 存位置之資料; 一比較器,被耦合來接收與第二資料相關的一第二目 的地位址.,及僅比較該第一及第二目的地位址;及 輸入電路·,係被設計成假如該第二目的地位址和該第 一目的地位址一致,則以該第二資料的一有效部份來覆 蓋被儲存在該儲存位置之中的該第一資料的一部份。 —^-- C (請先閏讀背面之注意事項再琴寫本頁) 、π i 經濟部中央橾準局貝工消費合作社印製 -8 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/579,414 US5809228A (en) | 1995-12-27 | 1995-12-27 | Method and apparatus for combining multiple writes to a memory resource utilizing a write buffer |
Publications (1)
Publication Number | Publication Date |
---|---|
TW378293B true TW378293B (en) | 2000-01-01 |
Family
ID=24316802
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW085110216A TW378293B (en) | 1995-12-27 | 1996-08-21 | Method and apparatus for combining multiple writes to a memory |
Country Status (6)
Country | Link |
---|---|
US (1) | US5809228A (zh) |
EP (1) | EP0812428A4 (zh) |
JP (1) | JPH11502656A (zh) |
AU (1) | AU6456896A (zh) |
TW (1) | TW378293B (zh) |
WO (1) | WO1997024623A1 (zh) |
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- 1996-07-17 JP JP9504626A patent/JPH11502656A/ja active Pending
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Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |