TW321803B - - Google Patents
Download PDFInfo
- Publication number
- TW321803B TW321803B TW083110510A TW83110510A TW321803B TW 321803 B TW321803 B TW 321803B TW 083110510 A TW083110510 A TW 083110510A TW 83110510 A TW83110510 A TW 83110510A TW 321803 B TW321803 B TW 321803B
- Authority
- TW
- Taiwan
- Prior art keywords
- state
- logic
- preset
- control
- output
- Prior art date
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
A7 B7 ^21803 五、發明説明(1 ) 技術領域: (請先閲讀背面之注意事項再填寫本頁) 本發明大體而言係關於使用在積體電路中的緩衝器, 確切而言,是針對一個在積體電路及匯流排間傳送資料的 可程式提升緩衝器。 發明背景: 在一個系統中,若多個元件共用一個匯流排時,在匯 流排不被元件驅動時,我們希望這個匯流排回復到邏輯高 態,各元件一般而言包含與緩衝器配合使用的提升電晶體 以使匯流排提升到邏輯高態,當資料未被驅動傳至匯流排 時,將匯流排維持在高態的作法可避免不必要的浮接輸入 ,因爲這種浮接輸入會消耗電力並且使得與匯流排相接的 元件易受雜訊千擾,當一個驅動資料且送入匯流排的下一 個元件啓動時,匯流排的初始狀態是已知的,再者,啓動 的元件必須承受匯流排上所有其他元件的提升電流,因此 需要汲取大量的電流,汲取電流需要時間,這將延緩匯流 排的操作並且消耗不必要的電力。 經濟部中央樣準局貝工消費合作社印製 發明概要: 根據本發明的實例,積體電路包含一個緩衝器,此緩 衝器包含一個輸出驅動器,用以接收資料或將放置在匯流 排中的資料傳送到一個输出節點,這緩衝器亦包含一個與 输出節點相連的提升控制元件,這個控制元件可在二種狀 態中切換,第1種狀態是將輸出節點連接至預設的邏輯準 各紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) -4 - A7 ______B7 _____ 五、發明説明(2 ) 位,而第2狀態是不把輸出節點連接至預設的邏輯準位 控制邏輯接收第1及第2邏輯信號以控制控制元件的狀態 ’若第2邏輯信號係處於第1預設邏輯準位,第1邏輯信 號可在第1預設狀態時將控制元件切換爲開態,而在第2 預設狀態時切換爲關態,處於第2預設邏輯準位的第2邏 辑信號不管第1邏輯信號的控制,並使得控制元件維持在 第2狀態。 附圖之簡述: 圖1係根據本發明的實例,顯示一個緩衝器的電路圖 圖2顯示一系統的電路圖,此系統具有若干個與匯流 排相接的積體電路;以及 圖3顯示一個緩衝器實例的電路圖。 詳述: 經濟部中央樣隼局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 根據本發明之實例,圖1中的電路圖顯示一個雙向緩 衝器1 0,亦即一個輸入/輸出緩衝器,緩衝器1 〇是積 體電路5 0的一部份,其所提供的緩衝係針對尙仍存在於 積體電路中且即將送出積體電路的資料,或是在積體電路 外即將傳入積體電路的資料。 緩衝器10包含可接收兩邏輯準位控制信號EN及 PUC的非或閘(NOR) 12,非或閘12的輸出亦被 連接以提供输入給反相器1 4,反相器1 4的輸出連接至 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明(3 ) 控制元件1 6的一個電極,控制元件1 6顯示出一個P通 道電晶體,MPU配合一個連接此閘的反相器1 4,電晶 體Μ P U的源極和汲極係連接在輸入驅動器1 8的VDD和 輸入節點2 8之間,其中一個邏輯準位控制信號E N亦提 供一個輸入給輸出驅動器2 0。 輸出驅動器2 0在輸入節點2 2接收資料,以便傳輸 給输出節點2 4,這些資料是以一串列高或低態邏輯準位 的型式存在,輸出節點2 4與一個襯墊(未顯示)相接, 而此襯墊再接到稹體電路包裝的一個接腳(未顯示),藉 著將出現在輸入節點2 2的資料自輸入節點2 2傳送至輸 出節點2 4,資料將送出積體電路且傳給一個匯流排,例 如圖2中的匯流排2 6 · 輸出節點2 4透過電阻R 2及R 3連接到輸入驅動器 1 8的輸入節點2 8,輸入驅動器1 8自匯流排中取得資 料,暫存這個資料,並在輸出節點3 0處將資料提供給積 體電路內使用。 輸出驅動器2 0包括P通道電晶體MP1 ,MP2, MP3,MP4及MP5,以及N通道電晶體MN1 , MN2,MN3,MN4 及MN5,電晶體MP2 及 MN 2係在電源V DD和參考電壓,例如接地間相連,電晶 體MP 2的源極接到電源VDD,電晶體MP 2的汲極則連 接至電晶體MN 2的源極且定義爲節點N 9 ,而電晶體 MN 2的汲極則接至參考電壓3 2,電晶體MP 2及 MN 2各有一個與非或閘1 2輸入相接的閘極,以接收控 本紙張尺度適用中國國家梯準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂 A7 B7 經濟部中央標準局貝工消费合作杜印裝 五、發明説明( 4 ) 1 | 制信 號Ε Ν 〇 1 1 電晶體 Μ Ρ 3 ,Μ Ρ 4 9 Μ Ν 4 及 Μ Ν 3 則 在 電 源 1 1 V DI >和參考 電 壓 3 2之 間 相 連 接 9 電 晶 體 Μ Ρ 3 的 源 極 接 1 | 請 1 I 至電 源V > # 電 晶 體Μ Ρ 3 的 汲 極 則 與 Ν 5 的 Μ Ρ 4 和 先 閲 1 I Μ Ν 4電晶 體 的 源 極相 接 > 該 處 定 義 爲 節 點 Ν 5 » 電 晶 體 讀 背 Sr 1 | Μ Ρ 4及Μ Ν 4 兩 者的 汲 極 與 電 晶 體 Μ Ν 3 的 源 極相 接 » i 1 1 I 此處 定義爲 節 點 Ν 6, 電 晶 體 Μ Ν 3 的 汲 極 與 參 考 電 壓 事 項 1 1 3 2 相連, 電 晶 體 Μ Ρ 3 及 Μ Ν 4 各 具 有 — 個 閘 極 與 非 或 丹 填 % 本 装 閘1 2的輸 入 相 連 ,以 接 收 控 制 信 號 Ε Ν 電 晶 體 lux. Μ Ρ 4 頁 1 1 和Μ Ν 3和 具 有 一 個與 節 點 Ν 9 相 連 的 閘 極 .〇 1 I 電晶體 Μ Ρ 5 和Μ Ν 5 在 電 源 V D D 和 參 考 電 壓 3 2 間 1 I 連接 著,輸 出 電 晶 體Μ Ρ 5 的 源 極 與 電 源 V D D 相 接 ,電 1 訂 | 阻R 1係連 接 在 输 出電 晶 體 Μ Ρ 5 的 汲 極 和 輸 出 節 點 2 4 I 1 I 之間 ,輸出 電 晶 體 Μ Ρ 5 的 閘 極 連 接 至 節 點 Ν 5 電 阻 1 1 R 2 則連接 在輸 出 節點 2 4 和 输 出 電 晶 體 Μ Ν 5 的 源 極 之 1 1 間, 節點3 4 係 定 義在 電 阻 R 2 和 輸 出 電 晶 體 Μ N 5 的 相 1 接處 ,輸出 電 晶 體 Μ Ν 5 的 汲 極 則 接 至 參 考 電 壓 3 2 9 輸 1 入電 晶體Μ 5 的 閘 極則 與 節 點 Ν 6 相 連 > 電 阻 R 3 則 連 接 f I 在節 點3 4 和 2 8 之間 9 電 阻 R 1 和 R 2 是 阻 抗 匹 配 電 阻 1 1 » —* 般是在 3 0 歐 姆的 範 圍 、 與 5 0 歐 姆 的 匯 流 排 相 匹 配 1 1 ,電 阻R 3 > 一 般 而言 是 在 1 0 0 0 歐 姆 的 範 圍 ♦ 以 供 靜 1 1 電防 護之用 1 I 電晶體 Μ Ρ 1 的源 極 與 電 源 V D D 相 接 且 Μ Ρ 1 電 晶 體 1 | 的汲 極與節 點 Ν 5 相接 > 電 晶 體 Μ N 1 的 源 極 接 至 節 點 Ν 1 1 本紙張尺度適用中國國家標準(CNS ) Μ规格(210X297公釐) -7 經濟部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明(5 ) 6,而電晶體Μ N 1的汲極則與參考電壓3 2相接,電晶 體ΜΡ 1和ΜΝ 1的閘極相接在一起且與輸入節點2 2相 連。 緩衝器動作時,當P U C爲邏輯低態且Ε Ν爲邏輯低 態時,非或閘1 2的輸出爲邏輯高態,反相器1 4的輸出 爲邏輯低態且提升電晶體MPU被開啓,因爲ΕΝ成爲邏 輯低態,電晶體Μ Ρ 2及ΜΡ 3是在通導狀態,而電晶體 ΜΝ 2及ΜΝ4是在關閉狀態,節點Ν 9維持在高態,進 而將電晶體MP4關閉且打開電晶體ΜΝ 3,由於電晶體 ΜΝ 3被開啓,使得Ν 5被驅動成高態,也因此將電晶體 ΜΡ 5關閉並將節點Ν 6驅動至一個邏輯低態,進而關閉 電晶體ΜΝ 5,因爲輸出電晶體ΜΝ 5和ΜΡ 5兩者被關 閉,使得輸成處於第三態的狀況,提升電阻MP U進入開 啓狀態並提升節點2 4,連同襯墊至高態。 當Ε Ν轉爲高態,此即發生在元件已取得控制並驅動 匯流排,P U C仍維持在低態,非或閘1 2的輸出爲低態 ,反相器14的的輸出爲高態且提升電晶體MPU被關閉 ,如此輸出驅動器2 0可以不浪費內部電力的情況下驅動 匯流排,因爲Ε Ν爲高態,電晶體Μ Ρ 2及Μ Ρ 3則進入 關閉狀態,且電晶體ΜΝ2及ΜΝ4是在導通狀態,節點 Ν 9維持在低態,並進而開啓電晶體ΜΡ 4且關閉電晶體 ΜΝ3,電晶體ΜΝ3的關閉使得節點Ν5和Ν6短路在 —起,電晶體ΜΡ 1及ΜΝ 1兩者的工作可視爲第1個反 相器以將節點2 2處输入的資料反相*電晶體ΜΡ 5和 本紙張尺度通用中國國家標準(CNS ) Α4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) :衣- 訂 8 A7 321803 B7 五、發明説明(6 ) ---------^------ (請先閲讀背面之注意事項再填寫本頁) MP 6結合起來則可視爲第2個反相器,第2次將節點 2 2處輸入的資料反相,且在輸出節點2 4處,將資料回 復至原先的狀態,提升電晶體MP U的關閉使得輸出驅動 器2 0可以在不浪費內部電力的狀況下驅動匯流排。 當控制移轉至另一個積體電路,例如圖2中的5 1, 52,53或54,來驅動匯流排時,PUC維持在高態 ,非或閘1 2的输出爲低態,反相器1 4的輸出爲高態* 而提升電晶體MP U則被關閉,如此無需使用另一個驅動 .匯流排的積體電路自這個積體電路或其他此類元件的電晶 體Μ P U處汲取電流,以此方式,控制信號P U C具有較 控制信號Ε Ν更高的優先權來驅動提升電晶體MP U至關 閉狀態或者將提升電晶體MP U維持在關閉狀態。 經濟部中央樣準局貝工消費合作社印製
本發明中的實例特別適用於圖2中具有多個與匯流排 26相連之積體電路50,51,52 * 53及54的系 統中,這些積體電路可以是微處理機,微控制器或數位信 號處理器,以系統的層次而言,若存在一個已將資料驅動 至匯流排2 6的積體電路,例如稹體電路5 0,不再驅動 資料至匯流排,則提升的控制則被允許移轉至另一個正在 驅動匯流排的積體電路,移動提升控制權至另一個積體電 路的完成是藉由積體電路5 0停止驅動匯流排的同時或若 干毫秒後,在積體電路5 0中關閉電晶體MP U,藉由控 制信號PUC轉爲高態,可以關閉電晶體MPU,藉由寫 入稹體電路5 0中的暫存器,可達成PUC之可程式化功 能,在暫存器寫入動作結束後的一段時間可以改變P U C 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) 9 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(7 ) ’例如緊接著將資料寫入匯流排2 6,執行了一預定數目 的程式碼之後。 圖3顯示的是另一個實例緩衝器1 〇 /的電路圖,其 中,來自積體電路5 0 >內部或外部的邏輯準位控制信號 係用以控制電晶體MP U,這個邏輯準位控制信號係提供 給或閘8作爲輸入6,而邏輯準位控制信號EN則提供給 或閘8作爲另一個输入,或閘8输出的連接處是圖1中 E N的連接處,如同送入非或閘1 2的輸入以及輸出驅動 器2 0的輸入,由於加入3或閘8,積體電路5 0 >的另 一個控制信號或來自積體電路5 0 /外部的控制信號可以 將電晶體MPU關閉,‘稹體電路5 0 >外部的控制信號可 透過一個接腳或中斷送入積體電路5 0 —中。 雖然在本發明實例中所使用的是P通道電晶體以及η 通道電晶體,且是由邏輯高低態信號來切換它們的開態或 關態,精通本技術領域的人士可設計出功能相同,但邏輯 狀態與本實例不同的電路。 雖然以上說明的發明實例係應用在積體電路和匯流排 排間資料傳輸的緩衝器,本發明亦可適用於僅爲輸出的緩 衝器,再者,對於因爲整合的程度提高,亦即愈來愈多的 電路功能將製作在單一晶片中,所有或部份匯流排將如同 緩衝器一般存在於同一晶片的情形亦靥本發明的範圍。 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公釐) (請先閲讀背面之注意事項再填寫本頁) 衣. 訂
Claims (1)
- A8 B8 C8 ^ D8 々、申請專利範圍 1.—種具有緩衝器的積體電路(50),此緩衝器 包含一個具有輸入節點(22)的輸出驅動器(20), 在這個節點(2 2 )之處資料被接收,該輸出驅動器( 20)亦包含一個輸出節點(24),在此處資料被輸出 ,該輸出驅動器(2 0 )用以接收資料以及用以將資料傳 給輸出節點(24)並放置在匯流排(26),該緩衝器 亦具有一個與輸出節點(2 4 )相連的提升控制元件( MPU),此緩衝器的特徵爲: 該控制元件(MPU)可以在第一狀態及第二狀態中 切換,所謂第一狀態是指將輸出節點(2 4 )連接到一個 預設的邏輯準位,而第二狀態是指不將輸出節點(2 4 ) 連接到一個預設的邏輯準位;以及 經濟部中央標準局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 控制邏輯電路(12,14)連接至提升控制元件( MPU),以便接收第一(EN)及第二,(PUC)邏輯 信號,進而控制控制元件(MPU)的狀態,如果第二邏 輯信號(PUC)是位於第一預設準位,則第一邏,輯信號 (EN)可將控制元件(MPU)切換至第一狀態,若是 在第二預設狀態,則切換至第二狀態,處於第二預設準位 的第二邏輯信號(PUC)將不管第一邏輯信號(EN) 的控制,而將控制元件(MP U )維持在上述的第二狀態 中,而在此處,不管是第一或第二邏輯信號均能將控制元 件(MPU)切換至上述的第二狀態,而此時第二邏輯信 號(PUC)的優先權是超過第一邏輯信號(EN)的控 制。 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公釐) 11 - 經濟部中央標準局貝工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 2. 如申請專利範圍第1項中的積體電路,其特徵爲 提升控制元件(MP U )是一個電晶體。 3. 如申請專利範圍第1項中的積體電路,其特徵爲 預設的邏輯準位爲邏輯高態。 4. 如申請專利範圍第1項中的積體電路,其特徵爲 第一預設狀態爲邏輯低態》 5. 如申請專利範圍第1項中的積體電路,其特徵爲 第二預設狀態爲邏辑高態。 6·—種具有緩衝器的積體電路(50),此/緩衝器 包括輸出驅動器(20),輸入驅動器(18),輸出埠 (3 0)以及提升控制元件(MPU),輸出驅動器( 2 0 )包括一個接收資料的輸入節點(2 2 )以及一個輸 出資料的輸出節點(24),道個輸出驅動器(20)用 以接收資料且將傳給輸出節點(2 4 )的資料放置在匯流 排(26)中,輸入驅動器(1 8)用以接收來自输出節 點(2 4 )的資料,輸入驅動器(1 8 )具有一個與輸出 節點(24)相連的輸入埠(28),输出埠(30)用 以輸出資料,而提升控制元件(MPU)則與輸出節點( 24)相連,此緩衝器的特徵爲: 控制元件(MPU)能在第一狀態和第二狀態中切換 ’第一狀態係指將輸出節點(2 4 )連接到一個預設的邏 辑準位,而第二狀態是指不將輸出節點(2 〇 )連接到預 設的邏輯準位;以及 與控制元件(MPU)相連的控制邏輯電路(1 2, 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -12 - II- I I - I HI m· I In 1 - n --=:ί I (請先閱讀背面之注意事項再填寫本頁) 訂 申請專利範圍 14),其用以 接收第一(EN)及第 信號以控制控制元件(MPU)的狀態 (PUC)處於第一預設準位,則第一 可以將控制元件 (Μ P U ) 狀態,若處於第二預設狀 第二邏德信 第二預 號(Ε 狀態中 輯信號 邏輯信 的控制 7 提升控 8 預設的 9 第一預 設準位的 Ν )的控 ,在此處 可以將控 號(P U 〇 .如申請 制元件( .如申請 邏輯準位 .如申請 設狀態是 0 ·如申 切換至位於 態,則切換 號(P U C 制,而將控制元件(Μ 不管是第一(ΕΝ)或 制元件(Μ P U )切換 C)的優先權超過第一 二(P U C )邏輯 >若第二邏辑信號 邏輯信號(Ε Ν ) 第一預設狀態的第 至第二狀態,處於 )不管第一邏輯信 P U )維持在第二 第二(P U C )邏 至第二狀態,第二 邏輯信號(Ε Ν ) (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 1 爲第二預設狀態 1 1 —種 器包括輸出驅動 输出驅動器(2 )和一個輸出資 2 0 )用以接收 專利範圍第6項中的稹體電路,其特徵爲 MPU)是一個電晶體。 專利範圔第6項中的積體電路,其特徵爲 是邏輯高態。 專利範圍第6項中的積體電路,其特徵爲 邏輯低態。 請專利範圍第6項中的積體電路,其特徵 爲邏輯高態。 具有緩衝器的積體電路(50),此緩衝 器(20)和提升控制元件(MPU), 〇 )具有一個接收資料的输入節點(2 2 點(24),此輸出驅動器( 放置在匯流排(2 6 )中的資 料的輸出節 資料以及將 本紙張尺度適用中國國家榇準(CNS)A4規格( 210X297公釐)_ 13 - 六、申請專利範圍 料傳至輸出節點(24),而提升控制元件(MPU)則 連接至輸出節點(24),此緩衝器的特徵爲: 控制元件(Μ P U )可以在第一狀態和第二狀態間切 換,第一狀態係指將輸出節點(2 4 )連接到一個預設的 邏輯準位,以及 經濟部中央標準局舅工消費合作社印製 (請先聞讀背面之注意事項再填寫本頁) 一個控制邏輯電路(8,1 2,1 4)連接到提升控 制元件,以接收第一(ΕΝ),第二(PUC)及第三( 6 )邏輯信號,並進而控制控制元件的狀態,若第二邏輯 信號(PUC)處於第1預設準位時,第一(ΕΝ)或第 •三(6 )邏輯信號可將控制元件切換至第一狀態’此時第 一(ΕΝ)或第三(6 )邏輯信號是處於第一預設狀態, 而當第一(ΕΝ)或第三(6)邏輯信號是處於第二預設 狀態,則切換至第二狀態,處於第二邏輯準位的第二邏輯 信號(PUC)將不管第二(ΕΝ)及三(6 )邏輯信號 的控制,而將控制元件維持在上述之第二狀態’此處任何 第一(ΕΝ),第二(PUC)或第三(6)邏輯信號能 夠將控制元件切換至第二狀態,此時第二邏輯信號( PUC)的優先權是大於第一(ΕΝ)及第三(6)邏輯 信號的控制。 1 2 .如申請專利範圍第1 1項中的積體電路’其特 徵爲提升控制元件(MPU)是一個電晶體。 1 3 .如申請專利範圍第1 1項中的積體電路,其特 徵爲預設邏輯準位爲邏輯髙態。 1 4 .如申請專利範圍第1 1項中的積體電路’其特 本紙張尺度適用中國國家標準(CNS)A4規格( 210X297公釐> _ 14 - 321803 is C8 D8 六、申請專利範圍 徵爲第一預設狀態爲邏輯低態。 1 5 .如申請專利範圍第1 1項中的積體電路,其特 徵爲第二預設狀態爲邏輯髙態。 經濟部中央標準局員工消費合作社印製 ^-- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4現格(210X297公釐)_
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/329,028 US5450356A (en) | 1994-10-25 | 1994-10-25 | Programmable pull-up buffer |
Publications (1)
Publication Number | Publication Date |
---|---|
TW321803B true TW321803B (zh) | 1997-12-01 |
Family
ID=23283554
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW083110510A TW321803B (zh) | 1994-10-25 | 1994-11-14 |
Country Status (7)
Country | Link |
---|---|
US (1) | US5450356A (zh) |
EP (1) | EP0709964B1 (zh) |
JP (1) | JPH08263185A (zh) |
KR (1) | KR960015911A (zh) |
CN (1) | CN1129863A (zh) |
DE (1) | DE69507425T2 (zh) |
TW (1) | TW321803B (zh) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09510586A (ja) * | 1994-03-24 | 1997-10-21 | シーメンス アクチエンゲゼルシヤフト | クロック振幅の低減された低損失集積回路 |
JPH0879047A (ja) * | 1994-09-02 | 1996-03-22 | Toshiba Microelectron Corp | 半導体集積回路およびその製造方法 |
KR960043524A (ko) * | 1995-05-23 | 1996-12-23 | 홍-치우 후 | 출력 버퍼링 장치 |
US5619153A (en) * | 1995-06-28 | 1997-04-08 | Hal Computer Systems, Inc. | Fast swing-limited pullup circuit |
KR970055534A (ko) * | 1995-12-01 | 1997-07-31 | 데이빗 엘. 스미쓰 | 제어되는 전이 시간 구동 회로를 포함한 집적 회로 |
US5939923A (en) * | 1995-12-27 | 1999-08-17 | Texas Instruments Incorporated | Selectable low power signal line and method of operation |
US6198325B1 (en) | 1997-06-27 | 2001-03-06 | Sun Microsystems, Inc. | Differencing non-overlapped dual-output amplifier circuit |
DE19823477A1 (de) * | 1998-05-26 | 1999-05-20 | Siemens Ag | Inverterschaltung |
EP0982665A3 (en) * | 1998-08-21 | 2004-02-04 | Matsushita Electronics Corporation | A bus system and a master device that stabilizes bus electric potential during non-access periods |
US6141263A (en) * | 1999-03-01 | 2000-10-31 | Micron Technology, Inc. | Circuit and method for a high data transfer rate output driver |
US7369912B2 (en) * | 2003-05-29 | 2008-05-06 | Fisher-Rosemount Systems, Inc. | Batch execution engine with independent batch execution processes |
US8098097B2 (en) * | 2009-12-23 | 2012-01-17 | Honeywell International Inc. | Radio frequency buffer |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4789967A (en) * | 1986-09-16 | 1988-12-06 | Advanced Micro Devices, Inc. | Random access memory device with block reset |
US4961168A (en) * | 1987-02-24 | 1990-10-02 | Texas Instruments Incorporated | Bipolar-CMOS static random access memory device with bit line bias control |
US4855623A (en) * | 1987-11-05 | 1989-08-08 | Texas Instruments Incorporated | Output buffer having programmable drive current |
US5293082A (en) * | 1988-06-21 | 1994-03-08 | Western Digital Corporation | Output driver for reducing transient noise in integrated circuits |
US4880997A (en) * | 1988-08-18 | 1989-11-14 | Ncr Corporation | Low noise output buffer circuit |
JPH0777345B2 (ja) * | 1988-11-04 | 1995-08-16 | 三菱電機株式会社 | 半導体装置 |
US5239237A (en) * | 1990-02-14 | 1993-08-24 | Zilog, Inc. | Control circuit having outputs with differing rise and fall times |
US5144165A (en) * | 1990-12-14 | 1992-09-01 | International Business Machines Corporation | CMOS off-chip driver circuits |
US5206545A (en) * | 1991-02-05 | 1993-04-27 | Vlsi Technology, Inc. | Method and apparatus for providing output contention relief for digital buffers |
KR920018591A (ko) * | 1991-03-13 | 1992-10-22 | 제임스 에이취. 폭스 | 저파워 버스를 구비한 마이크로프로세서 |
US5276364A (en) * | 1991-12-13 | 1994-01-04 | Texas Instruments Incorporated | BiCMOS bus interface output driver compatible with a mixed voltage system environment |
JPH05181982A (ja) * | 1991-12-27 | 1993-07-23 | Nec Eng Ltd | 大規模集積回路装置 |
KR950012019B1 (ko) * | 1992-10-02 | 1995-10-13 | 삼성전자주식회사 | 반도체메모리장치의 데이타출력버퍼 |
US5359240A (en) * | 1993-01-25 | 1994-10-25 | National Semiconductor Corporation | Low power digital signal buffer circuit |
US5331593A (en) * | 1993-03-03 | 1994-07-19 | Micron Semiconductor, Inc. | Read circuit for accessing dynamic random access memories (DRAMS) |
-
1994
- 1994-10-25 US US08/329,028 patent/US5450356A/en not_active Expired - Lifetime
- 1994-11-14 TW TW083110510A patent/TW321803B/zh not_active IP Right Cessation
-
1995
- 1995-10-24 EP EP95307530A patent/EP0709964B1/en not_active Expired - Lifetime
- 1995-10-24 KR KR1019950036743A patent/KR960015911A/ko not_active Application Discontinuation
- 1995-10-24 CN CN95117644A patent/CN1129863A/zh active Pending
- 1995-10-24 DE DE69507425T patent/DE69507425T2/de not_active Expired - Lifetime
- 1995-10-25 JP JP7277302A patent/JPH08263185A/ja not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
KR960015911A (ko) | 1996-05-22 |
DE69507425T2 (de) | 1999-07-15 |
CN1129863A (zh) | 1996-08-28 |
JPH08263185A (ja) | 1996-10-11 |
DE69507425D1 (de) | 1999-03-04 |
EP0709964A1 (en) | 1996-05-01 |
EP0709964B1 (en) | 1999-01-20 |
US5450356A (en) | 1995-09-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6323704B1 (en) | Multiple voltage compatible I/O buffer | |
US5311083A (en) | Very low voltage inter-chip CMOS logic signaling for large numbers of high-speed output lines each associated with large capacitive loads | |
TW321803B (zh) | ||
EP0163305B1 (en) | Cmos type input-output circuit | |
EP0266919A2 (en) | Integrated circuit output buffer | |
TW453031B (en) | Active undershoot hardened fet switch | |
US6674304B1 (en) | Output buffer circuit and method of operation | |
US5973511A (en) | Voltage tolerant input/output buffer | |
JP2006279914A (ja) | 集積回路用の高速かつ低電力の入力バッファ | |
US6218863B1 (en) | Dual mode input/output interface circuit | |
TW518827B (en) | Bus hold circuit with overvoltage tolerance | |
US5999021A (en) | Pad signal detecting circuit in a semiconductor device for detecting a reference voltage in a high-speed interface | |
JP2968653B2 (ja) | 出力回路 | |
EP2137819A1 (en) | Device for transforming input signals in output signals with different voltage ranges | |
TW494358B (en) | Microcomputer | |
US7474124B2 (en) | Electronic circuit for maintaining and controlling data bus state | |
US5801558A (en) | Controlled transition time driver circuit | |
US5969540A (en) | Three-level detector without standby current | |
TW432681B (en) | Input buffer of semiconductor device | |
US6236234B1 (en) | High-speed low-power consumption interface circuit | |
JP4153396B2 (ja) | 半導体装置の入出力回路 | |
US5880606A (en) | Programmable driver circuit for multi-source buses | |
EP1088276B1 (en) | Interface module with protection circuit and method of protecting an interface | |
US5969541A (en) | Current inhibiting I/O buffer having a 5 volt tolerant input and method of inhibiting current | |
KR20100133610A (ko) | 전압 레벨 시프터 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MK4A | Expiration of patent term of an invention patent |