TW317015B - - Google Patents

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317015 A7 B7 經濟部中央棋準局貞工消费合作社印51 五、發明説明（i) 發明之領域 本發明係闞於半導體裝置製造及處理，尤指MOS装置之快 速熱退火處理。 發明之背景 MOS技術依比例縮小至次四分之一微米閘長度時，快速熱 處理（rapid thermal processing,略作RTP)變得日益重 要〇RTP之一種型式爲快速熱退火（rapid thermal anneal ，略作RTA),其可予以利用，俾達成低電阻率摻雜部位， 其爲藉植入所形成，並且其在此種高溫，短持績期間熱退 火步驟擴散最少之量。此種高溫，短持續期間熱退火步驟 一般爲在侧壁形成後，但在形成任何矽化物前，在植入高 度摻雜源/汲極部位後所進行。另外，RTA爲在植入砷供 源/汲極及汲極廷伸部份植入物之後進行，以供摻雜物活 化及減低nMOS裝置之反相-短-溝道效應。高溫除去植入物 引起之，空隙產生反相-短-溝道效應之減低，因而減少減低 溝道掺雜物（亦即nMOSFET中之硼）之空隙增強擴散。此外 ,RTA爲在植入砷供源/汲極以及汲極廷仲部份植入物後 進行，以供在高級M0SFET結構之低寄生源/汲極電阻所需 要之高坤劑量減低擴散。 雖然一般爲就nMOS裝置利用RTP,但就pMOS裝置使用RTA ，則很不常見。因此，本發明之目的爲在随後之低溫步驟 減少硼或硼及氟化物组合所形成之pMOS高度摻雜汲極 (highly doped drain,略稱HDD)結構之增強擴散。另外， 本發明之目的爲減少自pMOSFET閘通過閘绝緣體之硼類之 本紙張尺度適用中國困家標率（CNS >八4規格（2丨0X297公釐） (請先閲讀背面之注$項再填寫本頁) -裝- A7 B7 317015 五、發明説明（2) 擴散，同時除去橫向不均勻性。 發明之概述 在本發明一種實施例，利用RTA供pMOS結構，其具有高 度摻雜汲極廷伸部份（HDD部位），俾在随後之低溫處理步 驟（諸如低溫側壁處理步驟）除去空陈增強硼尾部擴散。此 種尾部擴散導致增加之溝道抗摻雜及分級接頭，二者均導 致不良之pMOS性能（随減少閑長度而有較低之驅動電流及 增加之V衰減）。在本發明之另一實施例，利用RTA供具有 閘摻雜物之pMOS結構，俾在随後之閘蝕刻期間除去閘蝕刻 橫向不均句性，但此實施例之方法將不會導致自閘通過下 面绝緣層之增強閘摻雜物擴散。 本發明之一種實施例爲一種同時製造pMOS裝置及nMOS裝 置之方法，該方法包含下列步驟：提供一第一電導型並有 一表面之基片，該基片有一pMOS裝置部位及一nMOS裝置部 位；形成一導電層绝緣配置基片上；以第一電導型摻雜物 摻雄輿pMOS裝置對應之導電層之一部份，並以輿第一電導 型相反之第二電導型摻雜物摻雜對應於nMOS裝置之導電層 ;進行第一快速熱退火處理，俾重新分配摻雜物，而無掺 雜物實際滲入基片或混雜；蝕刻導電層之數部分，俾形成 一供nMOS裝置之閑結構及一供PM0S裝置之閘結構，每一閘 結構有一頂部及數側面；在每一閘結構的頂部及側面形成 一第一絶緣層；在基片表面在nMOS裝置部位植入第二電導 型摻雜物，並與位於nMOS閘結構之第一絶緣廣對準，俾形 成供nMOS裝置之源/汲極延伸部份；進行第二快速熱退火 本紙張尺度逍用中國國家揉準（CNS ) A4規格（2丨0X297公釐） (請先閲讀背面之注項再填寫本頁} 裝-
*1T 經濟部中央樣準局貝工消费合作社印装 經濟部中央揉準局貞工消费合作社印装 A7 _B7 五、發明説明（3 ) 處理；在第一绝緣層形成第二絶緣層；在基片表面在pMOS 裝置部位植入第一電導型摻雜物，並與位於pMOS閘結構之 第二絶緣層對準，俾形成供pMOS裝置之源/汲極廷伸部份 ;以及進行第三快速熱退火處理，俾在随後之低溫處理步 驟減少植入物損壌並減低摻雜物之瞬時增強擴散。較佳爲 ，第一快速熱退火處理爲使M0S裝置經歷大約900至1〇〇〇·〇 約5至60秒❶形成第一絶緣層之步驟較佳爲包含使pM〇S装 置及nMOS裝Ϊ經歷快速熱成長處理，其包括使pM〇s及nMOS 裝Ϊ在氧化環境經歷大約950至10501C約10至30秒。第二 快速熱退火處理較佳爲使M0S裝置經歷大约900至1〇〇〇·〇约 10至30秒所完成。而第三怏速熱退火處理較佳爲使n〇s裝 置經歷大約800至10001C約5至45秒所完成。較佳爲，第 一電導型爲P-型，而第二電導型爲η-型。 本發明之另一實施例爲一種製造M0S裝置之方法，該方 法包含，下列步驟：提供一基片，一第一t導型並有一表面 之基片；形成一導電層絶緣配置在基片上；摻雜導電廣之 一部份；進行第一快速熱退火處理，俾重新分配摻雜物， 而無捧雜物實際滲入基片；蚀刻導電層之數部分，俾形成 一閘結構，該閘結構有一頂部及數側面；使M0S裝置經歷 快速熱成長處理，藉以在閘結構之頂部及側面形成一絶緣 層；在基片表面植入摻雜物，並與閘結構對準，俾形成源 /汲極廷伸部份；進行第二快速熱退火處理，俾在随後之 低溫處理步驟減少植入物損壤並減低摻雜物之瞬時増強擴 散。較佳爲，第一快速熱退火處理爲使M〇S裝置經歷大約 本紙張尺度適用中國國家榡率（CNS ) A4規格（210X297公釐） ^ ·裝— I 訂 ^ ^ (請先閲讀背面之注意事項再填寫本頁} ~~ 1 ~~ |—| ' ~~ 1 ~~ |—| ' 經濟部中央標準局貝工消费合作社印装 317015 A7 B7 五、發明説明（4 ) 900至 1000eC 約 5 至60秒。 本發明之另一實施例爲一種同時製造pM〇S裝置及nMOS裝 置之方法，該方法包含下列步驟：提供一第一電導型並有 一表面之基片，該基片有一pMOS裝置部位及一nMOS裝置部 位；形成一導電層絶緣配置在基片上；以第一電導型摻雜 物摻雜輿pMOS裝置對應之導電層之一部份，並以與第一電 導型相反之第二電導型摻雜物摻雜對應於nM0S裝置之導電 層之一部份；進行第一快速熱退火處理，俾重新分配摻雜 物，而無摻雜物實際滲入基片或混雜；蝕刻導電層之數部 分，俾形成一供nMOS裝S之閑結構及一供淖(^裝籯之閘結 構，每一閘結構有一頂部及數側面；在每一閘結構之頂部 及側面形成一第一絶緣層；在基片表面在nMOS裝置部位植 入第二電導型摻雜物，並輿位於nMOS閘結構之第一绝緣層 對準，俾形成供nMOS裝置之源/汲極廷伸部份；在基片表 面在pMQS裝置部位植入第一電導型摻雜物，並輿位於pM〇S 閘結構之第一绝緣層對準，俾形成供pM0S裝置之源/汲極 延伸部份；以及進行第二快速熱退火處理，俾在随後之低 溫處理步驟減少植入物損壤並減低摻雜物之瞬時增強擴散 。較佳爲，形成第一絶緣層之步驟包含使pMOS裝置及nMOS 裝置經歷快速熱增長處理。 附圈之簡要説明 圈1-7爲本發明之二半導髏裝置之剖面圈，其爲使用 本發明之方法所製成。圈1 - 7例示此二裝置之連績製造 階段。 -6 - 本紙張尺度遑用中國國家橾準（CNS )八4規格（2丨〇χ297公釐） (請先閲讀背面之注意事項再填寫本頁) •裝·
、1T 經濟部中央揉準局貝工消费合作社印装 A7 B7 五、發明説明（5 ) 圈8爲曲線圈，例示砷01)1)退火對V衰減之效果。 圖9爲曲線圈，例示PM0S ¥衰減與供0.18 m RTA HDD處 理之閘長度之關係，以及源/没極退火與先前加熱瀘處理 流程之比較。 圖10爲曲線圈，例示SIMS轮廓，示在低溫側壁敷著步驟 前，以RTA處理步驟消除确尾端部位之空昧增強瞬時擴散。 «11爲曲線圈，例示閘至汲極電容與閘至汲極偏壓之關 係（V等於0伏）。此圈示在倒壁敷著前，RTA HDD退火之 突變P-型源/汲極接點輪廓。 附明之詳細説明 圈1 -7例示使用本發明之一種實施例製造nMOS裝置10 及PM0S裝置12之連績隋段。相似參考圈號在此諸圈中用以 例示相似結構。 在圈1中所例示之處理步驟，進行植入至基片18中，俾 形成凹.穴部位（未示）。在形成此等凹穴部位後，形成溝槽 隔離部位17，俾使nMOS裝置10與pMOS裝置12電隔離。在形 成溝槽隔離部位17後，將摻雜物植入基片18内，俾形成V 植入物。此等植入物示爲供nMOS裝置1〇之植入物14及供 pMOS 12之植入物16。V植入物提供所希簍之接近表面捧 雜輪廓。 請參照圈2,增長绝緣層20。較佳爲，绝緣層20爲一 10 至60厚電介質（較佳爲氧化物）。在增長绝緣層20後，在絶 緣層20上形成導電層22。較佳爲，導電層22爲一 1000至 2500厚多晶矽層，或可用以形成導電閘結構之任何其他導 -7 - 本纸张尺度逋用中«國家標準（CNS > A4規格（210X 297公釐） (請先聞讀背面之注$項再填寫本頁) -訂 經濟部中央標準局貝工消费合作社印装 3ΐ7〇ί5 Α7 ____ Β7 五、發明説明（6 ) 電層。將N-型摻雜物19(較佳爲以劑量約10 I5至1〇 w cm·2) 植入至導電層22之nMOS部位10，並將p-型摻雜物（較佳爲 以劑量約10历至l〇W cm-2)植入導電層22之pMOS部位12。 一般爲，在蝕刻閘結構前，使晶圓經歷大約850¾ 20至60 分鐘，藉以使此等摻雜物退火。此種退火之結果將會分配 摻雜物及/或除去植入物損壤。在本發明一種實施例，此 等掺雜物將在大約900至1000t!(較佳約爲950¾)予以退火 10至30秒（在飪刻導電層22以形成閘結構26及28前）。此種 型式之快速熱退火將會重新分配摻雜物，並修補植入物掼 壤，但其不會導致摻雜物自導電層22滲透通過绝緣層20並 進入基片18内。 請參照圈3,除去導電層22之數部分，俾留下供nMOS裝 置10之閘結構26以及供PM0S裝置12之閘結構28。由於除去 導電層22之數部分，在被除去之導電層22之諸部分下面之 绝緣廣.20之諸部分將會較保持在閘結構26及28 (亦即閘绝 緣禮24)下面之絶緣層之諸部分爲薄。其原因爲在除去導 電層22之諸部分時，用以除去此等部分之蝕刻劑也將會除 去露出之绝緣層20之頂部。 在形成閘結構26及28後，在閘結構26及28以及在絶緣層 20之露出部份形成一薄絶緣髏（較佳爲2〇至6〇熱增長氧化 物）°其結果爲在閘結構26及28形成薄絶緣體30，並使絶 緣層20之露出部分加厚（從而形成絶緣層31)。一般爲，此 薄氧化物層將會藉使晶圓經歷850.C環境5至20分鐘而増長 ，俾形成20至60氧化物薄膜。在本發明一後實施例，使晶 -8 - 本纸張歧遑财ii^^s)八齡（训讀公羡--~ (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央橾率局貝工消費合作社印装 A7 B7 五、發明説明（7 ) 圓經歷85〇t!環境5至20分鐘，可藉以增長一20至40氧化 物。在本發明之另一實施例。使晶圓經歷950至1050¾環 境10至30秒（較佳爲1000·〇 15秒），可藉以增長一薄氧化 物層。 請參照圖4,在將PM0S裝置12掩蔽後，植入摻雜物32, 藉以在nMOS裝置10形成高度摻雜部位。掺雜物較佳爲以AS ,Sb, As及B, Sb及B, AS及In,或Sb及In所構成。此外， η-型摻雜物（諸如As或Sb)較佳爲在4X l〇w cur2輿1.5X l〇i5cm_2間之水準，在10至20 keV予以摻雜。在植入摻雜 物後，晶圓較佳爲經歷退火處理。此種退火處理可使晶國 經歷： 900·〇15至60秒；950，C 10至30秒；或1000tJ 5至 15秒所完成。此等高度摻雜部位在圈5中示爲源/汲極延 伸部份34。 請參照圈5,在形成源/汲極廷伸部份34後，敷著一種 電介質（較佳爲氧化物）並予以蝕刻，俾形成電介質間隔物 36。在蝕刻電介質層時，可蝕刻不在間隔物36下面之绝緣 層31之有些部分（可爲所有絶緣層31)。如爲此情形，可在 或可不在其地點形成另一電介質層。 PM0S裝置12其次進行植入掺雜物38。摻雜物38較佳爲由 BF ,BF及Sb, B及Sb, B及P,或B及Ge所構成。摻雜物38 之摻雜物水準較佳约爲IX〗〇l4 cm-2及1.5X l〇l5 cm-2,並 且含硼類之植入能量較佳爲在5與20 keV之間。如果利用 BF及Sb,可不必形成電介質間隔物36。 請參照圈6,在進行植入摻雜物38後，摻雜物予以退火 本紙張尺度遑用中國國家樣準（CNS) A4規格（210x297公羞） (請先閲讀背面之注$項再填寫本頁) 裝. 訂 經濟部中央揉率局WC工消费合作社印裝 3170! 5 Λ7 B7 五、發明説明（8 ) 。利用本發明之一種實施例，此可藉使晶圓經歷大約800-10001C (較佳爲900至950¾)约5至45秒予以達成。此種 退火之結果爲使摻雜物略微擴散（從而形成源/汲極廷伸部 份40)，並且在隨後之低溫步驟，諸如側壁絶緣體敷著步 驟，減低摻雜物之瞬時增強擴散。 請參照圈7，形成一另外側壁绝緣鱧。側壁绝緣體46較 佳爲以氧化物，氮化物，或二者之組合所形成。此可藉650 •C TE0S氧化物處理步驟，導致形成250氧化物，繼之爲700 •C氮化物敷著步驟，導致形成约500至1400之氮化物所完 成。在形成倒壁絶緣體46後，在nMOS裝置10及PMOS裝置12 植入摻雜物，俾分别形成高度摻雜之源/汲極部位44及42 ,以減低裝置串聯電阻。不同之摻雜物處理用以形成部位 42及44,並且部位42及44較佳爲分别深於源/汲極部位40 及34。此爲使用較高摻雜物濃度或使用較高植入能量所完 成。随.後之退火較佳爲在1000及1050¾乏間約10至30秒所 進行。 圈8-11例示本發明各種不同實施例之若干優點。圈8例 示對於有凹穴植入物並具有較佳爲供較低R之高HDD劑量 (較佳爲少於2800 m)之裝置，HDD/曲穴退火之效果。因 爲在較高As摻雜物濃度之增強HDD擴散，藉一般所利用之 90(TC加熱瀘退火，V衰減較之如果使用本發明之方法（在 圈8中標示"RTA")爲差。 圈9例示使用本發明之方法（RTA HDD退火及RTA源/汲 極退火）之減低V衰減輿加熱壚退火處理（無pMOS HDD退火 本紙張尺度逍用中國國家標準（CNS ) Α4规格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝 ,ιτ A7 ____ B7 __ 五、發明説明（9 ) 及加熱壚源/汲極退火）之比較。奸1〇示利用本發明之方 法（在低溫電介質敷著前進行pMOSHDD之RTA)消除空隙增強 硼尾部擴散。利用本發明之方法時（RTA步驟在TE0S敷著之 前），由於先前技藝之TE0S敷著之硎尾部伸廷至較大深度 ，並且較之由於擴散之硼輪廓顯著更爲分級。請參照圈U ，減低之尾部擴散導致自C分析之更突變之接頭，從而減 低溝道抗摻雜，及因此減低V衰減。 雖然本發明業經在本文予以説明，但其不闞釋爲限制本 發明之範園。猜於此項技藝者由於説明書之方法，將會明 白本發明之很多實施例。本發明之範園僅受後附之申請專 利範囲所限制。 (請先閲讀背面之注意事項再填寫本頁〕 、βτ 經濟部中央梂率局貝工消費合作社印装 丰 標 家 一嗜 公 7 29

Claims (1)

  1. A8 B8 C8 D8 經濟部中央揉準局貝工消費合作社印裝 六、申請專利範圍 1. 一種製造MOS裝置之方法，該方法包含下列步驟： 提供一基片，一第一電導型之基片並有一表面； 形成一導電層絶緣配置在該基片上； 姓刻該導電層之數部分，俾形成一閘結構該閛結構 有一頂部及數側面； 在該閘結構之至少諸側面形成一絶緣層； 在上述基片之表面植入摻雜物並與上述閘結構及•閉結 構諸側面上之絶緣層對準，俾形成源/汲極廷伸部份； 以及 進行快速熱退火處理，俾在随後之低溫處理步驟減少 植入物損壞並減低掺雜物之瞬時增強擴散。 2. 根據申請專利範团第1項之方法，其中形成上述绝緣層 爲使上述MOS裝置經歷快速熱成長處理所完成。 3. 根據申請專利範園第2項之方法，其中上述快速熱成長 處理爲使上述MOS裝置在氧化環境經歷大约950至10501C 約5至20秒。 4. 根據申請專利範团第1項之方法，其中上述快速熱退火 處理爲使上述M0S裝置經歷大約800至1000tJ約5至45秒 〇 5. 根據申請專利範团第1項之方法，其中上述源/汲極廷 伸部份爲上述第一電導型。 6. 根據申請專利範園第1項之方法，其中上述第一電導型 爲p-型。 7. —種同時製造PM0S裝置及nMOS裝置之方法，該方法包含 -12 - (锖先閱讀背面之注$項存填寫本VB〇 •装· 订 線 本紙張尺度逍用中國國家梂準.（ CNS ) A4規格（210X297公釐） Α8 Β8 C8 D8 317015 六、申請專利範圍 下列步驟： 提供一第一電導型並有一表面之基片，該基片有一 pMOS裝置部位及一 nMOS裝置部位； 形成一導電層絶緣配置在該基片上； 以第一電導型摻雜物摻雜與上述pMOS裝置對應之導重 層之一部份，並以輿上述第一電導型物相反之第二電導 型掺雜物摻雜對應於上述nMOS裝置之導電層； 進行第一快速熱退火處理，俾重新分配上述摻雜物， 而無摻雜物實際滲入基片或混雜； 蝕刻上述導電層之數部分，俾形成一供上述nMOS裝置 之閘結構及一供上述pMOS裝置之閘結構，每一上述閘結 構有一頂部及數側面； 在每一上述閘結構之頂部及側面形成一第一絶緣層； 在上迷基片表面在上述nMOS裝置部位植入第二電導型择 雜物.，並與位於上述nMOS閘結構之第一绝緣層對準，俾 形成供該nMOS裝置之源/汲極廷伸部份； 進行第二快速熱退火處理； 在上述第一绝緣層形成第二絶緣層； 在上述基片表面在上述pMOS裝置部位植入第一電導型 掺雜物，並輿位於上述pMOS閘結構之第二絶緣層對準， 俾形成供該pMOS裝置之源/汲極廷伸部份；以及 進行第三快速熱退火處理，俾在隨後之低溫處理步驟 減少植入物損壞並減低上述摻雜物之瞬時增強擴散。 ^ 8.根據申請專利範園第7項之方法，其中上述第一快速熱
    从通用中國®家標準（CNS )八4胁（210 X 297公釐） (請先閲讀背*之注意事項再填寫本頁) .裝· 訂 經濟部中央揉準局負工消費合作社印製 ABCD
    317015 六、申請專利範圍 退火處理爲使MOS裝置經歷大約900至10001C約5至60秒 〇 9·根據申請專利範圍第7項之方法，其中上述形成第一绝 緣層之步驟包含使pMOS裝置及nMOS裝置經歷快速熱增長 處理，其包括使pMOS以及nMOS裝置在氧化環境經歷大約 950 到 1050¾ 约 10 至 30 秒。 10.根據申請專利範圍第7項之方法，其中上述第二快速 熱退火處理爲使上述M0S裝置經歷大约900至1000¾約1〇 至30秒。 Π.根據申請專利範圍第7項之方法，其中上述第三怏速 熱退火處理較佳爲使上迷M0S裝置經歷大約800至10001C 約5至45秒。 12. 根據申請專利範園第7項之方法，其中上迷第一電導 型爲p-型。 13. 根據申請專利範圍第7項之方法，其中上述第二電導 型爲η-型。 14. 一種製造M0S装置之方法，該方法包含下列步驟： 提供一基片，第一電導型之該基片並有一表面； 形成一導電層絶緣釔置在該基片上； 摻雜上述導電層之一部份； 進行第一快速熱退火處理，俾重新分配摻雜物而無摻 雜物實際滲入上述基片； 蝕刻上述導電層之數部分，俾形成一閘結構，該閘結 構有一頂部及數側面；
    本紙張尺度逋用中國S家梂率（CNS ) Α4規格（210X297公釐） C錆先聞讀背面之注意事項存填寫本貫) •裝· 經濟部中央標準局貝工消费合作社印製 經濟部中央揉準局wc工消費合作社印製 A8 B8 C8 D8 申請專利範圍 使上述MOS裝置經歷快速熱增長處理，藉以在上迷閘 結構之頂部及側面形成一绝緣層； 在上述基片之表面植入摻雜物，並與上迷閘結構對準 ，俾形成源/汲極延伸部份；以及 進行第二怏速熱處理，俾在隨後之低溫處理步驟減少 植入物損壞並且減低摻雜物之瞬時增強擴散。 15. 根據申請專利範圍第14項之方法，其中上述第一快速 熱退火處理爲使上述M0S裝置經歷大約900至1000*〇約5 至60秒。 16. —種同時製造PM0S裝置及nMOS裝置之方法，該方法包 含下列步驟： 提供一第一電導型並有一表面之基片，該基片有一 pMOS裝置部位及一 nM〇S部位； 形成一導電層絶緣配置在該基片上； 以第一電導型摻雜物摻雜與上述pM0S裝置對應之該導 電層之一部份，並以與上述第一電導型物相反之第二電 導型摻雜物摻雜對應於上述nMOS裝置之該導電層； 進行第一快速熱退火處理，俾重新分配上述摻雜物， 而無摻雜物實際滲入上述基片或混雜； 蚀刻上述導電層之數部分，俾形成一供上述pMOS裝置 之閘結構及一供上述nMOS裝置之閘結構，每一上述閘結 構有一頂部及數側面； /翁、 在每一上述閘結構之頂部及側面形成一第一絶緣層;是、令 在上述基片表面在上述nMOS裝置部位植入第二電導型. -15 - (請先閲讀背面之注意事項再填寫本頁) -裝： 訂 本紙張肅用 ) ( 210X297^* ABCD 六、申請專利範圍 摻雜物，並與位於上述nMOS閘結構之第一絶緣層對準， 俾形成供該nMOS裝置之源/汲極廷伸部份； 在上述基片表面在上述pMOS裝置部位植入第一電導型 摻雜物，並與位於上迷pMOS閘結構之第一絶緣層對準， 俾形成供該pMOS裝置之源/汲極延伸部份；以及 進行第二快速熱退火處理，俾在随後之低溫處理步驟 減少植入物損壌並減低上述摻雜物之瞬時增強擴散。 17.根據申請專利範圍第16項之方法，其中上述形成第一 绝緣層之步驟包含使上述pMOS裝置及nMOS裝置經歷快速 熱成長處理。 (.請先閏讀背面之注意事項再填寫本頁) 裝. 訂 經濟部中央標準局貝工消費合作社印裝 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
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