TW295662B - - Google Patents
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Description
295662 A7 B7 五、發明説明(1 ) 〔產業上之利用領域〕 本發明係爲關於半導體記憶裝置,特別是關於由於在 行列狀的配置動態型記憶格之記憶格陣列的兩側配設感知 增幅器列,因而削減了圖案面積的構造之動態型半導體記 憶裝置。 〔先行技術〕 針對從過去動態型半導體記憶裝置(以下簡稱爲 DRAM),重叠而使圖案面積削減。針對DRAM,由 於是共用感知增幅器構造’而大幅度削減圖案面積已被知 悉。在第8圖表示共用感知增幅器構造的D R AM之記億 格部的概略。在具有平行的被配設之位元線對的記億格陣 列Cell Array之左右兩端2個增.擾垔—歹1_S/A .被 經濟部中央標準局員工消費合作社印装 (請先閲讀背面之注意事項再填寫本頁) 配置成挾隔該記億格陣列Cell Array。位元線對係爲每隔 —對被連接在左右的感知增幅器列S/A Array之感知增幅 器電路S/A。因此,在右側的感知增幅器列被配設有位 元線對的條數之半數的感知增幅器電路,在左側的感知增 幅器列也被配設有同樣個數的感知增幅器電路。在感知增 幅器電路分別位於右側及左側延伸存在有位元線對,與隔 鄰的記憶格陣列的位元線對連接著。由於後述的選擇電路 ,因而動作中在感知增幅器電路被連接有右側或是左側的 其中的位元線對。例如特定的記憶格陣列Cell Array被活 性化時,即是讀出,寫入,更新動作時,在該記億格陣列 的左右兩端動其中2個感知增幅器列S/A Array,進行記 本紙張尺度適用中國國家標準(CNS ) A4規格(2LOX297公釐) 經濟部中央標準局员工消費合作社印製 A7 B7 五、發明説明(2 ) 憶格資料的增幅。 在第9圖詳細的表示在於第8圖已略述過的感知增幅 器電路S/A。此感知增幅器電路S/A,能區分成左面 補償部,左面選擇部,列閘極部,感知增幅器部,右面選 擇部,右面補償部。左面捕償部係以N通道MO S電晶體 Q1 ,Q2及Q3所構成,在信的控制的下方 ,將左面位元線對BL1,/BLl補償至以VBL所供 給的l/2Vcc (Vcc爲內部電源電位)。左面選擇 部係以N通道MO S電晶體Q4及Q 5所構成,在信號 Φ L的控制的下方,連接列閘極部及感知增幅器部與左面 位元線對BL1 ,/BLl。列閘極部係以N通道MOS 電晶體Q 6及Q 7所構成,在列選擇線C S L的控制的下 面選擇性的連接位元線對與資料線對DQ,/DQ。感知 增幅器部係以N通道MO S電晶體Q 8〜Q 1 1及P通道 MOS電晶體Q1 2,Q1 3所構成,N通道感知增幅器 控制線/SAN在於從l/2Vc c下降至0V的時刻位 元線對當中較低的電位被降。繼而,P通道感知 增幅器控制線SAP從l/2Vc c上昇至Vc c而動作 P通道型感知增幅器。此處位元線對的''Η'側形成爲更 後感知位元線對的微小電位差。特別是關於以列選 擇線C S L所被選擇的列之位元線對,係以MO S電晶體 Q 1 0而急速的作增幅動作。右側選擇部係以Ν通道 MO S電晶體Q 1 4及Q 1 5所構成,在信號pR的控制 的下方連接列閘極部及感知增幅器部與右面位元線對 H. I - 1 - - ^^1 m 1... ^ Μχ/ I- - i - - - - I— I. i^K Τ» (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4说格(210 X 297公釐) -5 - 經濟部t央標準局員工消費合作社印製 B7____ 五、發明説明(3 ) BL1 / ,/BLl -。右面補償部係以N通道MOS電 晶體Q16 ,Q17及Q18所構成,信號《pEQR的控 制的下方,補償至以VB L供給右面位元線對B L 1 > , /BL1> 之 l/2Vcc。 以上,用第8圖,第9圖說明了共通感知增幅器構造 之D RAM的磁心部。由於是此樣的構成,所以形成能在 位元線對間隔(pitch)的二倍間隔配置感知增幅器電路 ,爲使成爲易於圖案配置,所以也期予晶片面稹的削減。 同時,由於是共用鄰接同一感知增幅器列的記億格陣列, 因而與在各記憶格陣列設置專用的感知增幅器列作較,可 以減半感知增幅器區域。此情況也能使其削減晶片面積。 不過,以上所說明過的過去共用感知增幅器構造之 DRAM,存在有以下所示的問題點。即是,在於聚合矽 配線或擴散層配線形成用於補償電路的E Q L, ^EQR或VBL等的情況,形成爲阻抗過大,隨著動作 限度的降下,造成誤動作的原因。但是如上述過在單側的 每個2位元線對設有配置了感知增幅器的最大充填構造時 ,配設以低阻抗的金屬配線層所形成的PEQL, V»EQR,VBL等的分歧配線是非常的困難。其原因係 爲在設有上述的最大充填構造時,難於確保設有金靥配線 _厥與髙阻抗配變f (聚合矽配線或是擴散層配線)的接觸 之區域。 〔發明所欲解決之課題〕 本紙張尺度適用中國國家標準(CNS > A4規格(21.0X297公釐) -6 - I! - ί ^^1 nn ^ n ^^1 1^1 ^^1 HI 1^1 (請先閲讀背面之注意事項再填寫本I ) 經濟部中央標準局員工消費合作社印製 A7 _B7___ 五、發明説明(4 ) 如上述所說明過,針對過去的共用感知增幅器構造之 DRAM,位元線配置由於是最大充填構造,所以捕償信 黽廢等難於設有與上層的金屬配線層接觸,因此達成低阻 抗化係有困難。即是爲了實現低阻抗化,必須將位元線間 隔使其增加若干間隔而犧牲晶片面稹。 本發明的目的,係爲提供除去上述缺點,且不影響最 大充填構造的位元線配置,達成補償信號線等的低阻抗化 之動態型半導體記憶裝置。 〔用以解決課題之手段〕 爲了達成上述目的,在本發明提供其特徵爲具備:依 順平行而被配設,含有分別被連接有動態型記憶體的第1 ,第2 ,第3及第4位元線對之格陣列,及鄰接於格陣列 的一端側,分別含有位元線補償電路,分別被連接至第1 位元線對及第2位元線對之第1及第2感知增幅器電路, 及鄰接於記憶格陣列的他端側而被配置,分別含有位元線 補償電路,分別被連接至第3位元線對及第4位元線對之 第3及第4感知電路,並且在被形成在第1及第2位元線 對的他端側及其第3及第4位元線對的一端側之區域,連 接第1信號線與第2信號線之動態型半導體記憶裝置。 另外,提供特徵爲,加上上述的構成,第1信號及第 2信號線都是補償電路控制信號,第1信號線係爲低阻抗 的金靥線,第2信號線係屬在於補償電路內被用作爲 M〇S電晶體的閘極端子之聚合矽配線之動態型半導體記 本紙張尺度適用中國國家標準(〇阳)八4規格(21.0乂297公釐)_7_ '~— (請先閲讀背面之注意事項再填寫本頁) 袈. 訂 經濟部中央樣準局員工消費合作杜印製 A7 __B7______ 五、發明説明(5 ) 憶裝置。 進而,提供特徵爲,第1信號線及第2信號線都爲中 間電位給線,第1信號線爲低阻抗的金靥配線,第2信號 線係爲在於捕償電路內被作爲MO S電晶體的汲極端子之 擴散層配線之動態型半導體記憶裝置。 〔作用〕 用本發明所提供的手段,因爲可以在第1及第2位元 線對與與此對向的感知增幅器電路之間可以空隔一定的間 隔,所以可以確保相同信號線的連接區域。另外,同樣的 可以在第3及第4位元線對與與此對向的感知增幅器之間 也空隔一定的間隔。因此,與過去的共用感知增幅器構造 相同,位元線配置不致降低最大充填構造。此結果,形成 爲可以不必增大晶片面積而達成補償信號線的低阻抗化。 〔實施例〕 以下,參照圖面,說明本發明的實施例。 在第1圖表示本發明的D RAM之概略構成。總記億 容量假定爲6 4M位元DRAM。在半導體晶片9被配置 有以4個1 6 Μ位元的記億格及以隨著此記憶格的感知增 幅器’解碼器等的磁心部周邊電路所構成之磁心組塊 CBO ’ CB1 ,CB2,CB3。在 CBO 與 CB1 之 間及C Β 2與C Β 3之間分別被配置有使其產生字元線的 昇壓電位Vpp之Vpp產生電路Vpp Pump。在 --------^ 裝------訂 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家橾隼(CNS ) A4規格(21.0X297公釐) ~ 經濟部中央標準局貝工消費合作社印裝 A7 _____B7 _ 五、發明説明(6 ) 各磁心組塊C B的資料输出部分別被配置有資料多路轉換 器電路MUX及資料緩衝器電路DIB·另外,在各磁心 組塊的近旁分別被配置有保持列冗長電路的更換資料之保 險絲陣列,在C B 〇與C B 1之間被配置有使其產生1/ 2V c c等的中間電位之參照電位之參照電位產生電路 VREF,但在C B 2與C B 3之間被配置有使其產生進行 電源投入時的晶片內部初期化之際的初期化信號之啓動復 位電路PWRON,在CB 〇與CB 2之間,依順配置基 板電位產生電路,資料输入輸出緩衝器及因應於p a d, 資料輸出寬度而選擇之I/◦資料多路轉換器電路 X1MUX,在CB1與CB3之間依順被配置有自己再 生控制電路Self refresh,位址緩衝器Address buffer, 行系控制電路RAS Serier,資料控制電路D C。另外,在 晶片9的中心部分別被配置有列部分解碼器電路CPD, 位址遷移檢出電路ATD,行部分解碼器電路RP D,行 位址開關電路ASD。 繼而,在第2圚表示1 6M磁心組塊C B的構成。複 數個交互的配置3 2個記憶格陣列Cel 1 Array及3 3個感 知增幅器列(磁心部周邊電路)S/A Array,構成記億格 組塊,且在其一端被配置有列解碼器電路C/D。列選擇 線C S L係朝列方向被配置複數條,以列解碼器電路C/ D而被選擇驅動。列選擇線C S L係在靥於同一列的各行 之感知增幅器列S/A Array S/A供給選擇信號。更詳 細狀況,列選擇線係被用於感知增幅器電路的部分活性及 本紙張尺度適用中國國家標準(CNS ) A4規格(210X25»7公釐) ~ ^1* ^^1 tn 11 m In n ^ n n 1^1 m (請先閲讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局月工消費合作社印製 五、 發明説明 (7 ) 1 列 閘 極 電 路 的 驅 動 〇 記 億 格 組 塊 係 形 成 爲 上 下 組 構 成 1 6 1 1 Μ 磁 心 組 塊 C Β 在 兩 者 之 間 分 別 被 配 置 有 保 持 對 應 於 各 1 1 記 憶 格 陣 列 的 行 解 碼 器 電 路 ( 以 內 部 行 位 址 信 號 而 使 其 選 N· 1 I 請 1 1 擇 性 的 驅 動 字 元 線 W L ) R / D » 行 解 碼 器 電 路 的 驅 動 信 先 閱 1 I 讀 1 號 供 給 電 路 W D R V 及 行 冗 長 回 路 更 換 資 料 之 R F U S E 背 1 I > 另 外 分 別 被 配 置 有 資 料 線 增 幅 電 路 D Q Β 9 組 塊 控 制 之 注 it 事 1 電 路 B C 等 « 另 外 9 在 磁 心 組塊 C Β 的 周 邊 部 分 別 被 配 置 項 再 填 1 有 對 應 於 各 磁 心 部 周 邊 電 路 的 Ρ 通 道 型 感 知 增 幅 TOO 器 驅 動 電 寫 本 I 路 P S A D 〇 頁 1 1 在 第 3 圖 表 示 被 挾 隔 在 2 個 感 知 增 幅 器 列 S/A Ar ray 1 1 之 記 憶 格 陣 列 Ce 11 A r r ay的 構 成 〇 在 各 感 知 增 幅 器 電 路 S 1 1 / A 取 用 分 別 被 連 接 有 2 對 位 元 線 對 Β L / B L 及 訂 | Β L / B L 之 共 用 感 知 增 幅 器 構 造 如 第 3 圖 所 示 1 I 在 每 2 感 知 增 幅 器 爲 整 束 之 上 以 鉅 齒 狀 的 配 列 稱 成 記 憶 1 1 | 格 陣 列 〇 詳 細 說 明 此 構 成 從 位 元 線 對 直 線 的 感 知 增 幅 器 1 1 之 位 置 以 過 去 例 所 說 明 過 之 例 則 被 形 成 爲 右 左 % 右 > 1 左 、 右 左 … … • · · 但 以 本 實 施 例 則 被 形 成 爲 右 右 、 左 f 1 1 左 右 右 、 左 左 〇 此 結 果 在 2 條 的 位 元 線 對 例 如 在 1 I Β L 0 » / B L 0 及 B L 1 > / Β L 1 感 知 增 幅 器 列 S/ 1 I A Ar r a y之間分別被形成有- -定的間隙8 « IMI -I· 1 -I" - - - · Λ»-'' ' ΊΛρλΙ·--/'·* -........ 在各位元線被 1 1 1 連 接 有 以 電 晶 體 及 電 容 器 所 形 成 的 動 態 型 記 億 格 ( JrrC 圖 示 1 1 I ) ♦ 記 億 格 Μ C 當 中 靥 於 同 —· 列 的 係 被 連 接 在 同 — 的 位 元 1 線 對 » 靥 於 同 — 行 的 係 被 連 接 在 同 一 的 字 元 線 〇 字 元 線 係 1 1 以 如 上 述 的 行 解 碼 電 路 R / D 而 被 選 擇 驅 動 〇 行 解 碼 電 路 • I 1
本紙張尺度適用中國國家標準(CNS)A4規格( 210X297公釐)__ 1Q ΑΊ Β7 經濟部中央標準局負工消費合作社印製 五、 發明説明 (8 ) 1 至 少 含 有 以 Ρ 通 道 型 電 晶 體 在 Η fr 準 位 充 電 字 元 線 之 字 1 1 1 元 線 驅 動 電 路 用 驅 動 信 Μ m 供 給 電 路 W D R V 作 爲 其 驅 動 1 1 源 ♦ 用 使 其 產 生 昇 壓 電 壓 V P P 之 V P P 產 生 V Ρ Ρ 1 I 請 1 | Ρ U m P 作 爲 其 電 源 0 先 閲 1 I 讀 I 繼 而 9 在 第 4 圖 詳 細 的 表 示 在 第 3 圖 的 感 知 增 幅 器 電 背 1 I 路 〇 此 感 知 增 幅 器 電 路 在 多 處 的 部 分 與 在 於 過 去 例 所 說 明 之 注 素 過 事 1 的 感 知 增 幅 器 電 路 — 致 0 感 知 增 幅 器 電 路 S / A 可 以 區 項 再 1 分 知 填 爲 左 面 補 償 部 » 左 面 選 擇 部 > 列 閘 極 部 9 感 增 幅 器 部 本 袈 I 9 右 面 選 擇 部 右 面 補 償 部 0 左 面 補 償 部 係 以 Ν 通 道 頁 1 1 Μ 0 S 電 晶 體 Q 1 Q 2 及 Q 3 所 構 成 在 信 號 1 1 S φ E Q L 的 控 制 的 下 方 補 償 至 以 S U B L 供 給 左 面 位 1 1 元 線 對 B L 1 / Β L 1 的 1 / 2 V C C 〇 信 號 訂 I S φ E Q L 以 聚 合 矽 配 線 所 形 成 如 後 述 與 Μ 0 S 電 晶 體 1 I Q 1 Q 2 及 Q 3 的 閘 極 電 極 共 用 微 細 化 係 爲 有 可 能 但 1 1 I 須 爲 較 高 阻 抗 〇 另 外 S U B L 係 以 擴 散 層 配 線 所 形 成 9 1 1 如 後 述 與 Μ 0 S 電 晶 體 Q 1 及 Q 2 的汲 極 電 極 共 用 微 1 細 化 係 爲 可 能 但 仍 須 爲 較 高 阻 抗 〇 爲 了 補 償 這 些 高 阻 抗 配 1 1 線 所 以 與 S φ Ε Q L S U B L 配 線 平 行 而 配 置 以 金 靥 1 1 配 線 層 所 形 成 的 φ Ε Q L V B L 作 爲 分 歧 線 在 間 隙 1 | 8 的 區 域 設 置 兩 者 的 接 tom 觸 ( 即 是 作 分 路 ) 〇 左 面 選 擇 部 係 1 以 Ν 通 道 Μ 0 S 電 晶 體 Q 4 及 Q 5 所 構 成 在 信 Μ 就 φ L 的 1 1 | 控 制 的 下 面 連 接 列 閘 極 部 及 感 知 增 幅 器 部 與 左 面 位 元 線 對 1 .Β L 1 * / Β L 1 〇 列 閘 極 部 係 以 N 通 道 Μ 0 S 電 晶 體 1 1 Q 6 及 Q 7 所 撞 稱 成 • 在 列 選 擇 線 C S L 的 控 制 的 下 面 選 擇 «1 1 本紙張尺度適用中國國家揉準(CNS ) Α4規格(2HTX297公釐) ~ 11 - 經濟部t央標準局員工消費合作杜印製 A 7 B7 五、發明説明(9 ) 的連接位元線對與資料線對DQ,/DQ。感知增幅器部 係以N通道MOS電晶體Q8〜Ql1及P通道MOS電 晶體Q 1 2,Q 1 3所構成,N通道感知增幅器控制線/ SAN在於從i/2Vc c下降至0V之時刻朝0V方向 的感知位元線當中的側之線,繼而,P通道感知增 幅器控制線SAP在於從l/2Vc c上昇至Vc c之時 刻朝VC c方向的感知位元線對的〃側。特別是關於 以列選擇線C S L所選擇的列之位元線對,係以M〇 S電 晶體Q 1 0作急速的增幅動作。右側選擇部係以N通道 MO S電晶體Q 1 4及Q 1 5所構成,在信號PR的控制 的下面連接列閘極部及感知增幅器部與右面位元線對 BL1 > ,/BLl β。右面補償部係以N通道MOS電 晶體Q1 6,Q1 7及Q1 8所構成,在信號S«pEQR 的控制的下面,補償至以S V B L供給右面位元線對 BL1 / ,/BLl 一的 l/2Vcc 。信號 S<pEQR 係以聚合矽配線所形成,如後述與MO S電晶體Q 1 6, Q 1 7及Q 1 8的閘極電極共用,微細化係爲可能但必須 是較高阻抗。另外,SVBL係如上述過以擴散層配線所 形成,與MOS電晶體Q17,Q18的汲極電極作用, 微細化係爲可能但仍必須較高阻抗。爲了補償這些高阻抗 配線,所以與S<pEQR,SVBL配線平行而配置以金 靥配線層所形成的pEQR,VBL,作爲分歧線,在間 隙8的菡域設置兩者的接觸(即是作分路)。 在第5圖表示間隙8與其周邊的圖案。鄰接於位元線 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 12 (請先閲讀背面之注意事項再填寫本頁) 裝_ 訂 A7 B7 五、發明説明(1〇 ) 對對BL2,/BL2及位元線對BL3,/BL3的端 部,2對位元線對BL1,/BLl與BL4,BL4 , 進而在圍繞於感知增幅器列內的補償電路(MOS電晶體 Ql ,Q2,Q3等)的區域之間隙8內,被形成有必須 較大的區域之金靥配線與聚合矽配線的接觸部7。在此接 觸部7,被連接有以0· 7 寬度的低阻抗金靥(鋁或 是鎢)配線層所形成的<PEQL與以0· 35#m寬度的 較髙阻抗聚合矽配線餍所形成的P E Q L。以聚合矽配線 層所形成的SpEQL係爲與MOS電晶體Ql,Q2及 Q 3的閘極電極共用,且縱過記憶格陣列。然而,斜線爲 擴散層。接觸區域7不須要設置每個間隙8,每隔1個設 置間隙8亦可。此情況,關於空留間隙8,用於後述的 V B L的分路。 經濟部中央標準局員工消費合作社印製 ..... { 裝^_______ I 訂 (請先閲讀背面之注意事項再填寫本頁) 在第6圖表示間隙8與別的部位與其周邊的圖案圖》 鄰接於位元線對BL6,/BL6及位元線對BL7,/ BL7的端部,2對的位元線對BL5,/BL5與 B L 8,/B L 8,進而在被圍繞於感知增幅器列內的補 償電路(MOS電晶體Q7,Q2,Q3等)的區域之間 隙8內,仍然被形成有必須較大區域的金靥配線與擴散層 區域的接觸部6(當然,從擴散層區域至一次聚合矽層引 出電極,連接此聚合矽層與金靥配線層亦有可能。此情況 ,與用第4圖說明過的情況相同)。在此接觸部6,被連 接有以0. 7寬度的低阻抗金屬配線層所形成的 VBL與以〇. 35寬度的較高阻抗擴散層配線所形 本紙張尺度適用中國國家標準(匚奶)八4规格(2丨0、乂297公釐)_13_ 經濟部中央標準局貝工消费合作社印製 A7 B7 五、發明説明(11 ) 成之SVBL。以擴散層所形成的SVBL係爲與M〇S 電晶體Q 7及Q 2的汲極電極共用,且縱過記憶格陣列。 然而,斜線部爲擴散層。 以上用第5 ,6圖表示在間隙8的分流之樣子。當然 用作爲其他配線的分流部亦爲可能,若爲共用感知增幅器 構造時,因爲補償電路連至感知增幅器電路S/A的兩端 ,所以以上述的構成爲非常的適切。 如此樣,用本發明的这_茜蘑·辱知增幅器配置,因爲 變哲.•感知增幅器間空留-定的間隙’所以可 以確保相_ϋ價號線的寧接區域。但是,與過去的共用感知 增幅器構造相同,位元線配置係不會降低最大充填構造( JP是丑每2位元線對配置1感知增幅器爲可能)。此結果 ,形成爲能不增大晶片面積而達成補償信號線等的低阻抗 繼而,參照第7圚說明上述實施例的變形例。第7 ( a)圖係爲概略的表示上述實施例的位元線•感知增幅器 配置。第7(b)圖係爲此變形例。以此變形例,與實施 例相同,取其在各感知增幅器電路S/A左右的分別被連 接有2對位元線對之共用感知增幅器構造,但與實施例相 異,每4感知增幅器爲整束的上面以鉅齒狀的配列構成記 憶格陣列。詳細的說明此構成,從位元線對直線的感知增 幅器.之位置,以過去例所說明過之例則形成爲右•右•左 •左•右•右.........但以變形例,則形成爲右•右•右· 右•左•左•左•左•右•右•右•右..........此結果, n - H I 1^1 n 1 ^ n I In fw (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(21ΌΧ297公釐) 14 - 經濟部中央標準局員工消費合作社印製 A7 ___B7__ 五、發明説明(12 ) 在4條的位元線對與感知增幅器列之間分別被形成有一定 的間隙。在於變形例所被形成的間隙’與上述的實施例作 比較係爲較大的面稹。此結果,取其相同信號線的接觸( 分路)之際,在於演進爲聚合矽間隔的微細化之2 5 6M 位元D RAM等的時代形成爲有利。使其更演進第(b ) 圖,以每8位元線對爲整束之例也被考慮。 然而在不脫離本發明的主旨之範圍內當然種種的變更 皆有可能。 〔發明之效果〕 如以所說明過,以本發明,形成爲能提供,不會減低 最大充填構造的位元線配置,且達成補償信號線等的低阻 抗之動態型半導體記憶裝置。 〔圖面之簡單說明〕 满1圖係爲表示本發明的實施例之平面圖。 % 2圚係爲詳細的表示本發明的實施例之平面圚》 ^ 3圖係爲更詳細的表示本發明的實施例之平面圖。 德4圖係爲表示本發明感知增幅器的詳情之電路構成 圖。 5圖係爲表示本發明的間隙部周圍之圖案之平面圖 〇 第6圚係爲表示本發明的間隙部周圍之圖案之別的平 面圊。 本紙張尺度適用中國國家橾準(CNS ) Α4规格(210X297公釐) ~ ~— -10 - (請先閲讀背面之注意事項再填寫本頁) 裝- 訂 A7 B7 五、發明説明(13 ) # 7圖係爲與實施例比較而表示本發明的變形例 面圖。 读8圖係爲表示過去例的動態型半導體記憶裝置的磁 心部之平面圖* _ 9圖係爲表示過去例的感知增幅器電路的詳情之電 路構成圖。 〔圖號說明〕 8:間隙 S/A:感知增幅器電路 BL,/BL :位元線對 S/A Array:感知增幅器陣列 Cell Array:記憶格陣列 (請先閱讀背面之注意事項再填寫本頁) 裝. 訂 經濟部中央樣準局負工消费合作杜印掣 16 - 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐)
Claims (1)
- 5^5662 8 888 ABCD 月V曰修正/史正/础充 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 第85 1 0 1 269號專利申請案 , 中文申請專利範圍修正本 民國85年8月修正 0/. —種半導體記憶裝置其特徵爲具備: 格陣列含有被配置在列的2N (N22)位元線對, 每條位元線對被連接至複數動態型記憶體,及 第1感知增幅器陣列係以N第1感知增幅器電路被配 置在一側的第1行之格陣列所構成,每個感知增幅器電路 被連接至位元線對的一個N,及 第2感知增幅器陣列係以N第2感知增幅器電路被配 置在另側的第2行之格陣列所構成,每個感知增幅器電路 被連接至位元線對的另一個N; 另外,位元線對係爲以每Μ (M2 2 )位元線區分爲 第1及第2感知增幅器電路。 2. 如申請專利範圍第1項之半導體記億裝置,其中 進而,具備在位元線對Μ的末端與第1或第2感知增幅器 陣列之間的範圍,在於該範圍被分歧爲第1信號線及第2 信號線。 3. 如申請專利範圍第2項之半導體記憶裝置,其中 每一感知增幅器電路含有補償電路係以第1 ,第2及第3 MO S電晶體所構成,補償電路係爲補償至相於位元線對 之中間電位,第1信號線係爲連接所控制的第1 ,第2及 第3ΜΟ S電晶體與一部分的閘極,另外第2信號線係爲 分歧線連接所供給的控制信號至第1信號線。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 袈- 訂 Α8 Β8 C8 D8 經濟部中央標準局員工消費合作社印製 々、申請專利範圍 4. 如申請專利範圍第3項之半導體記憶裝置,其中 第1信號線係以聚合矽配線所形成,第2信號線係以金屬 配線所形成。 5. 如申請專利範圍第2項之半導體記憶裝置,其中 每一感知增幅器電路含有以中間電位補償相當於位元線對 的補償電路,第1信號線係爲以配線層將中間電位供給至 補償電路,及第2信號線係爲以分歧配線層將中間中位供 應至第1信號線。 6. 如申請專利範圍第5項之半導體記憶裝置,其中 第1信號線係以複數擴散層配線所形成,第2信號線係以 金屬線所形成。 7. 如申請專利範圍第1項之半導體記憶裝置,其中 Μ爲2。 8. 如申請專利範圍第1項之半導體記憶裝置,其中 Μ爲4。 9. 如申請專利範圍第1項之半導體記憶裝置,其中 位元線對橫過鄰近的感知增幅器電路之尾端而形成間隙的 區域’在該區域第1信號線及第2信號線被分歧,以等間 隙的配置感知增幅器電路。 (請先閱讀背面之注意事項再填寫本頁) .策. 訂 本紙張尺度適用中國囷家標準(CNS ) Α·4規格(210Χ297公釐) -2 -
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