TW202420422A - 半導體裝置 - Google Patents

Abstract

一種半導體裝置，其包括包含多個佈線層的佈線襯底和包含第一類比電路的半導體晶片。能夠向該第一類比電路供應第一電源電位的電源電位圖案和能夠向該第一類比電路供應第一參考電位的參考電位圖案與該第一類比電路電連接。該電源電位圖案設置在該多個佈線層之中最接近該佈線襯底的下表面的第一佈線層中。該參考電位圖案設置在繼該第一佈線層之後最接近該下表面的第二佈線層中。該電源電位圖案和該參考電位圖案在彼此相同的方向上延伸，同時在透視平面圖中彼此重疊。

Description

半導體裝置

[相關申請的交叉引用] 2022年11月9日提交的日本專利申請第2022-179420號的包括說明書、附圖和摘要的公開內容，通過引用整體併入本文。

本公開涉及一種半導體裝置。

[專利文獻1] 日本未審查專利申請公開第2005-340247號

存在一種半導體裝置，其中半導體晶片通過倒裝晶片連接方法安裝在包括多個佈線層的佈線襯底上。例如，專利文獻1公開了一種結構，作為對抗佈線襯底中的數位信號的串擾雜訊的對策，在該結構中，各自用作遮罩的接地平面和電源平面（「平面」是指大面積導體圖案）被佈置在其中佈置信號傳輸端子的佈線層和其中佈置信號傳輸佈線的佈線層之間。

為了穩定半導體裝置中的電路的操作，隨著半導體裝置的更高功能化，需要一種用於減少被配置為向電路供電的路徑中的雜訊的影響的技術。例如，可以在半導體裝置中的半導體晶片中提供諸如鎖相環（PLL）電路的類比電路以便穩定數位信號的傳輸品質。與數位電路相比，雜訊更容易影響類比電路中的電路操作，並且因此被配置為向類比電路供電的路徑可以優選地在路徑距離上短於其他路徑（諸如被配置為向數位電路供電的路徑）。

然而，隨著半導體裝置的更高功能性，半導體裝置中外部端子的數量趨於增加。為了減小半導體裝置的尺寸，外部端子的佈置密度趨於增加。因此，半導體晶片的電極和被配置為向類比電路供電的相應外部端子之間的一些路徑在路徑距離上可能更長。從半導體晶片的電極到外部端子的長路徑距離的功率供應路徑在功率供應路徑中具有大的電感分量。因此，由於雜訊的影響，在此路徑中流動的電源電位或參考電位容易改變。

根據本說明書和附圖的描述，其他問題和新穎特徵將變得顯而易見。

根據一個實施例的半導體裝置包括包含多個佈線層的佈線襯底和包含第一類比電路的半導體晶片。能夠向第一類比電路供應第一電源電位的第一電源電位圖案和能夠向第一類比電路供應第一參考電位的第一參考電位圖案與第一類比電路電連接。第一電源電位圖案和第一參考電位圖案中的一者是設置在佈線層之中最接近佈線襯底的下表面的第一佈線層中。第一電源電位圖案和第一參考電位圖案中的另一者是設置在繼第一佈線層之後最接近下表面的第二佈線層中。第一電源電位圖案和第一參考電位圖案在相同的方向上延伸，同時相互重疊。

根據上述實施例，可以提高半導體裝置的性能。

＜ 說明形式、基本術語及其在本申請中的使用的描述 ＞

在本申請中，為了方便起見，當需要時，將在多個部分或實施例中描述本發明。然而，除非另有說明，否則這些部分或實施例並非彼此無關。不管描述之前和之後，簡單示例的一部分是另一個的修改示例的詳細部分、一部分或全部。同樣，原則上，省略相同部分的重複描述。進一步地，實施例中的每個元件不是必不可少的，除非進一步特別聲明不是如此，邏輯上限於數量，並且從上下文來看顯然不是如此。

類似地，當材料、組合物或其他在實施例或其他的描述中被描述為「由A製成的X」或其他時，不排除包含除A之外的其他成分的材料、組合物或其他，除非另有說明並且從上下文來看明顯不是這樣。例如，成分是指「X包含A作為主要成分」或其他。例如，成分是指「X包含A作為主要成分」或其他。例如，不用說，「矽材料」等不僅包括純矽，其還包括SiGe（矽鍺）合金或包含矽作為主要成分的其他多組分合金，或包含其他添加劑等的材料。另外，只要沒有特別另外說明，金鍍層、Cu層、鎳鍍層等不僅包括純材料，還包括相應地含有金、Cu、鎳等作為主要成分的構件。

進一步地，即使當提到具體數值和數值量時，該具體數值和數值量也可以超過該具體數值或小於該具體數值，除非另有說明，邏輯上不限於該數值，並且從內容上明顯不是這樣。

更進一步地，在實施例的各附圖中，相同或類似的部分由相同或類似的符號或附圖標記表示，並且原則上不再重複其描述。

此外，在附圖中，在一些情況下，諸如導致複雜化的情況或清楚地區分部分和空間的情況下，甚至在橫截面視圖中也省略了陰影線等。關於這一點，當從說明或其他中清楚時，即使在平面圖中的封閉孔中，背景輪廓也被省略。進一步地，在一些情況下，為了清楚地示出該部分不是空間或清楚地示出區域之間的邊界，即使該圖不是橫截面視圖，也將陰影或點圖案添加到圖中。

本說明書中的「半導體部件」是利用半導體中的電子的部件。作為「半導體部件」的示例，可以列舉半導體晶片和在其中封裝半導體晶片的半導體裝置。不管是否包括半導體，嵌入在電路中並且具有電功能的元件被稱為「電子部件」。電子部件的示例不僅包括半導體部件，還包括電阻器元件、電容器元件、電感器元件等。 ＜ 半導體裝置 ＞

圖1是根據一個實施例的半導體裝置的俯視圖。圖2是圖1的半導體裝置的仰視圖。圖3是其中移除了覆蓋構件的圖1所示的半導體裝置在佈線襯底上的內部結構的平面圖。圖4是沿著圖1的線A-A截取的橫截面視圖。

根據本實施例的半導體裝置PKG1包括佈線襯底SUB1和安裝在佈線襯底SUB1上的半導體晶片CHP1（參見圖3）。半導體裝置PKG1包括佈置在半導體晶片CHP1上的鍵合層BND1以及被佈置為覆蓋整個半導體晶片CHP1、整個鍵合層BND1和佈線襯底SUB1的一部分，並且與鍵合層BND1固定的覆蓋構件LID。

如圖4所示，佈線襯底SUB1具有其上安裝半導體晶片CHP1的上表面（表面、主表面、晶片安裝表面、第一主表面）2t和與上表面2t相對的下表面（表面、主表面、安裝表面、第二主表面）2b。佈線襯底SUB1具有在平面圖中配置上表面2t和下表面2b的外邊緣的多個邊2s（參見圖1至圖3）。在本實施例中，佈線襯底SUB1的上表面2t（參見圖1）和下表面2b（參見圖2）是矩形的，並且佈線襯底SUB1在平面圖中具有四個邊2s。

佈線襯底SUB1包括設置在上表面2t和下表面2b之間的多個（在圖4的示例中，八個）佈線層WL1、WL2、WL3、WL4、WL5、WL6、WL7和WL8。佈線層包括在多個佈線層之中最接近佈線襯底SUB1的上表面2t的佈線層WL1並且設置有端子（端子2PD）。佈線層還包括多個佈線層之中最接近佈線襯底SUB1的下表面2b並且設置有端子（連接盤2LD）的佈線層WL8。

每個佈線層具有諸如被配置為供應電信號或功率的路徑的佈線的導體圖案。絕緣層2e佈置在佈線層之間。相應佈線層經由通孔2v或通孔佈線2THW彼此電連接，通孔2v是穿過絕緣層2e的層間導電路徑。在本實施例中，包括八個佈線層的佈線襯底被圖示作為佈線襯底SUB1的示例，但是佈線襯底SUB1的佈線層的數量不限於八個。在修改示例中，可以採用包括七個或更少個佈線層或九個或更多個佈線層的佈線襯底。

佈線層之中最接近上表面2t的佈線層WL1（最上層）覆蓋有絕緣膜SR1。絕緣膜SR1設置有開口，並且設置在佈線層WL1上的端子2PD在開口處從絕緣膜SR1暴露。在佈線層之中最接近佈線襯底SUB1的下表面2b的佈線層WL8（最下面的佈線層）上設置多個連接盤。佈線層WL8覆蓋有絕緣膜SR2。絕緣膜SR1和絕緣膜SR2是阻焊膜。設置在佈線層WL1上的端子2PD經由形成在佈線襯底SUB1的佈線層上的導體圖案（佈線2d或大面積導體圖案）、通孔2v和通孔佈線2THW分別電連接到設置在佈線層WL8上的連接盤（連接盤圖案）2LD。

通過例如在由樹脂浸漬在玻璃纖維中的預浸料製成的絕緣層（核心材料、核心絕緣層）2CR的上表面2Ct和下表面2Cb上堆疊相應佈線層的堆積方法來形成佈線襯底SUB1。絕緣層2CR的上表面2Ct側上的佈線層WL4通過嵌入多個通孔中的多個通孔佈線2THW電連接到下表面2Cb側上的佈線層WL5，該多個通孔佈線2THW被配置為從上表面2Ct和下表面2Cb中的一者穿透到另一者。

在圖4的示例中，佈線襯底SUB1被描述為其中多個佈線層堆疊在作為核心材料的絕緣層2CR的上表面2Ct和下表面2Cb的側面上的佈線襯底。圖4的修改示例採用其中絕緣層2e和諸如佈線2d的導體圖案順序堆疊而沒有由諸如預浸料坯的硬質材料製成的絕緣層2CR的所謂的無核心襯底。在使用無核心襯底的情況下，佈線層經由通孔2v電連接，而不形成通孔佈線2THW。

在圖4的示例中，焊球（焊料材料、外部端子、電極、外部電極）SB分別連接到連接盤2LD。焊球SB是被配置為當半導體裝置PKG1安裝在主機板（未圖示）上時將主機板側上的多個端子（未圖示）與連接盤2LD電連接的導電構件。焊球SB由例如含鉛（Pb）的Sn-Pb焊料材料或基本上不含Pb的所謂無鉛焊料材料製成。無鉛焊料的示例僅包括錫（Sn）、錫-鉍（Sn-Bi）、錫-銅-銀（Sn-Cu-Ag）、錫-銅（Sn-Cu）等。這裡描述的無鉛焊料是指鉛（Pb）含量為0.1 wt％或更少的材料，並且該含量是根據有害物質限制（RoHS）指令定義的。

如圖2所示，多個焊球SB以矩陣形狀（陣列形狀）佈置。儘管圖2中未圖示，與焊球SB鍵合的連接盤2LD（參見圖4）也以矩陣形狀（陣列形狀）佈置。以此方式，其中多個外部端子（焊球SB、連接盤2LD）以矩陣形狀佈置在佈線襯底SUB1的安裝表面上的半導體裝置被稱為區域陣列型半導體裝置。在區域陣列型半導體裝置中，佈線襯底SUB1的安裝表面（下表面2b）被有效地用作外部端子的佈置空間，並且因此從抑制半導體裝置的安裝面積增加甚至外部端子數量增加的觀點來看，此類型是優選的。也就是說，可以在小空間中安裝具有更高功能性和更高集成度的外部端子數量增加的半導體裝置。

半導體裝置PKG1包括安裝在佈線襯底SUB1上的半導體晶片CHP1。如圖4所示，每個半導體晶片CHP1具有前表面（主表面，上表面）3t和與前表面3t相對的後表面（主表面，下表面）3b。半導體晶片CHP1具有在平面圖中配置前表面3t和後表面3b的外邊緣的多個邊3s。如圖3所示，在平面圖中，半導體晶片CHP1形成為具有小於佈線襯底SUB1的平面面積的平面面積的方形外形。因此，半導體晶片CHP1在平面圖中具有四個邊3s。在圖3的示例中，半導體晶片CHP1安裝在佈線襯底SUB1的上表面2t的中心處，並且半導體晶片CHP1的四個邊3s分別沿著佈線襯底SUB1的四個邊2s延伸。

在半導體晶片CHP1的上表面3t側上形成有多個電極（焊盤、電極焊盤、鍵合焊盤）3PD。在圖4的示例中，半導體晶片CHP1在上表面3t面對佈線襯底SUB1的上表面2t的狀態下安裝在佈線襯底SUB1上。此類安裝方法被稱為面朝下安裝方法或倒裝晶片連接方法。

儘管未圖示，但是多個半導體元件（電路元件）形成在半導體CHP1的主表面上（更特別地，半導體元件形成區域設置在作為半導體晶片CHP1的基部構件的半導體襯底的元件形成表面上）。多個電極3PD分別通過形成在佈置在半導體晶片CHP1內部（更特別地，在上表面3t和未圖示的半導體元件形成區域之間）的佈線層上的佈線（未圖示）電連接到多個半導體元件。

設置在半導體晶片CHP1中的半導體襯底例如由矽（Si）製成。覆蓋半導體襯底和佈線的絕緣膜形成在半導體晶片CHP1的上表面3t上，並且每個電極3PD的一部分（參見圖4）在絕緣膜中形成的開口處從絕緣膜暴露。電極3PD由金屬製成，並且在本實施例中由例如鋁（Al）製成。

如圖4所示，電極3PD分別與凸塊電極3BP連接，並且半導體晶片CHP1的電極3PD經由凸塊電極3BP分別電連接到佈線襯底SUB1的端子2PD。凸塊電極3BP是形成為從半導體晶片CHP1的表面3t上方突出的金屬構件（導電構件）。本實施例中的凸塊電極3BP是所謂的焊料凸塊，其中焊料材料經由底層金屬膜（凸塊金屬下）堆疊在電極3PD上方。含鉛焊料材料或無鉛焊料可以用作製造與焊球SB類似的焊料凸塊的焊料材料。當半導體晶片CHP1安裝在佈線襯底SUB1上時，在先前形成在電極3PD和端子2PD兩者上的焊料凸塊彼此接觸的同時，執行加熱處理（回流處理），並且因此焊料凸塊被統一以形成凸塊電極3BP。在本實施例的修改示例中，其中焊料膜形成在由銅（Cu）或鎳（Ni）製成的導體柱的末端表面上的柱凸塊可以用作凸塊電極3BP。

如圖4所示，底部填充樹脂（絕緣樹脂）UF佈置在半導體晶片CHP1和佈線襯底SUB1之間。底部填充樹脂UF佈置成封閉半導體晶片CHP1的前表面3t和佈線襯底SUB1的上表面2t之間的空間。凸塊電極3BP由底部填充樹脂UF密封。底部填充樹脂UF由絕緣（非導電）材料（諸如樹脂材料）製成並且佈置成密封半導體晶片CHP1和佈線襯底SUB1之間的電連接（凸塊電極3BP的鍵合部分）。以此方式，當凸塊電極3BP和端子2PD之間的鍵合部分被底部填充樹脂UF覆蓋時，可以減小在半導體晶片CHP1和佈線襯底SUB1之間的電連接處導致的應力。還可以減小在半導體晶片CHP1的電極3PD和凸塊電極3BP之間的鍵合部分處導致的應力。進一步地，半導體晶片CHP1上形成半導體元件（電路元件）的的主表面可以被得到保護。

覆蓋構件（蓋、散熱器、熱輻射構件）LID佈置在半導體晶片CHP1的後表面3b上。覆蓋構件LID例如是導熱率高於佈線襯底SUB1的導熱率的金屬板，並且具有將半導體晶片CHP1中產生的熱量排放到外部的功能。覆蓋構件LID經由鍵合層BND1熱連接到半導體晶片CHP1。鍵合層BND1與半導體晶片CHP1和覆蓋構件LID接觸。

鍵合層BND1由通過例如硬化與樹脂糊中的填料混合的糊而獲得的粘合劑製成。作為填料的示例，可以列舉金屬顆粒和金屬氧化物顆粒諸如氧化鋁。鍵合層BND1包含填料，混合該填料以提高熱輻射性能，並且因此與無填料的樹脂粘合劑相比，可以提高半導體晶片CHP1和覆蓋構件LID之間的導熱性。

覆蓋構件LID的週邊區域經由鍵合層BND2粘附並且固定到佈線襯底SUB1的上表面2t。鍵合層BND2不需要與鍵合層BND1不同的熱輻射特性，並且因此其材料不受特別限制，並且可以可選地選擇，只要該材料具有必要的粘合強度。例如，當使用與鍵合層BND1相同的材料時，可以簡化其製造步驟。替代地，例如，可以使用具有高於鍵合層BND1的粘合強度的材料。

由於半導體晶片CHP1具有高的熱輻射效率，因此與半導體裝置PKG1類似的附接有用作熱輻射構件的覆蓋構件LID的半導體裝置即使在較高功能性的情況下也可以穩定地操作其中的電路。在本實施例的修改示例中，稍後描述的佈線襯底SUB1的結構可以應用於沒有圖4所示的覆蓋構件LID、鍵合層BND1和鍵合層BND2的半導體裝置。 ＜ 示例性電路結構 ＞

接下來，將描述圖4的半導體裝置PKG1中提供的電路的示例性結構。圖5是圖4的半導體裝置PKG1中提供的電路的示例性結構的示意圖。應注意的是，在半導體裝置PKG1中提供的多個電路中的一些、多個信號傳輸路徑中的一些以及多個電源路徑中的一些在圖5中作為示例圖示。

如圖5所示，根據本實施例的半導體裝置PKG1的半導體晶片CHP1包括類比電路AC1。在圖5的示例中，半導體晶片CHP1包括類比電路AC1和核心電路CC1，該核心電路CC1電耦合到類比電路AC1。類比電路AC1例如是PLL電路，該PLL電路被配置為生成與輸入信號的相位同步的新信號。

在圖5的示例中，信號（交流信號、高頻信號）SG1從半導體裝置PKG1的外部裝置輸入到類比電路AC1中。信號SG1經由佈線襯底SUB1的信號傳輸路徑PSG1輸入到半導體晶片CHP1的類比電路AC1中。類比電路AC1包括未圖示的相位比較器、濾波電路和振盪器，並且輸出與信號SG1的相位和未圖示的比較目標輸入信號的相位同步的新信號（交流信號、高頻信號）SG2。信號SG2被輸入到核心電路CC1中。核心電路CC1對輸入信號SG2執行資料處理（諸如運算處理），並且輸出信號（交流信號、高頻信號）SG3。信號SG3從半導體晶片CHP1的核心電路CC1經由佈線襯底SUB1的信號傳輸路徑PSG3輸出到未圖示的外部裝置。通過作為PLL電路的類比電路AC1，對要輸入到核心電路CC1中的信號SG2執行同步處理。因此，具有較小相位波動（抖動）的信號SG2被供應給核心電路CC1。核心電路CC1例如是數位電路，但也可以是類比電路。

半導體晶片CHP1包括被配置為向類比電路AC1供應（能夠供應）功率的功率電路AC2、以及被配置為向核心電路CC1供應（能夠供應）功率的功率電路CC2。電源電位VD1和參考電位VS1經由電源電路AC2被供應給類比電路AC1。另一個方面，電源電位VD2和參考電位VS2經由電源電路CC2被供應給核心電路CC1。

電源電位VD1經由佈線襯底SUB1的電源電位供應路徑PVD1被供應到半導體晶片CHP1的電源電路AC2。參考電位VS1經由佈線襯底SUB1的參考電位供應路徑PVS1被供應到半導體晶片CHP1的電源電路AC2。電源電位VD2經由佈線襯底SUB1的電源電位供應路徑PVD2被供應到半導體晶片CHP1的電源電路CC2。參考電位VS2經由佈線襯底SUB1的參考電位供應路徑PVS2被供應到半導體晶片CHP1的電源電路CC2。

應注意的是，參考電位VS1不同於電源電位VD1，並且可以是不同於地電位的電位。同樣地，參考電位VS2與電源電位VD2不同，也可以是地電位以外的電位。參考電位VS1可以與參考電位VS2相同或不同。如下所述，在本實施例中，即使參考電位VS1與參考電位VS2相同，參考電位供應路徑PVS1和參考電位供應路徑PVS2也由相互間隔的佈線圖案配置。

為了穩定地操作圖5的類比電路AC1，有必要減小經由電源電路AC2供應給類比電路AC1的電源電位VD1和參考電位VS1之間的電位差的變化。這是因為電源電位VD1和參考電位VS1之間的電位差的變化降低了從類比電路AC1輸出的信號SG2的品質。以下可以列舉為影響電源電位VD1和參考電位VS1之間的電位差變化的噪音源。例如，由作為高頻信號的信號SG1或信號SG3引起的雜訊可能影響電源電位VD1和參考電位VS1之間的電位差。進一步地，例如，電源電位VD2可能由於核心電路CC1的功率需求的影響而瞬間改變。此時，如果電源電位供應路徑PVD2被佈置在電源電位供應路徑PVD1和參考電位供應路徑PVS1附近，則電源電位VD2中導致的雜訊可能影響電源電位VD1和參考電位VS1之間的電位差。

為了減少雜訊對電源電位VD1和參考電位VS1之間的電位差的影響，優選地縮短電源電位供應路徑PVD1與參考電位供應路徑PVS1的路徑距離。縮短的路徑距離使得電源電位供應路徑PVD1和參考電位供應路徑PVS1的電感能夠減小，並且因此減小了雜訊的影響。

然而，隨著半導體裝置的更高功能性，每個半導體裝置的外部端子的數量趨於增加。進一步地，為了減小半導體裝置的尺寸，多個外部端子的佈置密度趨於高。電源電位供應路徑PVD1和參考電位供應路徑PVS1可能不可避免地更長。換句話說，如果即使當電源電位供應路徑PVD1和參考電位供應路徑PVS1的路徑距離很長時，也可以減小雜訊的影響，則可以提高設計的自由度。接下來的部分解釋了通過開發佈線襯底SUB1中的電源電位供應路徑PVD1和參考電位供應路徑PVS1的佈局來減少雜訊影響的技術。 ＜ 電源路徑的佈局 ＞

圖6是被配置為向圖5的類比電路供電的路徑的示意說明圖。在圖6中用虛線圖示了與半導體晶片CHP1重疊的區域R1的輪廓。

如圖6所示，半導體裝置PKG1包括多對電源電位供應路徑PVD1和參考電位供應路徑PVS1。電源電位供應路徑PVD1和參考電位供應路徑PVS1成對佈置。

凸塊電極3BP佈置在與半導體晶片CHP1重疊的區域R1內。在平面圖中，包括在電源電位供應路徑PVD1或參考電位供應路徑PVS1中的連接盤2LD被佈置在區域R1之外。被配置為主要向圖5的核心電路CC1供電的電源電位供應路徑PVD2和參考電位供應路徑PVS2中包括的連接盤被佈置在區域R1（特別是與圖5的核心電路CC1重疊的區域）中。因此，在區域R1中難以確保用於佈置包括在電源電位供應路徑PVD1或參考電位供應路徑PVS1中的連接盤2LD的空間。應注意的是，包括在電源電位供應路徑PVD1或參考電位供應路徑PVS1中的一些連接盤2LD可以佈置在區域R1內。

彼此電連接的凸塊電極3BP和連接盤2LD優選地在透視平面圖中彼此靠近佈置。然而，根據設計條件，連接盤2LD可能難以佈置在凸塊電極3BP附近。圖6的示例圖示了連接凸塊電極3BP和連接盤2LD的路徑距離相對較短的電源電位供應路徑PVD1S和參考電位供應路徑PVS1S，以及連接凸塊電極3BP和連接盤2LD的路徑距離相對較長的電源電位供應路徑PVD1L和參考電位供應路徑PVS1L。圖6進一步圖示了連接凸塊電極3BP和連接盤2LD的路徑距離相對中等的電源電位供應路徑PVD1M和參考電位供應路徑PVS1M。

電源電位供應路徑PVD1S和參考電位供應路徑PVS1S的路徑距離（凸塊電極3BP和連接盤2LD之間的路徑距離DVDS和路徑距離DVSS）例如是5 mm或更小。電源電位供應路徑PVD1M和參考電位供應路徑PVS1M的路徑距離（凸塊電極3BP和連接盤2LD之間的路徑距離DVDM和路徑距離DVSM）例如大於5 mm並且小於等於7 mm。電源電位供應路徑PVD1L和參考電位供應路徑PVS1L的路徑距離（凸塊電極3BP和連接盤2LD之間的路徑距離DVDL和路徑距離DVSL）例如大於7mm。電源電位供應路徑PVD1L和參考電位供應路徑PVS1L的路徑距離可以是10 mm或更大。

圖6所示的路徑距離之間的關係可以表示如下。包括半導體晶片CHP1（參見圖4）的凸塊電極3BP和佈線襯底SUB1的連接盤2LD之間的電源電位圖案LVD1（參見稍後描述的圖11）的電源電位供應路徑PVD1L的路徑距離，被假定為路徑距離DVDL。包括半導體晶片CHP1的凸塊電極3BP和佈線襯底SUB1的連接盤2LD之間的參考電位圖案LVS1（參見稍後描述的圖11）的參考電位供應路徑PVS1L的路徑距離，被假定為路徑距離DVSL。包括半導體晶片CHP1的凸塊電極3BP與佈線襯底SUB1的連接盤2LD之間的電源電位圖案LVD3（參見稍後描述的圖7）的電源電位供應路徑PVD1S的路徑距離，被假定為路徑距離DVDS。包括半導體晶片CHP1的凸塊電極3BP和佈線襯底SUB1的連接盤2LD之間的參考電位圖案LVS3（參見稍後描述的圖7）的參考電位供應路徑PVS1S的路徑距離，被假定為路徑距離DVSS。包括半導體晶片CHP1的凸塊電極3BP（參見圖4）和佈線襯底SUB1的連接盤2LD之間的電源電位圖案LVD4（參見稍後描述的圖9）的電源電位供應路徑pvdm的路徑距離，被假定為路徑距離DVDM。包括半導體晶片CHP1的凸塊電極3BP和佈線襯底SUB1的連接盤2LD之間的參考電位圖案LVS4（參見稍後描述的圖9）的參考電位供應路徑PVS1M的路徑距離，被假定為路徑距離DVSM。在此情況下，路徑距離DVDL比路徑距離DVDM更長、路徑距離DVDS、路徑距離DVSM和路徑距離DVSS。路徑距離DVSL比路徑距離DVDM、路徑距離DVDS、路徑距離DVSM和路徑距離DVSS更長。路徑距離DVDM比路徑距離DVDS和路徑距離DVSS更長。路徑距離DVSM比路徑距離DVDS和路徑距離DVSS更長。

特別地，在圖6的示例中，雜訊對策需要優先應用於電源電位供應路徑PVD1L和參考電位供應路徑PVS1L。雜訊對策需要優先應用於電源電位供應路徑PVD1M和參考電位供應路徑PVS1M，而不是電源電位供應路徑PVD1S和參考電位供應路徑PVS1S。將在下面詳細描述雜訊對策。 ＜ 第一雜訊對策 ＞

作為第一雜訊對策，將首先描述有效適用於圖6所示的電源電位供應路徑PVD1S和參考電位供應路徑PVS1S的雜訊對策。圖7是圖6所示的用於電源電位供應路徑和參考電位供應路徑的示例性雜訊對策的放大平面圖。圖8是沿著圖7的線B-B截取的放大橫截面視圖。給出圖7和圖8中的符號以示意性地示出配置電源電位供應路徑PVD1的電源電位圖案LVD3和配置參考電位供應路徑PVS1的參考電位圖案LVS3之間的電感耦合狀態。在圖4所示的佈線層中，圖7所示的佈線層例如是佈線層WL7。如圖4和圖8所示，佈線層中的佈線層WL7是繼佈線層WL8之後最接近佈線襯底SUB1的下表面2b的層。儘管未圖示，但是與修改示例中的圖7中的電源電位圖案LVD3和參考電位圖案LVS3類似的圖案可以佈置在佈線層WL7之外的佈線層中。

電感耦合電源電位圖案LVD3和參考電位圖案LVS3的方法作為減少雜訊對圖6所示的電源電位供應路徑PVD1和參考電位供應路徑PVS1的影響的方法是有效的。電感耦合是指電源電位供應路徑和參考電位供應路徑之間的互感主要起作用的狀態。當電源電位供應路徑和參考電位供應路徑電感耦合時，可以通過互感來減小路徑之間的回路電感。因此，可以抑制相對於高頻電流分量的電壓變化（換句話說，可以降低自雜訊）。例如，當高頻雜訊或脈衝雜訊在被供應固定電位的電源電位圖案LVD3上時，如果電源電位圖案LVD3和參考電位圖案LVS3電感耦合，則可以抑制關於在回路路徑中流動的高頻電流分量的電位變化。

如圖7所示，電源電位圖案LVD3和參考電位圖案LVS3形成在同一佈線層WL7中。電源電位圖案LVD3和參考電位圖案LVS3在相同的方向上延伸，同時在平面圖中彼此相鄰。電源電位圖案LVD3與參考電位圖案LVS3如圖7和圖8中用電容器電路符號示意性地圖示的那樣電感耦合。

使用電感耦合電源電位圖案LVD3和參考電位圖案LVS3的雜訊對策的效果，與電源電位圖案LVD3和參考電位圖案LVS3之間的互感的大小成比例。因此，經由絕緣層2e彼此面對的電源電位圖案LVD3和參考電位圖案LVS3的面對路徑寬度越大，並且此外，面對圖案之間的間隔距離越小，雜訊對策效果越好。應注意的是，面對路徑寬度是指電源電位供應路徑和參考電位供應路徑彼此面對的部分的寬度。在圖8的示例中，電源電位圖案LVD3和參考電位圖案LVS3的每個厚度（圖8的Z方向上的每個長度）對應於面對路徑寬度。因此，在圖8的示例中，彼此平行的電源電位圖案LVD3和參考電位圖案LVS3的厚度優選地更大，並且電源電位圖案LVD3和參考電位圖案LVS3之間的間隔距離優選地更短。

在圖7的平面圖中，導體圖案2CP分別與電源電位圖案LVD3和參考電位圖案LVS3相鄰佈置。導體圖案2CP是供應任何電位的路徑。例如，導體圖案2CP配置圖5中描述的電源電位供應路徑PVD2或參考電位供應路徑PVS2。替代地，圖7所示的導體圖案2CP可以配置未圖示的其他電位供應路徑。

佈線襯底SUB1包括能夠將參考電位VS2供應給除圖5的類比電路AC1之外的電路（諸如圖5的核心電路CC1）的參考電位圖案LVS2（參見圖8）。參考電位圖案LVS2是配置圖5的參考電位供應路徑PVS2的一部分的導體圖案。如圖8所示，參考電位圖案LVS2形成在佈線層WL6和佈線層WL8中，佈線層WL6和佈線層WL8在佈線襯底SUB1的佈線層中，與形成電源電位圖案LVD3和參考電位圖案LVS3的佈線層WL7相鄰，並且與電源電位圖案LVD3和參考電位圖案LVS3重疊。佈線層WL6和佈線層WL8中的參考電位圖案LVS2優選地在相同方向上延伸，同時與電源電位圖案LVD3和參考電位圖案LVS3重疊。

參考電位圖案LVS2用作被配置為抑制周圍雜訊到達電源電位圖案LVD3和參考電位圖案LVS3的電磁遮罩。當如圖8所示提供用作電磁遮罩的參考電位圖案LVS2時，可以減少施加到電源電位圖案LVD3和參考電位圖案LVS3的雜訊。

圖7和圖8的示例示出了這種實施例，其中電源電位圖案LVD3和參考電位圖案LVS3形成在佈線層WL7中，並且因此用作電磁遮罩的參考電位圖案LVS2佈置在佈線層WL6和佈線層WL8中。在修改示例中，電源電位圖案LVD3和參考電位圖案LVS3可以形成在佈線層WL8中。在此情況下，如果參考電位圖案LVS2佈置在佈線層WL7中，則佈線層WL6的結構不受特別限制。

在圖7和圖8所示的方法中，電源電位圖案LVD3和參考電位圖案LVS3的厚度難以顯著增加。圖8所示的電源電位圖案LVD3和參考電位圖案LVS3的厚度例如約為10 μm至20 μm。因此，電源電位圖案LVD3和參考電位圖案LVS3之間的互感的上限較低。因此，圖7和圖8所示的方法對於例如具有長距離和大路徑電感的路徑（諸如圖6的電源電位供應路徑PVD1M或電源電位供應路徑PVD1L）上的雜訊對策的有效性有限。

如上面所描述的，圖6所示的電源電位供應路徑PVD1S和參考電位供應路徑PVS1S分別具有5 mm或更小的路徑距離DVDS和路徑距離DVSS，並且具有小的路徑電感（具有比例如電源電位供應路徑PVD1M或電源電位供應路徑PVD1L更小的路徑電感）。因此，如圖7所示，即使當電源電位圖案LVD3和參考電位圖案LVS3形成在同一佈線層WL7中時，電源電位圖案LVD3和參考電位圖案LVS3的情況也可以降低雜訊。 ＜ 第二雜訊對策 ＞

作為第二雜訊對策，下面將描述有效地適用於圖6所示的電源電位供應路徑PVD1M和電源電位供應路徑PVD1L的雜訊對策技術。下面將在假設電源電位圖案LVD1和參考電位圖案LVS1中的至少一個佈置在最下面的佈線層WL8中的情況下，描述第二雜訊對策和第三雜訊對策。除圖4的佈線層WL1至WL8之外，添加用於雜訊對策的新佈線層的方法也是值得考慮的。然而，佈線層數的增加導致缺點，諸如半導體裝置厚度的增加、製造佈線襯底的步驟的增加、或由於製造佈線襯底的材料數量的增加而導致的製造成本的增加。因此，本發明人研究了通過使用最下面的佈線層WL8而不添加用於雜訊對策的佈線層來降低雜訊的技術。

圖9是圖6所示的用於電源電位供應路徑和參考電位供應路徑的另一個示例性雜訊對策的放大平面圖。圖10是沿著圖9的線C-C截取的放大橫截面視圖。在圖9和圖10所示的示例性雜訊對策中，電源電位圖案LVD1和參考電位圖案LVS1間隔佈置在相鄰的佈線層中。如果圖9的佈線層WL7和佈線層WL8的圖示彼此重疊，則電源電位圖案LVD4和參考電位圖案LVS4難以彼此區分。因此，圖9需要在透視平面圖中圖示佈線層WL7和佈線層WL8，但是圖示了佈線層WL7的一部分和與其重疊的佈線層WL8的一部分以豎直佈置。當從下表面2b（參見圖10）觀看佈線襯底SUB1時，圖9精確地圖示了透視平面圖中電源電位圖案LVD4、參考電位圖案LVS4和連接盤2LD之間的位置關係，並且圖9可以被視為透視平面圖。稍後描述的圖11、圖14、圖15和圖16中的每一個也是圖示佈線層WL7的一部分和與其重疊的佈線層WL8的一部分以類似於圖9的方式豎直佈置的圖，並且這些圖中的每一個都可以被視為透視平面圖。稍後描述的圖17和圖18中的每一者都是圖示佈線層WL6的一部分、與其重疊的佈線層WL7的一部分以及與其重疊的佈線層WL8的一部分的圖以類似於圖9的方式豎直佈置，並且這些圖中的每一者都可以被視為透視平面圖。

給出圖9和圖10中的符號以示意性地圖示電源電位圖案LVD4和參考電位圖案LVS4電感耦合的狀態。

圖5的類比電路AC1與能夠向類比電路AC1供應電源電位VD1的電源電位圖案LVD4（參見圖9）和能夠向類比電路AC1供應參考電位VS1的參考電位圖案LVS4（參見圖9）電連接。圖9和圖10所示的電源電位圖案LVD4配置了圖5的電源電位供應路徑PVD1M的一部分。參考電位圖案LVS4配置圖5的參考電位供應路徑PVS1M的一部分。

如圖9和圖10所示，電源電位圖案LVD4和參考電位圖案LVS4中的一者設置在佈線層WL8中，並且電源電位圖案LVD4和參考電位圖案LVS4中的另一者設置在佈線層WL7中。應注意的是，圖9和圖10的示例示出了電源電位圖案LVD4設置在佈線層WL8中，而參考電位圖案LVS4設置在佈線層WL7中。然而，在修改示例中，參考電位圖案LVS4可以設置在佈線層WL8中，而電源電位圖案LVD4可以設置在佈線層WL7中。

電源電位圖案LVD4和參考電位圖案LVS4在相同方向上延伸，同時在透視平面圖中相互重疊。電源電位圖案LVD4和參考電位圖案LVS4中的被佈置在佈線層WL8中的一個圖案（即圖10中的電源電位圖案LVD4）被形成為以寬度WV4延伸。佈置在佈線層WL7中的另一個圖案（即圖10中的參考電位圖案LVS4）類似地形成為以寬度WV4延伸。

在圖10的雜訊對策的情況下，電源電位圖案LVD4和參考電位圖案LVS4在佈線襯底SUB1的厚度方向上（在圖10中的Z方向上）經由用作電介質體的絕緣層2e彼此面對。因此，電源電位圖案LVD4和參考電位圖案LVS4的面對部分的面積可以大於圖7和圖8的示例中的面積。在圖9的示例中，寬度WV4例如是約50 μm至200 μm，並且大於圖10所示的電源電位圖案LVD4和參考電位圖案LVS4的厚度TV4（例如，約10 μm至20 μm）。因此，電源電位圖案LVD4和參考電位圖案LVS4之間的互感大於圖7所示的電源電位圖案LVD3和參考電位圖案LVS3之間的互感。類似於圖10所示的電源電位圖案LVD4和參考電位圖案LVS4的厚度TV4，稍後描述的圖11至圖16、圖18和圖19所示的電源電位圖案LVD1和參考電位圖案LVS1的厚度也是例如約10 μm至20 μm。

圖9和圖10的配置特別適用於具有較長路徑距離的電源電位供應路徑，諸如圖6所示的電源電位供應路徑PVD1M或電源電位供應路徑PVD1L。稍後描述的圖12和圖13的配置對於圖6的電源電位供應路徑PVD1L更有效。

在圖9的示例中，在佈線層WL8中，電源電位圖案LVD4佈置在與電源電位圖案LVD4延伸的方向（在圖9中為X方向）交叉（在圖9中為正交）的Y方向上、在連接盤2LD中的兩個相鄰連接盤2LD之間。寬度WV4小於Y方向上相鄰連接盤2LD之間的中心到中心的距離PLD並且小於間隔距離GLD。 ＜ 第三雜訊對策 ＞

接下來，作為第三雜訊對策，下面將描述特別有效地適用於圖6所示的電源電位供應路徑PVD1L的雜訊對策技術。圖11是圖6所示的用於電源電位供應路徑和參考電位供應路徑的又一個示例性雜訊對策的放大平面圖。圖12是沿著圖11的線D-D截取的放大橫截面視圖。圖13是圖11所示的僅電源電位圖案和參考電位圖案的放大平面圖。在圖11至圖13所示的示例性雜訊對策中，電源電位圖案LVD1和參考電位圖案LVS1間隔佈置在相鄰的佈線層中。因此，類似於圖9，圖11圖示了豎直佈置的佈線層WL7的一部分和與其重疊的佈線層WL8的一部分。給出圖11和圖12中的符號以示意性地圖示電源電位圖案LVD1和參考電位圖案LVS1電感耦合的狀態。

圖5的類比電路AC1與能夠向類比電路AC1供應電源電位VD1的電源電位圖案LVD1（參見圖11）和能夠向類比電路AC1供應參考電位VS1的參考電位圖案LVS1（參見圖11）電連接。圖11和圖12所示的電源電位圖案LVD1配置了圖5的電源電位供應路徑PVD1L的一部分。參考電位圖案LVS1配置圖5的參考電位供應路徑PVS1L的一部分。

如圖11和圖12所示，電源電位圖案LVD1和參考電位圖案LVS1中的一者設置在佈線層WL8中，並且電源電位圖案LVD1和參考電位圖案LVS1中的另一者設置在佈線層WL7中。應注意的是，圖11和圖12的示例示出了電源電位圖案LVD1設置在佈線層WL8中，而參考電位圖案LVS1設置在佈線層WL7中。然而，在修改示例中，參考電位圖案LVS1可以設置在佈線層WL8中，而電源電位圖案LVD1可以設置在佈線層WL7中。

如圖11和圖12所示，電源電位圖案LVD1和參考電位圖案LVS1中的一者設置在佈線層WL8中，並且電源電位圖案LVD1和參考電位圖案LVS1中的另一者設置在佈線層WL7中。圖11和12的示例圖示了電源電位圖案LVD1設置在佈線層WL8中，參考電位圖案LVS1設置在佈線層WL7中，但是在修改示例中，參考電位圖案LVS1可以設置在佈線層WL8中，電源電位圖案LVD1可以設置在佈線層WL7中。

如圖11所示，電源電位圖案LVD1和參考電位圖案LVS1中的一個圖案（圖11的示例中的電源電位圖案LVD1）被佈置在佈線層WL8中，具有沿著連接盤2LD中與電源電位圖案LVD1相鄰佈置的連接盤2LD的外邊緣延伸的平面形狀。電源電位圖案LVD1包括多個寬幅部分LWD1（參見圖13）和多個窄幅部分LND1（參見圖13），多個寬幅部分在與電源電位圖案LVD1延伸的方向（在圖11中為在X方向上）交叉（在圖11中為正交）的Y方向上具有寬度WV1W，並且多個窄幅部分在Y方向上具有小於寬度WV1W的寬度WV1N。

如圖13所示，寬幅部分LWD1和窄幅部分LND1在電源電位圖案LVD1延伸的方向（X方向）上交替佈置。如圖11所示，寬度WV1W大於Y方向上經由電源電位圖案LVD1的相鄰連接盤2LD之間的間隔距離GLD。

窄幅部分LND1（參見圖13）和寬幅部分LWD1（參見圖13）與電源電位圖案LVD1和參考電位圖案LVS1中的一個圖案（圖11的示例中的參考電位圖案LVS1）重疊，該一個圖案佈置在佈線層WL7中。

如圖12所示，在第三雜訊對策的情況下，由於寬幅部分LWD1的存在，電源電位圖案LVD1和參考電位圖案LVS1的面對部分的面積可以大於圖10的第二雜訊對策的面積。在圖11的示例中，寬度WV1W是例如約200 μm至800 μm，並且大於圖9所示的電源電位圖案LVD4和參考電位圖案LVS4的寬度WV4。因此，電源電位圖案LVD1和參考電位圖案LVS1之間的互感，遠大於圖9和圖10所示的電源電位圖案LVD4和參考電位圖案LVS4之間的互感。因此，即使當圖11至圖13的第三雜訊對策被應用於路徑距離DVDL（或路徑距離DVSL）為7mm或更大的路徑時，諸如圖6所示的電源電位供應路徑PVD1L或參考電位供應路徑PVS1L，也可以降低電源電位供應路徑PVD1L上的雜訊影響。

如圖13中的寬幅部分LWD1和窄幅部分LND1的範圍所示，寬幅部分LWD1被定義為電源電位圖案LVD1中以可以基本上被認為是恒定的寬度WV1W延伸的部分。寬度WV1W寬於（大於）相鄰連接盤2LD之間的間隔距離GLD。以此方式，由於提供了寬度WV1W大於間隔距離GLD的寬幅部分LWD1，所以圖11和12的第三雜訊對策可以提供高於圖9和圖10的第二雜訊對策的雜訊降低效果。

在圖11的示例中，寬度WV1W窄於（小於）在Y方向上相鄰連接盤2LD之間的中心到中心的距離PLD。在下面描述的修改示例中，寬度WV1W可以寬於（大於）在Y方向上的相鄰連接盤2LD之間的中心到中心的距離PLD。

窄幅部分LND1被定義為寬度小於寬度WV1W的部分。因此，如圖13所示，窄幅部分LND1的寬度不總是恒定的。窄幅部分LND1的寬度中的最小寬度WV1N小於圖11的相鄰連接盤之間的間隔距離GLD。如圖11所示，窄幅部分LND1（參見圖13）包括寬於相鄰連接盤2LD之間的間隔距離GLD的部分。窄幅部分LND1的形狀由諸如與電源電位圖案LVD1相鄰的連接盤2LD的導體圖案的形狀確定。因此，圖13的窄幅部分LND1的形狀是示例性的，並且可以進行各種修改。然而，電源電位圖案LVD1被佈置成在Y方向上在相鄰的連接盤2LD之間延伸，並且因此窄幅部分LND1中的每一個包括寬度WV1N窄於（小於）相鄰的連接盤2LD之間的間隔距離GLD的至少一部分。

接下來，將描述佈置在佈線層WL7中以面對佈置在佈線層WL8中的電源電位圖案LVD1的參考電位圖案LVS1的形狀。如圖13所示，在本實施例中，電源電位圖案LVD1和參考電位圖案LVS1具有類似的平面形狀。

更特別地，電源電位圖案LVD1和參考電位圖案LVS1的被佈置在佈線層WL7中的一個圖案（圖11的示例中的參考電位圖案LVS1），被形成為在透視平面圖中與形成在佈線層WL8中的圖案（圖11的示例中的電源電位圖案LVD1）的形狀相似。

具有寬度WV1W的多個寬幅部分LWS1（參見圖13）和具有小於寬度WV1W的寬度（諸如寬度WV1N）的多個窄幅部分LNS1（參見圖13）設置在與參考電位圖案LVS1延伸的方向（X方向）交叉（在圖11中正交）的Y方向上。寬幅部分LWS1和窄幅部分LNS1在參考電位圖案LVS1延伸的方向（X方向）上交替佈置。在透視平面圖中，窄幅部分LND1和窄幅部分LNS1彼此重疊，並且寬幅部分LWD1和寬幅部分LWS1彼此重疊。

應注意的是，通過用參考電位圖案LVS1替換電源電位圖案LVD1，寬幅部分LWS1的定義可應用於寬幅部分LWD1的定義。類似地，通過用參考電位圖案LVS1替換電源電位圖案LVD1，窄幅部分LNS1的定義可應用於窄幅部分LND1的定義。

以此方式，當參考電位圖案LVS1的平面形狀和電源電位圖案LVD1的平面形狀彼此相同時，當窄幅部分LND1和窄幅部分LNS1彼此重疊時，以及當寬幅部分LWD1和寬幅部分LWS1彼此重疊時，參考電位圖案LVS1和電源電位圖案LVD1大部分彼此面對。此情況特別有利，因為能夠使雜訊從其他電源路徑或信號傳輸路徑進入的路徑變得更小。

在圖11的示例中，短語「與形成……相似」是指參考電位圖案LVS1和電源電位圖案LVD1以相同的形狀形成。但是，這並不排除由於加工精度的原因，在形狀上略有差異。例如，由於佈線層WL7或佈線層WL8的佈局的限制，參考電位圖案LVS1的形狀和電源電位圖案LVD1的形狀可以部分地不相同。換句話說，「與形成……相似」的含義不限於所有路徑中的參考電位圖案LVS1的形狀與電源電位圖案LVD1的形狀之間的完美匹配。即使在此情況下，如果參考電位圖案LVS1的形狀與電源電位圖案LVD1的形狀部分匹配，則在匹配部分處實現本節中描述的雜訊對策的效果。

然而，優選地，參考電位圖案LVS1中的所有路徑的80％或更多，以及電源電位圖案LVD1中的所有路徑的80％或更多，形成為相同的形狀並且被佈置成彼此重疊。這裡描述的參考電位圖案LVS1中的所有路徑被定義為從參考電位圖案LVS1的一端（連接到未圖示的通孔佈線的通孔連接盤）到其另一端（連接到參考電位圖案LVS1的通孔2LD）的路徑。電源電位圖案LVD1中的所有路徑被定義為從電源電位圖案LVD1的一端（連接到未圖示的通孔佈線的通孔連接盤）到其另一端（連接到電源電位圖案LVD1的通孔2LD）的路徑。

除非特別描述了具有不同含義的解釋，否則以下描述中的短語「A與形成B相似」以相同的含義使用。

儘管未圖示，但是在圖11和圖13的示例的修改示例中，形成在佈線層WL7中的參考電位圖案LVS1的平面形狀可以是具有在Y方向上延伸的寬度WV1W的帶狀形狀。即使在此情況下，圖11和圖13的電源電位圖案LVD1大部分面向參考電位圖案LVS1，並且因此此情況對於減少進入電源電位圖案LVD1的雜訊分量的對策是有效的。然而，在此類情況下，參考電位圖案LVS1的一部分與除電源電位圖案LVD1之外的導體圖案（諸如連接盤2LD）重疊。從抑制雜訊分量從連接盤2LD進入形成在佈線層WL7中的參考電位圖案LVS1的角度來看，參考電位圖案LVS1優選地形成為與形成如圖11和13所示的電源電位圖案LVD1的形狀相似。 ＜ 第三種雜訊對策的修改示例 ＞

接下來，將描述圖11至圖13中描述的第三雜訊對策的修改示例。圖14是圖6所示的用於電源電位供應路徑和參考電位供應路徑的又一個示例性雜訊對策的放大平面圖。給出圖14中的符號以示意性地圖示電源電位圖案LVD1和參考電位圖案LVS1電感耦合的狀態。在以下修改示例中，僅使用了圖11的放大平面圖，省略了圖12的放大橫截面視圖和圖13的放大平面圖，並且根據需要使用圖12和圖13進行描述。

圖14的修改示例與圖11的示例的不同之處在於，電源電位圖案LVD1中的寬幅部分LWD1（參見圖13）的寬度WV1W，和參考電位圖案LVS1中的寬幅部分LWD1（參見圖13）的寬度WV1W大得多。在圖9的示例和圖14的示例兩者中，連接盤2LD以相等的間隔佈置。在圖14的示例中，寬度WV1W大於在Y方向上經由電源電位圖案LVD1的連接盤2LD中的相鄰連接盤2LD之間的中心到中心的距離PLD。

在圖14的修改示例中，可以使電源電位圖案LVD1和參考電位圖案LVS1的面對部分的路徑寬度遠大於圖11的示例中的路徑寬度。因此，減少雜訊分量進入電源電位圖案LVD1或參考電位圖案LVS1的效果遠大於圖11的示例中的效果大。

另一個方面，在圖14的示例中，佈置在連接盤2LD之間的電源電位圖案LVD1的面積較大，並且因此，從增加設計連接到連接盤2LD的引出佈線的自由度（換句話說，設計佈線層WL8的自由度）的角度來看，圖11的示例更有利。也就是說，在圖11的示例中，寬度WV1W小於在Y方向上經由電源電位圖案LVD1的連接盤2LD中的相鄰連接盤2LD之間的中心到中心的距離PLD。在此情況下，可以使設計佈線層WL8的自由度高於圖14的修改示例中的自由度。

圖15是圖11的又一修改示例的放大平面圖。在圖15和圖16中，省略了為了示意性地圖示電源電位圖案LVD1和參考電位圖案LVS1電感耦合的狀態而給出的符號。圖15的修改示例與圖11的示例的不同之處在於，一些連接盤2LD位於由電源電位圖案LVD1包圍的位置。在圖15的修改示例中，電源電位圖案LVD1和參考電位圖案LVS1的面對部分的面積可以遠大於圖14的修改示例中的面積。因此，減少進入電源電位圖案LVD1或參考電位圖案LVS1的雜訊分量的效果遠大於圖14的示例中的效果。

在圖15的修改示例中，在Y方向上經由連接盤2LD設置有多個（圖15中為兩個）相鄰的窄幅部分LND1。儘管未圖示，但是可以使電源電位圖案LVD1中的寬幅部分LWD1的寬度WV1W大得多。

另一個方面，如上面所描述的，從增加設計佈線層WL8的自由度的角度來看，圖11的示例更有利。例如，在圖15的示例中，為了電連接其他佈線層和由電源電位圖案LVD1包圍的連接盤2LD，必須連接通孔佈線以與連接盤2LD重疊。

圖16是圖11的又一修改示例的放大平面圖。圖16的修改示例與圖9、圖11、圖14和圖15的示例的不同之處在於連接盤2LD的佈置圖案。在圖16的示例中，經由電源電位圖案LVD1的連接盤2LD中相鄰連接盤2LD之間的中心到中心的距離PLD1，大於在電源電位圖案LVD1延伸的方向（圖16中的X方向）上相鄰連接盤2LD之間的中心到中心的距離PLD2。窄幅部分LWD1的最小寬度（即寬度WV1N）大於中心到中心的距離PLD2。

圖16的修改示例具有圖15的修改示例中沒有被電源電位圖案LVD1包圍的連接盤2LD的結構。此結構使得電源電位圖案LVD1和參考電位圖案LVS1的面對部分的路徑寬度，遠大於圖15的修改示例中的路徑寬度。因此，減少進入電源電位圖案LVD1或參考電位圖案LVS1的雜訊分量的效果可以遠大於圖15的示例中的效果。

當電源電位圖案LVD1的一部分用於圖16的修改示例中的連接盤2LD時（或當焊球SB（參見圖4）連接到從覆蓋電源電位圖案LVD1的絕緣膜SR2（參見圖4）中形成的開口暴露的電源電位圖案LVD1時），可以抑制由於應用圖16的修改示例而導致的端子數量的減少。

圖14、圖15和圖16的修改示例圖示了佈置在佈線層WL7中的參考電位圖案LVS1具有與佈置在佈線層WL8中的電源電位圖案LVD1相同的平面形狀。然而，如上面所描述的，在修改示例中，形成在佈線層WL7中的參考電位圖案LVS1的平面形狀可以是具有在Y方向上延伸的寬度WV1W的帶狀。在圖14、圖15和圖16的示例的又一修改示例中，參考電位圖案LVS1可以佈置在佈線層WL8中，而電源電位圖案LVD1可以佈置在佈線層WL7中。 ＜ 使用電磁遮罩的雜訊對策 ＞

作為比圖7至圖16中描述的雜訊對策更有利的方面，將描述其中用作電磁遮罩的導體圖案佈置在電源電位圖案LVD1和參考電位圖案LVS1之間的重疊位置處的修改示例。圖17是在圖10所示的從最下麵的佈線層數起的第三佈線層中形成的導體圖案的示例性形狀的放大平面圖。佈線層WL6是繼佈線層WL7之後最接近下表面2b的層（參見圖4）。沿著圖17的線C-C截取的放大橫截面視圖類似於圖10的橫截面視圖，並且因此省略了對其的重複說明。給出圖17中的符號以示意性地圖示電源電位圖案LVD1和參考電位圖案LVS1電感耦合的狀態。

圖5中描述的佈線襯底SUB1包括能夠向除類比電路AC1之外的電路（諸如核心電路CC1）供應參考電位VS2的參考電位圖案LVS2（參見圖17）。如圖10所示，佈線襯底SUB1中的佈線層包括設置為繼佈線層WL7之後最接近下表面2b的佈線層WL6。如圖17所示，參考電位圖案LVS2設置在佈線層WL6中，並且與電源電位圖案LVD4和參考電位圖案LVS4重疊。被佈置成與電源電位圖案LVD4和參考電位圖案LVS4重疊的參考電位圖案LVS2用作電磁遮罩，並且因此防止雜訊分量從其他導體圖案進入電源電位圖案LVD4和參考電位圖案LVS4。

順便提及，可以使用能夠向除類比電路AC1之外的電路（諸如核心電路CC1）供應電源電位VD2的電源電位圖案（未圖示）來代替圖17的參考電位圖案LVS2。然而，參考電位圖案LVS2是配置參考電位供應路徑PVS2的一部分的導體圖案，該參考電位供應路徑PVS2被配置為向除類比電路AC1之外的許多電路供應參考電位，並且該導體圖案在佈線襯底SUB1中包括的導體圖案中具有最小的自雜訊。因此，特別地，參考電位圖案LVS2優選地用於用作電磁遮罩的導體圖案。

在圖17的示例中，電源電位圖案LVD4、參考電位圖案LVS4和參考電位圖案LVS2在相同方向上延伸，同時在透視平面圖中相互重疊。參考電位圖案LVS2的寬度WV2與電源電位圖案LVD4的寬度WV4和參考電位圖案LVS4的寬度WV4相同。換句話說，參考電位圖案LVS2具有與電源電位圖案LVD4和參考電位圖案LVS4相同的平面形狀。在圖17的示例的修改示例中，除佈置在圖17的佈線層WL7中的參考電位圖案LVS4之外，還可以佈置與佈置在參考電位圖案LVS4兩側的導體圖案2CP重疊的大面積參考電位圖案LVS2。

當供應給佈置在圖17的佈線層WL6中的參考電位圖案LVS2兩側的導體圖案2CP的電位，是不同於圖5的參考電位VS2的電位（或信號）時，通過將參考電位圖案LVS2的形狀最小化到足以用作電磁遮罩，提高了佈線層WL6的佈局的自由度。

圖18是在圖12所示的從最下麵的佈線層數起的第三佈線層中形成的導體圖案的示例性形狀的放大平面圖。佈線層WL6是繼佈線層WL7之後最接近下表面2b的層（參見圖4）。沿著圖18的線D-D截取的放大橫截面視圖類似於圖12的橫截面視圖，並且因此省略了對其的重複說明。

圖17中描述的電磁遮罩可與圖11至圖13中描述的結構結合應用。如圖18所示，參考電位圖案LVS2設置在佈線層WL6中，並且與電源電位圖案LVD1和參考電位圖案LVS1重疊。被佈置成與電源電位圖案LVD1和參考電位圖案LVS1重疊的參考電位圖案LVS2用作電磁遮罩，並且因此可以防止雜訊分量從其他導體圖案進入電源電位圖案LVD1和參考電位圖案LVS1。

在圖18的示例中，電源電位圖案LVD1中的寬幅部分LWD1（參見圖13）和窄幅部分LND1（參見圖13），以及參考電位圖案LVS1中的寬幅部分LWS1（參見圖13）和窄幅部分LNS1（參見圖13）與形成在佈線層WL6中的參考電位圖案LVS2重疊。

在圖18的示例的修改示例中，除佈置在圖18的佈線層WL7中的參考電位圖案LVS1之外，還可以佈置與佈置在參考電位圖案LVS1兩側的導體圖案2CP重疊的大面積參考電位圖案LVS2。在圖18的示例中，佈置在佈線層WL6中的參考電位圖案LVS2的平面形狀與佈置在佈線層WL7中的參考電位圖案LVS1的平面形狀以及佈置在佈線層WL8中的電源電位圖案LVD1的平面形狀相同。參考電位圖案LVS2、參考電位圖案LVS1和電源電位圖案LVD1在相同方向上延伸，同時在透視平面圖中相互重疊。

更特別地，形成在佈線層WL6中的參考電位圖案LVS2是被形成為在透視平面圖中，與形成在佈線層WL8中的電源電位圖案LVD1的形狀相似。具有寬度WV1W的多個寬幅部分LWS2和寬度小於寬度WV1W的多個窄幅部分LNS2設置在與參考電位圖案LVS2延伸的方向（X方向）交叉（在圖18中正交）的Y方向上。寬幅部分LWS2和窄幅部分LNS2在參考電位圖案LVS2延伸的方向（X方向）上交替佈置。在透視平面圖中，窄幅部分LND1和窄幅部分LNS2相互重疊並且寬幅部分LWD1和寬幅部分LWS2相互重疊。

如圖18所示，通過將參考電位圖案LVS2的形狀最小化到足以用作電磁遮罩，提高了佈線層WL6的佈局的自由度。

已經描述了使用參考電位圖案LVS2作為電磁遮罩的實施例，而圖17和圖18被作為代表性示例。然而，在圖17和圖18中描述的參考電位圖案LVS2可以佈置在圖14、圖15和圖16中描述的每個結構中的佈線層WL6（參見圖4）中。在此情況下，可以抑制雜訊分量從其他導體圖案進入圖14、圖15和圖16所示的電源電位圖案LVD1和參考電位圖案LVS1。 ＜ 圖案寬度 ＞

接下來，將描述圖9至圖18中描述的參考電位圖案LVS1、參考電位圖案LVS4、電源電位圖案LVD1和電源電位圖案LVD4的寬度。圖19是比較被配置為，向圖5所示的類比電路傳輸電信號的信號佈線的寬度，以及圖9或圖11所示的參考電位圖案和電源電位圖案的佈線寬度的平面圖。

圖5的佈線襯底SUB1包括佈線（信號佈線、信號佈線圖案）LSG（參見圖19），該佈線LSG配置信號傳輸路徑PSG1的一部分，該信號傳輸路徑PSG1被配置為將信號（電信號）SG1傳輸到類比電路AC1。換句話說，類比電路AC1與能夠向類比電路AC1傳輸電信號的佈線（信號佈線、信號佈線圖案）LSG電連接。如圖19所示，圖9中描述的電源電位圖案LVD4的寬度WV4和參考電位圖案LVS4的寬度WV4，大於佈線LSG的佈線寬度WSG。類似地，圖11中描述的電源電位圖案LVD1的最小寬度WV1N和參考電位圖案LVS1的最小寬度WV1N，大於佈線LSG的佈線寬度WSG。即使當被配置為向類比電路AC1供電的導體圖案如上面所描述的延伸時，其寬度也大於佈線LSG的佈線寬度WSG。因此，如上面所描述的，通過在厚度方向上重疊電源電位圖案LVD1和參考電位圖案LVS1，或在厚度方向上重疊電源電位圖案LVD4和參考電位圖案LVS4，可以增加互感，並且因此，可以增強降低進入雜訊的效果。 ＜ 圖案之間的間隔距離 ＞

接下來，將描述圖10和圖20所示的圖案之間的間隔距離。圖20是圖10或圖12的示例的修改示例的放大橫截面視圖。圖7至16中描述的雜訊對策及其修改示例是通過電感耦合耦合到類比電路的電源電位供應路徑和參考電位供應路徑來減少進入路徑的雜訊分量的技術。然而，從穩定對類比電路的電源的角度來看，優選地抑制雜訊進入電源路徑。

在圖20的示例中，佈置在佈線層WL8中的電源電位圖案LVD1（或電源電位圖案LVD4）和連接盤2LD之間的間隔距離GWL8大於佈線層WL7和佈線層WL8之間的層間距離G78。層間距離G78也可以被視為佈置在佈線層WL8中的導體圖案和佈置在佈線層WL7中的導體圖案之間在厚度方向上的間隔距離。當間隔距離GWL8大於層間距離G78時，可以防止雜訊分量進入，並且可以增加互感。

在上文中，已經基於實施例具體描述了本申請的發明人做出的發明。然而，不用說，本發明不限於前述實施例，並且可以在本發明的範圍內進行各種修改。

2b:下表面 2d:佈線 2e:絕緣層 2s:邊 2t:上表面 2v:通孔 3b:後表面 3s:邊 3t:前表面 2CP:導體圖案 2LD:連接盤 2PD:端子 2THW:通孔佈線 3BP:凸塊電極 3PD:電極 AC1:類比電路 BND1:鍵合層 BND2:鍵合層 CC1:核心電路 CHP1:半導體晶片 LID:覆蓋構件 LND1:窄幅部分 LNS1:窄幅部分 LWD1:寬幅部分 LWS1:寬幅部分 LVD1:電源電位圖案 LVD3:電源電位圖案 LVD4:電源電位圖案 LVS1:參考電位圖案 LVS2:參考電位圖案 LVS3:參考電位圖案 LVS4:參考電位圖案 PKG1:半導體裝置 PVS1:參考電位供應路徑 PVD1:電源電位供應路徑 PVS2:參考電位供應路徑 PVD2:電源電位供應路徑 SUB1:佈線襯底 SB:焊球 SG1:信號 SG2:信號 SG3:信號 SR1:絕緣膜 SR2:絕緣膜 VS1:參考電位 VD1:電源電位 VS2:參考電位 VD2:電源電位 UF:底部填充樹脂 WL1:佈線層 WL2:佈線層 WL3:佈線層 WL4:佈線層 WL5:佈線層 WL6:佈線層 WL7:佈線層 WL8:佈線層

圖1是根據一個實施例的半導體裝置的俯視圖。

圖2是圖1的半導體裝置的仰視圖。

圖3是其中移除了覆蓋構件的圖1所示的半導體裝置在佈線襯底上的內部結構的平面圖。

圖4是沿著圖1的線A-A截取的橫截面視圖。

圖5是包括在圖4的半導體裝置中的電路的示例性結構的示意圖。

圖6是被配置為向圖5的類比電路供電的路徑的示意說明圖。

圖7是圖6所示的用於電源電位供應路徑和參考電位供應路徑的示例性雜訊對策的放大平面圖。

圖8是沿著圖7的線B-B截取的放大橫截面視圖。

圖9是圖6所示的用於電源電位供應路徑和參考電位供應路徑的另一個示例性雜訊對策的放大平面圖。

圖10是沿著圖9的線C-C截取的放大橫截面視圖。

圖11是圖6所示的用於電源電位供應路徑和參考電位供應路徑的又一個示例性雜訊對策的放大平面圖。

圖12是沿著圖11的線D-D截取的放大橫截面視圖。

圖13是圖11所示的僅電源電位圖案和參考電位圖案的放大平面圖。

圖14是圖6所示的用於電源電位供應路徑和參考電位供應路徑的又一個示例性雜訊對策的放大平面圖。

圖15是圖11的另一個修改示例的放大平面圖。

圖16是圖11的又一修改示例的放大平面圖。

圖17是在圖10所示的從最低佈線層開始的第三佈線層中形成的導體圖案的示例性形狀的放大平面圖。

圖18是在圖12所示的從最下面的佈線層開始的第三佈線層中形成的導體圖案的示例性形狀的放大平面圖。

圖19是比較被配置為向圖5所示的類比電路傳輸電信號的信號佈線的寬度與圖9或圖11所示的參考電位圖案和電源電位圖案的佈線寬度之間的差異的平面圖。

圖20是圖10或圖12的修改示例的放大橫截面視圖。

2s:邊

2t:上表面

LID:覆蓋構件

PKG1:半導體裝置

SUB1:佈線襯底

Claims (17)

1. 一種半導體裝置，包括： 佈線襯底，具有上表面、與該上表面相對的下表面，以及設置在該上表面和該下表面之間的多個佈線層；以及 半導體晶片，具有第一表面、形成在該第一表面上的多個凸塊電極、以及與該第一表面相對的第二表面，該半導體晶片經由該多個凸塊電極安裝在該佈線襯底的該上表面上， 其中該半導體晶片包括第一類比電路， 其中該佈線襯底的該多個佈線層包括： 第一佈線層，其在該多個佈線層之中最接近該下表面，並且設置有多個連接盤圖案；以及 第二佈線層，其是繼該第一佈線層之後最接近該下表面， 其中能夠向該第一類比電路供應第一電源電位的第一電源電位圖案以及能夠向該第一類比電路供應第一參考電位的第一參考電位圖案是與該第一類比電路電連接， 其中該第一電源電位圖案和該第一參考電位圖案中的一者設置在該第一佈線層中， 其中該第一電源電位圖案和該第一參考電位圖案中的另一者設置在該第二佈線層中，並且 其中該第一電源電位圖案和該第一參考電位圖案在彼此相同的方向上延伸，並且同時彼此重疊。
2. 如請求項1所述的半導體裝置， 其中在該第一電源電位圖案和該第一參考電位圖案之中，形成在該第一佈線層中的第一圖案被配置為： 沿著在該多個連接盤圖案之中與該第一圖案相鄰的連接盤圖案的外邊緣具有平面形狀，並且 包括在與該第一圖案延伸的方向交叉的第一方向上具有第一寬度的多個第一寬幅部分、以及在該第一方向上具有小於該第一寬度的寬度的多個第一窄幅部分， 其中該多個第一寬幅部分和該多個第一窄幅部分在該第一圖案延伸的該方向上交替佈置， 其中該第一寬度大於在該第一方向上經由該第一圖案的相鄰連接盤圖案之間的間隔距離，並且 其中該多個第一窄幅部分和該多個第一寬幅部分是與在該第一電源電位圖案和該第一參考電位圖案之中形成在該第二佈線層中的第二圖案重疊。
3. 如請求項2所述的半導體裝置， 其中在該第一電源電位圖案和該第一參考電位圖案之中形成在該第二佈線層中的該第二圖案被配置為： 形成為在透視平面圖中與形成在該第一佈線層中的該第一圖案的形狀相似，並且 包括在與該第二圖案延伸的方向交叉的第二方向上具有該第一寬度的多個第二寬幅部分、以及寬度小於該第一寬度的多個第二窄幅部分， 其中該多個第二寬幅部分和該多個第二窄幅部分在該第二圖案延伸的該方向上交替佈置，並且 其中該多個第一窄幅部分和該多個第二窄幅部分相互重疊，並且該多個第一寬幅部分和該多個第二寬幅部分相互重疊。
4. 如請求項2所述的半導體裝置， 其中該多個連接盤圖案以相等的間隔佈置，並且 其中該第一寬度大於在該多個連接盤圖案之中、在該第一方向上經由該第一圖案的相鄰連接盤圖案之間的中心到中心的距離。
5. 如請求項4所述的半導體裝置， 其中該多個連接盤圖案中的一些連接盤圖案是位於被該第一圖案包圍的位置。
6. 如請求項2所述的半導體裝置， 其中該多個連接盤圖案以相等的間隔佈置，並且 該第一寬度小於在該多個連接盤圖案之中、在該第一方向上經由該第一圖案的相鄰連接盤圖案之間的中心到中心的距離。
7. 如請求項2所述的半導體裝置， 其中在該多個連接盤圖案之中、經由該第一圖案彼此相鄰的連接盤圖案之間的第一中心到中心的距離是比在該第一圖案延伸的該方向上彼此相鄰的連接盤圖案之間的第二中心到中心的距離更長，並且 該多個第一窄幅部分的最小寬度大於該第二中心到中心的距離。
8. 如請求項1所述的半導體裝置， 其中該佈線襯底包括第二參考電位圖案，該第二參考電位圖案能夠向除該第一類比電路之外的第一電路供應第二參考電位， 其中該佈線襯底中的該多個佈線層還包括第三佈線層，該第三佈線層是繼該第二佈線層之後最接近該下表面， 並且 其中該第二參考電位圖案被設置在該第三佈線層中，並且與該第一電源電位圖案和該第一參考電位圖案重疊。
9. 如請求項8所述的半導體裝置， 其中該第一電源電位圖案、該第一參考電位圖案和該第二參考電位圖案是在彼此相同的方向上延伸，並且同時彼此重疊。
10. 如請求項9所述的半導體裝置， 其中在該第一電源電位圖案和該第一參考電位圖案之中、形成在該第一佈線層中的該第一圖案被配置為： 沿著該多個連接盤圖案之中與該第一圖案相鄰的連接盤圖案的外邊緣具有平面形狀，並且 包括在與該第一圖案延伸的方向交叉的第一方向上具有第一寬度的多個第一寬幅部分、以及在該第一方向上具有小於該第一寬度的寬度的多個第一窄幅部分， 其中該多個第一寬幅部分和該多個第一窄幅部分在該第一圖案延伸的該方向上交替佈置， 其中該第一寬度大於在該第一方向上經由該第一圖案的相鄰連接盤圖案之間的間隔距離，並且 其中該多個第一窄幅部分和該多個第一寬幅部分是與在該第一電源電位圖案和該第一參考電位圖案之中、形成在該第二佈線層中的第二圖案重疊，並且與形成在該第三佈線層中的該第二參考電位圖案重疊。
11. 如請求項10所述的半導體裝置， 其中在該第一電源電位圖案和該第一參考電位圖案之中形成在該第二佈線層中的該第二圖案被配置為： 形成為在透視平面圖中與形成在該第一佈線層中的該第一圖案的形狀相似，並且 包括在與該第二圖案延伸的方向交叉的第二方向上具有該第一寬度的多個第二寬幅部分、以及寬度小於該第一寬度的多個第二窄幅部分， 其中該多個第二寬幅部分和該多個第二窄幅部分在該第二圖案延伸的該方向上交替佈置，並且 其中該多個第一窄幅部分和該多個第二窄幅部分相互重疊，該多個第一寬幅部分和該多個第二寬幅部分相互重疊，並且在透視平面圖中，該多個第一窄幅部分、該多個第二窄幅部分、該多個第一寬幅部分和該多個第二寬幅部分是與形成在該第三佈線層中的該第二參考電位圖案重疊。
12. 如請求項1所述的半導體裝置， 其中第三電源電位圖案和第三參考電位圖案還與該第一類比電路電連接，該第三電源電位圖案能夠向該第一類比電路供應該第一電源電位，並且該第三參考電位圖案能夠向該第一類比電路供應該第一參考電位， 其中該第三電源電位圖案和該第三參考電位圖案是形成在該多個佈線層之中彼此相同的佈線層中， 其中該第三電源電位圖案和該第三參考電位圖案是在彼此相同的方向上延伸，並同時在平面圖中彼此相鄰，並且 其中假設第一電源電位供應路徑的路徑距離被假定為第一路徑距離，該第一電源電位供應路徑的該路徑距離是從該半導體晶片的相應凸塊電極到該佈線襯底的相應連接盤圖案，該相應連接盤圖案包括該第一電源電位圖案， 假設第一參考電位供應路徑的路徑距離被假定為第二路徑距離，該第一參考電位供應路徑的該路徑距離是從該半導體晶片的該相應凸塊電極到該佈線襯底的該相應連接盤圖案，該相應連接盤圖案包括該第一參考電位圖案， 假設第三電源電位供應路徑的路徑距離被假定為第三路徑距離，該第三電源電位供應路徑的該路徑距離是從該半導體晶片的該相應凸塊電極到該佈線襯底的該相應連接盤圖案，該相應連接盤圖案包括該第三電源電位圖案，並且 假設第三參考電位供應路徑的路徑距離被假定為第四路徑距離，該第三參考電位供應路徑的該路徑距離是從該半導體晶片的該相應凸塊電極到該佈線襯底的該相應連接盤圖案，該相應連接盤圖案包括該第三參考電位圖案， 該第一路徑距離比該第三路徑距離和該第四路徑距離中的每個距離更長，並且該第二路徑距離比該第三路徑距離和該第四路徑距離中的每個距離更長。
13. 如請求項12所述的半導體裝置， 其中該佈線襯底包括第二參考電位圖案，該第二參考電位圖案能夠將第二參考電位供應到除該第一類比電路之外的第一電路，並且 其中該第二參考電位圖案形成在該佈線襯底中的該多個佈線層之中、與形成有該第三電源電位圖案和該第三參考電位圖案的佈線層相鄰的佈線層中，並且與該第三電源電位圖案和該第三參考電位圖案重疊。
14. 如請求項2所述的半導體裝置， 其中該第一類比電路是與第四電源電位圖案和第四參考電位圖案電連接，該第四電源電位圖案能夠向該第一類比電路供應該第一電源電位，該第四參考電位圖案能夠向該第一類比電路供應該第一參考電位， 其中該第四電源電位圖案和該第四參考電位圖案中的一者設置在該第一佈線層中， 其中該第四電源電位圖案和該第四參考電位圖案中的另一者設置在該第二佈線層中， 其中該第四電源電位圖案和該第四參考電位圖案在相同方向上延伸，並且同時在透視平面圖中相互重疊， 其中在該第四電源電位圖案和該第四參考電位圖案之中形成在該第一佈線層中的第三圖案是以第三寬度延伸， 其中該第三寬度小於在與該第三圖案延伸的方向交叉的第三方向上經由該第三圖案的相鄰連接盤圖案之間的間隔距離，並且 其中假設第一電源電位供應路徑的路徑距離被假定為第一路徑距離，該第一電源電位供應路徑的該路徑距離是從該半導體晶片的相應凸塊電極到該佈線襯底的相應連接盤圖案，該相應連接盤圖案包括該第一電源電位圖案， 假設第一參考電位供應路徑的路徑距離被假定為第二路徑距離，該第一參考電位供應路徑的該路徑距離是從該半導體晶片的該相應凸塊電極到該佈線襯底的該相應連接盤圖案，該相應連接盤圖案包括該第一參考電位圖案， 假設第四電源電位供應路徑的路徑距離被假定為第五路徑距離，該第四電源電位供應路徑的該路徑距離是從該半導體晶片的該相應凸塊電極到該佈線襯底的該相應連接盤圖案，該相應連接盤圖案包括該第四電源電位圖案，並且 假設第四參考電位供應路徑的路徑距離被假定為第六路徑距離，該第四參考電位供應路徑的該路徑距離是從該半導體晶片的該相應凸塊電極到該佈線襯底的該相應連接盤圖案，該相應連接盤圖案包括該第四參考電位圖案， 該第一路徑距離比該第五路徑距離和該第六路徑距離中的每個距離更長，並且該第二路徑距離比該第五路徑距離和該第六路徑距離中的每個距離更長。
15. 如請求項2所述的半導體裝置， 其中該第一圖案和與該第一圖案相鄰的連接盤圖案之間的間隔距離是比該第一佈線層和該第二佈線層之間的層間距離更長。
16. 如請求項1所述的半導體裝置， 其中該第一類比電路還與能夠向該第一類比電路傳輸電信號的第一信號圖案電連接，並且 其中該第一電源電位圖案的寬度和該第一參考電位圖案的寬度中的每個寬度大於該第一信號圖案的寬度。
17. 如請求項1所述的半導體裝置， 其中該第一電源電位圖案的寬度和該第一參考電位圖案的寬度中的每個寬度，大於該第一電源電位圖案的厚度和該第一參考電位圖案的厚度中的每個厚度。