TW202418533A - 半導體裝置及半導體裝置的製造方法 - Google Patents

Abstract

本發明的解決手段提供一種半導體裝置，其具備：電晶體元件層，其具有浮體結構的多閘極電晶體也就是複數個電晶體；第一配線層，其積層於電晶體元件層的一方的表面側且具有至少一個訊號線，該第一配線層的至少一個訊號線用於在複數個電晶體的至少一組電晶體彼此的源極－閘極間或汲極－閘極間進行電連接；及第二配線層，其積層於電晶體元件層的另一方的表面側且具有至少一個訊號線，該第二配線層的至少一個訊號線用於在複數個電晶體的另外的至少一組電晶體彼此的源極－閘極間或汲極－閘極間進行電連接。

Description

半導體裝置及半導體裝置的製造方法

本發明關於半導體裝置及半導體裝置的製造方法。

在專利文獻1中，記載有以下之內容：「電源配線11～13分別為形成於埋入配線層中的埋入電源配線(BPR：Buried Power Rail)。」(第0048段落)。在專利文獻2中，記載有以下之內容：「使用形成於玻璃等的絕緣材料或設於矽晶圓上的氧化矽等的絕緣表面上的絕緣閘極型場效電晶體(TFT)」(第0001段落)。在專利文獻3中，記載有以下之內容：「在半導體基板1上…設有下層半導體層(11、12)，且進一步隔著被積層的層間絕緣膜6而設有上層半導體層(15～17)…之積層結構的P通道及N通道的MIS(金屬-絕緣層-半導體)場效電晶體所構成的CMOS(互補式金屬氧化物半導體)」(摘要)。 [先前技術文獻] (專利文獻) 專利文獻1：WO2021/166645 專利文獻2：日本特開平07-193188號公報 專利文獻3：日本特開2018-107231號公報

本發明的第一態樣中，提供一種半導體裝置。半導體裝置具備：電晶體元件層，其具有浮體結構的多閘極電晶體也就是複數個電晶體；第一配線層，其積層於前述電晶體元件層的一方的表面側且具有至少一個訊號線，該第一配線層的至少一個訊號線用於在前述複數個電晶體的至少一組電晶體彼此的源極－閘極間或汲極－閘極間進行電連接；及第二配線層，其積層於前述電晶體元件層的另一方的表面側且具有至少一個訊號線，該第二配線層的至少一個訊號線用於在前述複數個電晶體的另外的至少一組電晶體彼此的源極－閘極間或汲極－閘極間進行電連接。

上述半導體裝置中，前述電晶體元件層可具有：P型電晶體元件層，其具有前述複數個電晶體中的各P型電晶體；及N型電晶體元件層，其積層於前述P型電晶體元件層的單方的表面側，且具有前述複數個電晶體中的各N型電晶體。

上述任一個半導體裝置中，前述電晶體元件層可具有：CFET(互補式場效電晶體)結構，該CFET結構中前述複數個電晶體中積層於積層方向的同一區域的P型電晶體及N型電晶體作為CMOS(互補式金屬氧化物半導體)而發揮功能。

上述任一個半導體裝置中，前述第一配線層可具有至少一個電源線。前述第二配線層可具有至少一個接地線。前述P型電晶體元件層可位於前述電晶體元件層的前述一方的表面側。前述N型電晶體元件層可位於前述電晶體元件層的前述另一方的表面側。

上述任一個半導體裝置中，前述電晶體元件層可具有彼此對向配置的一組閘極電極，該一組閘極電極在前述P型電晶體元件層及前述N型電晶體元件層中共通。前述一組閘極電極中的一方的閘極電極可連接至第一接點，該第一接點自前述第一配線層的訊號線延伸。前述一組閘極電極中的另一方的閘極電極可連接至第二接點，該第二接點自前述第二配線層的訊號線延伸。

上述任一個半導體裝置中，前述電晶體元件層，可具有在前述P型電晶體元件層中彼此對向配置的一組閘極電極，與在前述N型電晶體元件層中彼此對向配置的另一組閘極電極。前述一組閘極電極可連接至第一接點，該第一接點自前述第一配線層的訊號線延伸。前述另一組閘極電極可連接至第二接點，該第二接點自前述第二配線層的訊號線延伸。

上述任一個半導體裝置中，前述電晶體元件層可具有奈米片結構。

上述任一個半導體裝置中，前述電晶體元件層可具有鰭式場效電晶體結構。

本發明的第二態樣中，提供一種半導體裝置的製造方法。製造方法可具備以下步驟：形成電晶體元件層，前述電晶體元件層具有浮體結構的多閘極電晶體也就是複數個電晶體；將第一配線層積層於前述電晶體元件層的一方的表面側，前述第一配線層具有至少一個訊號線，前述第一配線層的至少一個訊號線用於在前述複數個電晶體的至少一組電晶體彼此的源極－閘極間或汲極－閘極間進行電連接；及將第二配線層積層於前述電晶體元件層的另一方的表面側，前述第二配線層具有至少一個訊號線，前述第二配線層的至少一個訊號線用於在前述複數個電晶體的另外的至少一組電晶體彼此的源極－閘極間或汲極－閘極間進行電連接。

上述製造方法中，形成前述電晶體元件層的步驟可包含以下步驟：在基板上形成第一絕緣膜，在前述第一絕緣膜上形成具有奈米片結構或鰭式場效電晶體結構的非摻雜的積體層，或是在前述基板上形成具有結晶結構的結晶結構層並在前述結晶結構層上形成前述積層體後，藉由選擇性去除前述結晶結構層並以絕緣物質置換來形成前述第一絕緣膜。形成前述電晶體元件層的步驟可包含以下步驟：在前述積體層的至少兩端部形成摻雜為P型或N型的磊晶層，藉此將前述至少兩端部摻雜為P型或N型。形成前述電晶體元件層的步驟可包含以下步驟：針對前述積層體中的P型通道用的積層體中的除了已摻雜成P型的前述至少二端部以外的非摻雜區域，以及前述積層體中的N型通道用的積層體中的除了已摻雜成N型的前述至少二端部以外的非摻雜區域，以第二絕緣膜包圍該等非摻雜區域的各者的全周，並形成圍繞前述第二絕緣膜的全周的至少一個閘極電極，藉此形成具有P型通道及N型通道的電晶體。形成前述電晶體元件層的步驟可包含以下步驟：形成整體保護前述基板上的前述P型通道、前述N型通道及前述至少一個閘極電極的絕緣層。

上述任一個製造方法中，形成前述電晶體元件層的步驟可包含以下步驟：自前述絕緣層的一側形成至少一個第一接點，前述第一接點連接至形成於前述P型通道的前述磊晶層及形成於前述N型通道的前述磊晶層的至少其中一者。將前述第一配線層積層於前述電晶體元件層的前述一方的表面側的步驟可包含以下步驟：在前述絕緣層上形成包含連接至前述至少一個第一接點的至少一個訊號線之前述第一配線層。

上述任一個製造方法中，形成前述電晶體元件層的步驟可包含以下步驟：在藉由支撐基板保持前述第一配線層的一側的狀態下，藉由去除前述基板而使形成於前述基板上的前述第一絕緣膜露出。形成前述電晶體元件層的步驟可包含以下步驟：自露出的前述第一絕緣膜的一側形成至少一個第二接點，前述第二接點連接至形成於前述P型通道的前述磊晶層及形成於前述N型通道的前述磊晶層的至少其中一者。將前述第二配線層積層於前述電晶體元件層的前述另一方的表面側的步驟可包含以下步驟：在前述露出的第一絕緣膜上形成包含連接至前述至少一個第二接點的至少一個訊號線之第二配線層。

上述任一個製造方法中，形成前述積層體的步驟可包含以下步驟：在前述基板上的要形成前述至少一個第二接點的特定區域中，形成由蝕刻速度與周圍區域不同的特定材料所構成的前述第一絕緣膜。形成前述至少一個第二接點的步驟可包含以下步驟：選擇性蝕刻掉前述露出的第一絕緣膜中的前述特定區域而形成通孔，並在前述通孔中形成前述至少一個第二接點。

上述任一個製造方法中，形成前述電晶體的步驟可包含以下步驟：針對前述積層體中的P型通道用的積層體中的除了已摻雜成P型的前述至少二端部以外的非摻雜的不同的二個區域，以及前述積層體中的N型通道用的積層體中的除了已摻雜成N型的前述至少二端部以外的非摻雜的不同的二個區域，分別以前述第二絕緣膜包圍該等區域的各者的全周，並形成圍繞各個前述第二絕緣膜的全周的二個前述閘極電極，藉此形成具有前述P型通道及前述N型通道的前述電晶體。形成前述至少一個第一接點的步驟可包含以下步驟：自前述絕緣層的一側形成連接至前述二個閘極電極的一方的第一接點。形成前述至少一個第二接點的步驟可包含以下步驟：自前述露出的第一絕緣膜的一側形成連接至前述二個閘極電極的另一方的第二接點。

此外，上述發明內容並未列舉出本發明的全部特徵。又，該等特徵群的子組合亦可成為發明。

以下透過發明的實施型態來說明本發明，但以下實施型態並不對申請專利範圍的發明加以限定。又，發明的解決手段中並不一定需要實施型態中所說明的特徵的全部組合。

第1圖是根據第一實施型態之半導體裝置10的示意性斜視圖。在第1圖中，以箭頭表示彼此正交的X軸、Y軸及Z軸。在之後的圖中，亦以箭頭來表示與第1圖所示的XYZ軸對應的XYZ軸。在之後的說明中，有時將Z軸正側稱為上側，將Z軸負側稱為下側。

根據第一實施型態的半導體裝置10具備：電晶體元件層100、第一配線層200、第二配線層300。半導體裝置10，亦可具備複數個例如如第1圖所示的積層型的CMOS單體。此外，在之後的說明中，有時單純將第1圖所示的單體稱為半導體裝置10。

電晶體元件層100具有：浮體結構的多閘極電晶體也就是複數個電晶體。電晶體元件層100中的電晶體，例如是場效電晶體(Field Effect Transistor：FET)。電晶體元件層100中的複數個電晶體，可構成雙輸入NAND電路。

此處，所謂浮體結構，是指不需要用於固定電晶體的通道部分的電位之接點的結構。所謂多閘極電晶體，可指在立體的通道的二個以上的側面設有閘極的結構，例如可舉出：奈米片(nanosheet)FET、叉型片(forksheet)FET、FinFET(鰭式FET)、GAA FET(Gate All Around FET，閘極全圍繞FET)等。

第一配線層200積層於電晶體元件層100的一方的表面側，例如積層於電晶體元件層100的上側。第一配線層200至少具有一個訊號線210。第1圖所示的例子中，第一配線層200具有訊號線211、訊號線212及訊號線213。

訊號線210，是用於在電晶體元件層100具有的複數個電晶體的至少一組電晶體彼此的源極－閘極間或汲極－閘極間進行電連接之線路。

第一配線層200可更具有至少一個電源線220。電源線220，是用於將電源電壓供給至用形成於電晶體元件層100的複數個電晶體來實現的電路之線路。電源線220連接至電晶體元件層100具有的複數個電晶體中的至少一部分電晶體的源極或汲極，並使電源電流流動至所連接的源極或汲極。

第二配線層300積層於電晶體元件層100的另一方的表面側，例如積層於電晶體元件層100的下側。第二配線層300至少具有一個訊號線310。第1圖所示的例子中，第二配線層300具有訊號線311、訊號線312及訊號線313。

訊號線310，是用於在電晶體元件層100具有的複數個電晶體中，除了由訊號線210所連接的上述至少一組電晶體之外的其他至少一組電晶體彼此的源極－閘極間或汲極－閘極間進行電連接之線路。

第二配線層300可更具有至少一個接地線320。接地線320，是用於將用形成於電晶體元件層100的複數個電晶體來實現的電路接地之線路。接地線320的一端連接至電晶體元件層100具有的複數個電晶體中的至少一部分電晶體的源極或汲極，且另一端接地。

此外，訊號線210及訊號線310亦可稱為是將某一個電晶體的源極或汲極連繫至其他電晶體的閘極的線路，以及/或是連繫某一個電晶體的閘極的線路。例如，訊號線210及訊號線310，可分別在Y軸方向相鄰的二個CMOS單體中的一組電晶體彼此之中，對一方的CMOS單體的源極與另一方的CMOS單體的閘極之間進行電連接，亦可對一方的CMOS單體的汲極與另一方的CMOS單體的閘極之間進行電連接。此外，訊號線210及訊號線310的電位並未被固定而會改變。此外，訊號線210、訊號線310、電源線220及接地線320例如是由銅所形成。

根據本實施型態的半導體裝置10，在電晶體元件層100的兩面具備配線層。具體而言，電晶體元件層100，在一方的表面側積層有第一配線層200，且在另一方的表面側積層有第二配線層300。藉此，相較於例如在電晶體元件層的下側僅形成電源線或接地線且僅在上側形成訊號線的半導體裝置，半導體裝置10提高了訊號線210及訊號線310的密度，且提高了形成於第一配線層200及第二配線層300的配線的設計自由度，該等配線例如為訊號線210、訊號線310、電源線220、接地線320等。例如，半導體裝置10可形成自第一配線層200及第二配線層300的兩方連接至電晶體元件層100的電晶體的接點。

第2圖是沿Y軸方向將第1圖所示的半導體裝置10分解成二部分後的示意性斜視圖。在第2圖中表示有將半導體裝置10的被分解成二部分後的部分彼此連結的二條直線狀虛線。

本實施型態中，電晶體元件層100具有：P型電晶體元件層110、N型電晶體元件層120、彼此對向配置的一組閘極電極131、132，該組閘極電極131、132在P型電晶體元件層110及N型電晶體元件層120中共通。電晶體元件層100更具有：第一接點141、142、143、144、145與第二接點151、152。

P型電晶體元件層110可位於電晶體元件層100的上述一方的表面側，N型電晶體元件層120可位於電晶體元件層100的上述另一方的表面側。具體而言，P型電晶體元件層110可位於電晶體元件層100的上側，N型電晶體元件層120可位於電晶體元件層100的下側。

P型電晶體元件層110，具有電晶體元件層100所具有的複數個電晶體中的各P型電晶體。P型電晶體元件層110可具有奈米片結構，例如在第2圖所示的單體中具有奈米片結構的P型電晶體111、112。

P型電晶體111包含：一或複數個P型通道113、114、P型磊晶層115、116、閘極電極131。P型電晶體111藉由位於一或複數個P型通道113、114周圍的閘極電極131，構成GAA結構的多閘極電晶體。

P型電晶體112包含：一或複數個P型通道113ˊ、114ˊ、P型磊晶層116、117、閘極電極132。P型電晶體112藉由位於一或複數個P型通道113ˊ、114ˊ周圍的閘極電極132，構成GAA結構的多閘極電晶體。此外，P型通道113ˊ、114ˊ分別與P型通道113、114的各者一體成型，有時會與P型通道113、114區分出來加以說明，亦有時會總稱為P型通道113、114。

具體而言，P型通道113、114在閘極電極131的兩側積層有摻雜成P型的P型磊晶層115及P型磊晶層116，藉此使閘極電極131的兩側被摻雜成P型。P型通道113、114亦在閘極電極132的兩側積層有摻雜成P型的P型磊晶層116及P型磊晶層117，藉此使閘極電極132的兩側被摻雜成P型。P型通道113、114亦在閘極電極131及閘極電極132的各位置中具有非摻雜的區域。此外，P型通道113、114與閘極電極131及閘極電極132的各者之間，由絕緣材料加以絕緣。

P型磊晶層115及P型磊晶層117，連接至自第一配線層200的電源線220延伸的第一接點141及第一接點142，經由第一接點141及第一接點142導通至電源線220。P型磊晶層116，連接至自第一配線層200的訊號線213延伸的第一接點143，經由第一接點143導通至訊號線213。

N型電晶體元件層120，積層於P型電晶體元件層110的單一方的表面側，例如下側。N型電晶體元件層120具有電晶體元件層100所具有的複數個電晶體中的各N型電晶體。N型電晶體元件層120可具有奈米片結構，例如在第2圖所示的單體中具有奈米片結構的N型電晶體121、122。

N型電晶體121包含：一或複數個N型通道123、124、N型磊晶層125、126、閘極電極131。N型電晶體121藉由位於一或複數個N型通道123、124周圍的閘極電極131，構成GAA結構的多閘極電晶體。

N型電晶體122包含：一或複數個N型通道123ˊ、124ˊ、N型磊晶層126、127、閘極電極132。N型電晶體122藉由位於一或複數個N型通道123ˊ、124ˊ周圍的閘極電極132，構成GAA結構的多閘極電晶體。此外，N型通道123ˊ、124ˊ分別與N型通道123、124的各者一體成型，有時會與N型通道123、124區分出來加以說明，亦有時會總稱為N型通道123、124。

具體而言，N型通道123、124在閘極電極131的兩側積層有摻雜成N型的N型磊晶層125及N型磊晶層126，藉此使閘極電極131的兩側被摻雜成N型。N型通道123、124亦在閘極電極132的兩側積層有摻雜成N型的N型磊晶層126及N型磊晶層127，藉此使閘極電極132的兩側被摻雜成N型。N型通道123、124亦在閘極電極131及閘極電極132的各位置中具有非摻雜的區域。此外，N型通道123、124與閘極電極131及閘極電極132的各者之間，由絕緣材料加以絕緣。

N型磊晶層125，連接至自第一配線層200的訊號線213延伸的第一接點144，經由第一接點144導通至訊號線213。N型磊晶層127，連接至自第二配線層300的接地線320延伸的第二接點151，經由第二接點151導通至接地線320。

閘極電極131，連接至自第一配線層200的訊號線211延伸的第一接點145，經由第一接點145導通至訊號線211。閘極電極132，連接至自第二配線層300的訊號線311延伸的第二接點152，經由第二接點152導通至訊號線311。

如此，根據本實施型態的電晶體元件層100，在P型電晶體元件層110及N型電晶體元件層120的各者中具有奈米片結構。電晶體元件層100更具有複數個電晶體中的積層於積層方向的同一區域之P型電晶體111及N型電晶體121彼此作為CMOS而發揮功能的CFET(Complementary FET，互補式FET)結構。電晶體元件層100更具有複數個電晶體中的積層於積層方向的同一區域之P型電晶體112及N型電晶體122彼此作為CMOS而發揮功能的CFET結構。

第3圖是根據第一實施型態之半導體裝置10的電路圖的一例。如上述，半導體裝置10的電晶體元件層100中的P型電晶體111、112及N型電晶體121、122可構成第3圖所示的雙輸入NAND電路。第3圖的電路圖上所示的符號對應於第1圖及第2圖中所說明過的半導體裝置10的各構成的參考符號，並省略重複的說明。

第4圖至第41圖是用以說明根據第一實施型態的半導體裝置10的製造方法的圖。第4圖至第41圖中的偶數編號的各圖是表示自Y軸負側觀察半導體裝置10的製造過程中的各狀態的示意圖，而非表示在特定的XZ平面虛擬地切斷被積層的各構成要素的剖面。同樣的，第4圖至第41圖中的奇數編號的各圖是表示自X軸正側觀察半導體裝置10的製造過程中的各狀態的示意圖，而非表示在特定的YZ平面虛擬地切斷被積層的各構成要素的剖面。亦即，第4圖至第41圖的各圖所示的各構成，不一定位於相同的XZ平面內或YZ平面內。

半導體裝置10的製造方法具備：形成電晶體元件層100、將第一配線層200積層於電晶體元件層100的一方的表面側、將第二配線層300積層於電晶體元件層100的另一方的表面側。

如第4圖至第13圖所示，形成電晶體元件層100可包含：在基板11上形成第一絕緣膜13，並在第一絕緣膜13上形成具有奈米片結構的非摻雜的積層體。

第4圖表示在基板11上形成第一絕緣膜13的狀態。第5圖是自X軸正方向側表示第4圖所示的狀態的圖。第一絕緣膜13，可例如由氧化矽所形成。形成上述積層體可包含：在基板11上的要形成第二接點151、152的特定區域14中，形成由蝕刻速度與周圍區域不同的特定材料所構成的第一絕緣膜13。

第6圖中表示以下狀態：為了在第一絕緣膜13上形成具有奈米片結構的非摻雜的積層體，而反覆交互積層矽鍺膜15與矽膜17。第7圖是自X軸正方向側表示第6圖所示的狀態的圖。矽膜17是奈米片的前身，未摻雜有P型離子及N型離子的任一者。此外，矽膜17的積層數對應於電晶體元件層100中的奈米片數。

第8圖中表示以下狀態：將與上述積層體對應的區域遮蔽並加以圖案化。第9圖是自X軸正方向側表示第8圖所示的狀態的圖。進行該圖案化時，可將第一絕緣膜13的圖案作為基準，來進行與積層體對應的區域的圖案的位置對準。作為其結果，可相對於要形成第一絕緣膜13中的第二接點151、152的特定區域14而對準該積層體的位置。

第10圖中表示以下狀態：將暫時閘極電極18形成於矽鍺膜15與矽膜17的反覆層的周圍。第11圖是自X軸正方向側表示第10圖所示的狀態的圖。如第11圖所示，對應於半導體裝置10的彼此對向配置的閘極電極131、132，沿Y軸彼此對向配置一組暫時閘極電極18。該反覆層的Y軸方向的端部及中央部，未被一組暫時閘極電極18圍繞而露出。

第12圖中表示以下狀態：浸於蝕刻液而自第10圖及第11圖所示的反覆層的周圍選擇性去除矽鍺膜15。第13圖是自X軸正方向側表示第12圖所示的狀態的圖。如第12圖及第13圖所示，未被去除而殘留的矽膜17，由暫時閘極電極18保持於基板11上。如第12圖及第13圖所示，對應於半導體裝置10的P型通道113、114及N型通道123、124，形成有四個矽膜17亦即四個奈米片。如此，可在第一絕緣膜13上形成具有奈米片結構的非摻雜的積層體。

如以上自第4圖至第13圖所說明過的，形成電晶體元件層100可包含：在基板11上形成第一絕緣膜13，並在第一絕緣膜13上形成上述積層體。作為上述的替代方案，形成電晶體元件層100可包含：在基板11上形成具有結晶結構的結晶結構層並在結晶結構層上形成上述積層體後，選擇性去除結晶結構層並以絕緣物質來置換，藉此形成第一絕緣膜13。選擇性去除結晶結構層可包含：在上述積層體的一部分形成蝕刻用的開口，並經由該開口選擇性去除結晶結構層。該結晶結構層，例如可由矽鍺所形成。構成第一絕緣膜13的該絕緣物質，如上述例如可由氧化矽所形成。

如第14圖至第15圖所示，形成上述電晶體元件層100可包含：在上述積層體的至少兩端部形成摻雜成P型或N型的磊晶層，藉此將至少該兩端部摻雜成P型或N型。

第14圖表示以下狀態：在該積層體中的上側的二個奈米片的Y軸負側的端部中形成P型磊晶層115，並在該積層體中的下側的二個奈米片的Y軸負側的端部中形成N型磊晶層125。

第15圖是自X軸正方向側表示第14圖所示的狀態的圖。如第15圖所示，在該積層體中的上側的二個奈米片的位於一組暫時閘極電極18之間的中央部中，形成P型磊晶層116。在該積層體中的上側的二個奈米片的Y軸正側的端部中，形成P型磊晶層117。

同樣的，在該積層體中的下側的二個奈米片的位於一組暫時閘極電極18之間的中央部中，形成N型磊晶層126。在該積層體中的下側的二個奈米片的Y軸正側的端部中，形成N型磊晶層127。

藉由對形成有P型磊晶層115、116、117及N型磊晶層125、126、127的積層體進行熱處理，將積層體的各奈米片中的由各磊晶層所圍繞的區域摻雜成P型或N型。此外，積層體的各奈米片中的未由各磊晶層圍繞的區域，亦即由一組的暫時閘極電極18所圍繞的區域維持非摻雜。

形成上述電晶體元件層100可包含：針對積層體中的P型通道用的積層體中的除了已摻雜成P型的上述至少二端部以外的非摻雜區域，以及積層體中的N型通道用的積層體中的除了已摻雜成N型的上述至少二端部以外的非摻雜區域，以第二絕緣膜19包圍該等非摻雜區域的各者的全周，並形成圍繞第二絕緣膜19的全周的至少一個閘極電極，藉此形成具有P型通道113、114及N型通道123、124的電晶體。如第16圖至第17圖所示，形成電晶體可包含：針對積層體中的P型通道用的積層體中的除了已摻雜成P型的上述至少二端部以外的非摻雜的不同的二個區域，以及積層體中的N型通道用的積層體中的除了已摻雜成N型的上述至少二端部以外的非摻雜的不同的二個區域，以第二絕緣膜19包圍該等區域的各者的全周，並形成圍繞各個第二絕緣膜19的全周的二個閘極電極131、132，藉此形成具有P型通道113、114及N型通道123、124的電晶體。此外，此處所述的具有P型通道113、114及N型通道123、124的電晶體，例如包含第2圖所示的P型電晶體111、112及N型電晶體121、122。

第16圖中表示以下的狀態：將暫時閘極電極18置換成閘極電極131。在閘極電極131與P型通道113、114及N型通道123、124的各者之間，形成有在第16圖中以虛線表示的第二絕緣膜19。第17圖是自X軸正方向側表示第16圖所示的狀態的圖。如第17圖所示，將一組的暫時閘極電極18置換成一組的閘極電極131、132。在閘極電極132與P型通道113、114及N型通道123、124的各者之間，亦形成有在第17圖中以虛線表示的第二絕緣膜19。

如第18圖至第19圖所示，形成上述電晶體元件層100可包含：形成絕緣層21，該絕緣層21整體地保護基板11上的P型通道113、114、N型通道123、124及閘極電極131、132。

第18圖中表示以下狀態：形成絕緣層21，該絕緣層21對基板11上的P型通道113等進行整體地絕緣保護。第19圖是自X軸正方向側表示第18圖所示的狀態的圖。如第18圖及第19圖所示，可在要形成第一接點141、142、143、144、145的特定區域22中，形成由蝕刻速度與周圍區域不同的特定材料所構成的絕緣層21。

第20圖中表示以下狀態：形成圍繞基板11上的絕緣層21的第三絕緣膜23。第21圖是自X軸正方向側表示第20圖所示的狀態的圖。如第20圖及第21圖所示，可在絕緣層21中的與區域22對應的區域24中，形成由蝕刻速度與周圍區域不同的特定材料所構成的第三絕緣膜23。

如第22圖至第23圖所示，形成上述電晶體元件100可包含：自絕緣層21側形成至少一個第一接點，該至少一個第一接點連接至形成於P型通道113、114的P型磊晶層115、116、117及形成於N型通道123、124的N型磊晶層125、126、127的至少任一者。如第22圖至第23圖所示，形成該至少一個第一接點可包含：自絕緣層21側形成第一接點，該第一接點連接至二個閘極電極131、132的一方。

第22圖中表示以下狀態：在第20圖及第21圖所示的第三絕緣膜23的區域24及絕緣層21的區域22中，形成連接至P型磊晶層115、117的第一接點141、142、連接至P型磊晶層116的第一接點143、連接至N型磊晶層125的第一接點144、連接至閘極電極132的第一接點145。第23圖是自X軸正方向側表示第22圖所示的狀態的圖。此外，第20圖及第21圖所示的第三絕緣膜23的區域24及絕緣層21的區域22，是在選擇性蝕刻而形成通孔後，使第一接點141等著陸於P型磊晶層115等而形成。此外，第一接點141等的這種形成方法，有時稱為自對準接點(Self-Aligned Contact，SAC)。

如第24圖至第25圖所示，將上述第一配線層200積層於電晶體元件層100的一方的表面側可包含：在絕緣層21上形成第一配線層200，該第一配線層200包含連接至至少一個第一接點的至少一個訊號線。

第24圖中表示以下狀態：在由第三絕緣膜23所覆蓋的絕緣層21上形成第一配線層200。第25圖是自X軸正方向側表示第24圖所示的狀態的圖。如第24圖及第25圖所示，第一配線層200具有複數個訊號線210及電源線220以及被形成來將該等配線彼此絕緣保護的第四絕緣膜230。如第24圖所示，訊號線211形成於第一接點145的露出的端部上，訊號線213形成於第一接點143、144的露出的端部上，電源線220形成於第一接點141、142的露出的端部上。

如第26圖至第31圖所示，形成上述電晶體元件層100可包含：在以支撐基板25保持第一配線層200的一側的狀態下，藉由將基板11加以去除而使形成於基板11上的第一絕緣膜13露出。

第26圖表示以下狀態：將支撐基板25貼附於第一配線層200側。第27圖是自X軸正方向側表示第26圖所示的狀態的圖。支撐基板25，亦可黏接於第一配線層200側。

第28圖表示以下狀態：在以支撐基板25保持第一配線層200的一側的狀態下，將基板11加以去除。第29圖是自X軸正方向側表示第28圖所示的狀態的圖。基板11，例如可藉由機械研磨而加以去除。藉由去除掉基板11，電晶體元件層100的電晶體的通道成為沒有來自基板11的接觸的浮動狀態。

第30圖表示以下狀態：使第28圖及第29圖所示的結構繞Y軸旋轉180度，使第一絕緣膜13位於上側。第31圖是自X軸負方向側表示第30圖所示的狀態的圖。

第32圖表示以下狀態：在第一絕緣膜13上形成第五絕緣膜26。第33圖是自X軸負方向側表示第32圖所示的狀態的圖。如第32圖及第33圖所示，可在第一絕緣膜13中的與區域14對應的區域27中，形成由蝕刻速度與周圍區域不同的特定材料所構成的第五絕緣膜26。

如第34圖至第35圖所示，形成上述電晶體元件層100可包含：自露出的第一絕緣膜13的一側形成至少一個第二接點，該第二接點連接至形成於P型通道113、114的P型磊晶層115、116、117及形成於N型通道123、124的N型磊晶層125、126、127的至少任一者。如第34圖至第35圖所示，形成該至少一個第二接點可包含：自露出的第一絕緣膜13的一側形成第二接點，該第二接點連接至二個閘極電極131、132中未連接至第一接點的一方。

第34圖表示以下狀態：在第32圖及第33圖所示的第一絕緣膜13的區域14及第五絕緣膜26的區域27上，形成連接至閘極電極131的第二接點152。第35圖是自X軸負方向側表示第34圖所示的狀態的圖，並表示以下狀態：在第32圖及第33圖所示的第一絕緣膜13的區域14及第五絕緣膜26的區域27上，形成連接至N型磊晶層127的第二接點151。

形成上述至少一個第二接點可包含：選擇性蝕刻掉露出的第一絕緣膜13中的特定區域14而形成通孔，並在通孔中形成該至少一個第二接點。第32圖及第33圖所示的第一絕緣膜13的區域14及第五絕緣膜26的區域27，是被選擇性蝕刻而形成通孔後，使第二接點151著陸於N型磊晶層127，並使第二接點152著陸於閘極電極131而形成。

如第36圖至第37圖所示，將上述第二配線層300積層於電晶體元件層100的另一方的表面側可包含：在露出的第一絕緣膜13上形成第二配線層300，該第二配線層300包含連接至至少一個第二接點的至少一個訊號線。

第36圖中表示以下狀態：在由第五絕緣膜26所覆蓋的第一絕緣膜13上形成第二配線層300。第37圖是自X軸負方向側表示第36圖所示的狀態的圖。如第36圖及第37圖所示，第二配線層300具有複數個訊號線310及接地線320以及被形成來將該等配線彼此絕緣保護的第六絕緣膜330。如第36圖所示，訊號線311形成於第二接點152的露出的端部上，接地線320形成於第二接點151的露出的端部上。

第38圖中表示以下狀態：形成穿孔28與電極墊29，該穿孔28著陸於第二配線層300的任意訊號線310，該電極墊29位於穿孔28的露出的端路上。第39圖是自X軸負方向側表示第38圖所示的狀態的圖。

第40圖中表示以下狀態：使第38圖及第39圖所示的結構繞Y軸旋轉180度。第41圖是自X軸正方向側表示第40圖所示的狀態的圖。第40圖及第41圖中，省略第一配線層200側的支撐基板25的圖示。如第40圖及第41圖所示，藉由以上第4圖至第41圖所說明過的製造方法的一例，可製造出具備電晶體元件層100、第一配線層200、第二配線層300的半導體裝置10，其中該電晶體元件層100具有P型電晶體元件層110及N型電晶體元件層120。

此外，在以上第4圖至第41圖所說明過的製造方法的一例中，說明了為了形成第一接點141等或第二接點151等，而形成由蝕刻速度與周圍區域不同的特定材料所構成的絕緣層21等或第一絕緣膜13等。作為上述的替代方案或在上述的追加方案，可在絕緣層21等或第一絕緣膜13等形成蝕刻停止層，並藉由蝕刻到蝕刻停止層為止來形成第一接點141等或第二接點151等。

如以上所說明，根據本實施型態的半導體裝置10在電晶體元件層100的兩面具備配線層。具體而言，電晶體元件層100，在一方的表面側積層有第一配線層200，且在另一方的表面側積層有第二配線層300。藉此，相較於例如在電晶體元件層的下側僅形成電源線或接地線且僅在上側形成訊號線的半導體裝置的比較例，半導體裝置10提高了訊號線210及訊號線310的密度，且提高了形成於第一配線層200及第二配線層300的配線的設計自由度，該等配線例如為訊號線210、訊號線310、電源線220、接地線320等。

例如，半導體裝置10可自第一配線層200及第二配線層300的兩方形成連接至電晶體元件層100的電晶體之接點。例如，半導體裝置10可自第一配線層200及第二配線層300以對稱的方式形成連接至電晶體元件層100的電晶體之接點。例如，半導體裝置10能夠針對P型電晶體111、112及N型電晶體121、122，自接觸電阻的觀點來看較有效的表面來進行連接。此外，半導體裝置10可採用與上述半導體裝置的比較例同樣的電源輸入及輸出。

第42圖是根據第二實施型態之半導體裝置50的示意性斜視圖。第43圖是沿Y軸方向將第42圖所示的半導體裝置50分解成二部分後的示意性斜視圖。

根據第二實施型態之半導體裝置50與根據第一實施型態之半導體裝置10不同的點在於，電晶體元件層400具有二組閘極電極431、432與閘極電極433、434來代替一組閘極電極131、132。伴隨於此，電晶體元件層400更追加具有第一接點446及第二接點453。根據第二實施型態之半導體裝置50中的其他構成與根據第一實施型態之半導體裝置10是相同的，使用與根據第一實施型態之半導體裝置10的各構成相同的參考符號，並省略重複的說明。

根據第二實施型態之半導體裝置50的電晶體元件層400具有：在P型電晶體元件層110中彼此對向配置的一組閘極電極431、432、在N型電晶體元件層120中彼此對向配置的另外一組閘極電極433、434。一組閘極電極431、432，連接至自第一配線層200的訊號線211、212延伸的第一接點145、446。另外一組閘極電極433、434，連接至自第二配線層300的訊號線311、313延伸的第二接點152、453。

根據具備這種構成的第二實施型態之半導體裝置50，發揮了與根據第一實施型態之半導體裝置10相同的功效。根據第二實施型態之半導體裝置50更針對上側的閘極電極431、432自上方連接第一接點145、446，且針對下側的閘極電極433、434自下方連接第二接點152、453，藉此能夠縮短連接距離，且能夠減輕因寄生電阻的影響造成的性能劣化。

在以上複數個實施型態中，是在積層於電晶體元件層100、400的上側之第一配線層200中形成電源線220，並在積層於電晶體元件層100、400的下側之第二配線層300中形成接地線320，但亦可將電源線220形成於第二配線層300中且將接地線320形成於第一配線層200中，又亦可將電源線220及接地線320的兩方形成於第一配線層200或第二配線層300中。

在以上複數個實施型態中，是說明電晶體元件層100、400具有奈米片結構。作為上述的替代方案或追加方案，電晶體元件層100、400亦可具有FinFET結構。具體而言，電晶體元件層100、400的電晶體亦可具有P型通道113、114及N型通道123、124的至少一方相對於電晶體元件層100、400的積層面形成在縱方向的結構。

以上，使用實施型態說明了本發明，但本發明的技術性範圍不為上述實施型態所記載的範圍所限定。本案所屬技術領域中具有通常知識者可清楚知道，可針對上述實施型態施加各種變更或改良。由申請專利範圍可清楚知道，施加過這樣的變更或改良的型態亦可包含在本發明的技術性範圍中。

應注意，申請專利範圍、說明書、及圖式中所示之裝置、系統、程式及方法中的動作、次序、步驟及階段等各處理的執行順序，只要未特別明示「在……之前」、「事先」等，並且，只要未將前一處理的輸出用於後續處理，能以任意的順序實現。關於申請專利範圍、說明書及圖式中的動作流程，即便為方便起見而使用「首先，」、「繼而，」等加以說明，並非意指必須以該順序實施。

10:半導體裝置 11:基板 13:第一絕緣膜 14:區域 15:矽鍺膜 17:矽膜 18:暫時閘極電極 19:第二絕緣膜 21:絕緣層 22:區域 23:第三絕緣膜 24:區域 25:支撐基板 26:第五絕緣膜 27:區域 28:穿孔 29:電極墊 50:半導體裝置 100:電晶體元件層 110:P型電晶體元件層 111,112:P型電晶體 113,113ˊ,114,114ˊ:P型通道 115,116,117:P型磊晶層 120:N型電晶體元件層 121,122:N型電晶體 123,123ˊ,124,124ˊ:N型通道 125,126,127:N型磊晶層 131,132:閘極電極 141~145:第一接點 151,152:第二接點 200:第一配線層 210~213:訊號線 220:電源線 230:第四絕緣膜 300:第二配線層 310~313:訊號線 320:接地線 330:第六絕緣膜 400:電晶體元件層 431~434:閘極電極 446:第一接點 453:第二接點

第1圖是根據第一實施型態之半導體裝置10的示意性斜視圖。 第2圖是沿Y軸方向將第1圖所示的半導體裝置10分解成二部分後的示意性斜視圖。 第3圖是根據第一實施型態之半導體裝置10的電路圖的一例。 第4圖是用於說明根據第一實施型態之半導體裝置10的製造方法的圖。 第5圖是自X軸正方向側表示第4圖所示的狀態的圖。 第6圖是用於說明根據第一實施型態之半導體裝置10的製造方法的圖。 第7圖是自X軸正方向側表示第6圖所示的狀態的圖。 第8圖是用於說明根據第一實施型態之半導體裝置10的製造方法的圖。 第9圖是自X軸正方向側表示第8圖所示的狀態的圖。 第10圖是用於說明根據第一實施型態之半導體裝置10的製造方法的圖。 第11圖是自X軸正方向側表示第10圖所示的狀態的圖。 第12圖是用於說明根據第一實施型態之半導體裝置10的製造方法的圖。 第13圖是自X軸正方向側表示第12圖所示的狀態的圖。 第14圖是用於說明根據第一實施型態之半導體裝置10的製造方法的圖。 第15圖是自X軸正方向側表示第14圖所示的狀態的圖。 第16圖是用於說明根據第一實施型態之半導體裝置10的製造方法的圖。 第17圖是自X軸正方向側表示第16圖所示的狀態的圖。 第18圖是用於說明根據第一實施型態之半導體裝置10的製造方法的圖。 第19圖是自X軸正方向側表示第18圖所示的狀態的圖。 第20圖是用於說明根據第一實施型態之半導體裝置10的製造方法的圖。 第21圖是自X軸正方向側表示第20圖所示的狀態的圖。 第22圖是用於說明根據第一實施型態之半導體裝置10的製造方法的圖。 第23圖是自X軸正方向側表示第22圖所示的狀態的圖。 第24圖是用於說明根據第一實施型態之半導體裝置10的製造方法的圖。 第25圖是自X軸正方向側表示第24圖所示的狀態的圖。 第26圖是用於說明根據第一實施型態之半導體裝置10的製造方法的圖。 第27圖是自X軸正方向側表示第26圖所示的狀態的圖。 第28圖是用於說明根據第一實施型態之半導體裝置10的製造方法的圖。 第29圖是自X軸正方向側表示第28圖所示的狀態的圖。 第30圖是用於說明根據第一實施型態之半導體裝置10的製造方法的圖。 第31圖是自X軸負方向側表示第30圖所示的狀態的圖。 第32圖是用於說明根據第一實施型態之半導體裝置10的製造方法的圖。 第33圖是自X軸負方向側表示第32圖所示的狀態的圖。 第34圖是用於說明根據第一實施型態之半導體裝置10的製造方法的圖。 第35圖是自X軸負方向側表示第34圖所示的狀態的圖。 第36圖是用於說明根據第一實施型態之半導體裝置10的製造方法的圖。 第37圖是自X軸負方向側表示第36圖所示的狀態的圖。 第38圖是用於說明根據第一實施型態之半導體裝置10的製造方法的圖。 第39圖是自X軸負方向側表示第38圖所示的狀態的圖。 第40圖是用於說明根據第一實施型態之半導體裝置10的製造方法的圖。 第41圖是自X軸正方向側表示第40圖所示的狀態的圖。 第42圖是根據第二實施型態之半導體裝置50的示意性斜視圖。 第43圖是沿Y軸方向將第42圖所示的半導體裝置50分解成二部分後的示意性斜視圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

100:電晶體元件層

200:第一配線層

210~213:訊號線

220:電源線

300:第二配線層

310~313:訊號線

320:接地線

Claims (14)

1. 一種半導體裝置，具備： 電晶體元件層，其具有浮體結構的多閘極電晶體也就是複數個電晶體； 第一配線層，其積層於前述電晶體元件層的一方的表面側且具有至少一個訊號線，該第一配線層的至少一個訊號線用於在前述複數個電晶體的至少一組電晶體彼此的源極－閘極間或汲極－閘極間進行電連接；及 第二配線層，其積層於前述電晶體元件層的另一方的表面側且具有至少一個訊號線，該第二配線層的至少一個訊號線用於在前述複數個電晶體的另外的至少一組電晶體彼此的源極－閘極間或汲極－閘極間進行電連接。
2. 如請求項1所述之半導體裝置，其中， 前述電晶體元件層具有： P型電晶體元件層，其具有前述複數個電晶體中的各P型電晶體；及 N型電晶體元件層，其積層於前述P型電晶體元件層的單方的表面側，且具有前述複數個電晶體中的各N型電晶體。
3. 如請求項2所述之半導體裝置，其中， 前述電晶體元件層具有：CFET(互補式場效電晶體)結構，該CFET結構中前述複數個電晶體中積層於積層方向的同一區域的P型電晶體及N型電晶體作為CMOS(互補式金屬氧化物半導體)而發揮功能。
4. 如請求項2所述之半導體裝置，其中， 前述第一配線層具有至少一個電源線； 前述第二配線層具有至少一個接地線； 前述P型電晶體元件層位於前述電晶體元件層的前述一方的表面側； 前述N型電晶體元件層位於前述電晶體元件層的前述另一方的表面側。
5. 如請求項2所述之半導體裝置，其中， 前述電晶體元件層具有彼此對向配置的一組閘極電極，該一組閘極電極在前述P型電晶體元件層及前述N型電晶體元件層中共通； 前述一組閘極電極中的一方的閘極電極連接至第一接點，該第一接點自前述第一配線層的訊號線延伸； 前述一組閘極電極中的另一方的閘極電極連接至第二接點，該第二接點自前述第二配線層的訊號線延伸。
6. 如請求項2所述之半導體裝置，其中， 前述電晶體元件層，具有在前述P型電晶體元件層中彼此對向配置的一組閘極電極、與在前述N型電晶體元件層中彼此對向配置的另一組閘極電極； 前述一組閘極電極連接至第一接點，該第一接點自前述第一配線層的訊號線延伸； 前述另一組閘極電極連接至第二接點，該第二接點自前述第二配線層的訊號線延伸。
7. 如請求項1所述之半導體裝置，其中， 前述電晶體元件層具有奈米片結構。
8. 如請求項1所述之半導體裝置，其中， 前述電晶體元件層具有鰭式場效電晶體結構。
9. 一種半導體裝置的製造方法，具備以下步驟： 形成電晶體元件層，前述電晶體元件層具有浮體結構的多閘極電晶體也就是複數個電晶體； 將第一配線層積層於前述電晶體元件層的一方的表面側，前述第一配線層具有至少一個訊號線，前述第一配線層的至少一個訊號線用於在前述複數個電晶體的至少一組電晶體彼此的源極－閘極間或汲極－閘極間進行電連接；及 將第二配線層積層於前述電晶體元件層的另一方的表面側，前述第二配線層具有至少一個訊號線，前述第二配線層的至少一個訊號線用於在前述複數個電晶體的另外的至少一組電晶體彼此的源極－閘極間或汲極－閘極間進行電連接。
10. 如請求項9所述之製造方法，其中， 形成前述電晶體元件層的步驟包含以下步驟： 在基板上形成第一絕緣膜，在前述第一絕緣膜上形成具有奈米片結構或鰭式場效電晶體結構的非摻雜的積體層，或是在前述基板上形成具有結晶結構的結晶結構層並在前述結晶結構層上形成前述積層體後，藉由選擇性去除前述結晶結構層並以絕緣物質置換來形成前述第一絕緣膜； 在前述積體層的至少兩端部形成摻雜為P型或N型的磊晶層，藉此將前述至少兩端部摻雜為P型或N型； 針對前述積層體中的P型通道用的積層體中的除了已摻雜成P型的前述至少二端部以外的非摻雜區域，以及前述積層體中的N型通道用的積層體中的除了已摻雜成N型的前述至少二端部以外的非摻雜區域，以第二絕緣膜包圍該等非摻雜區域的各者的全周，並形成圍繞前述第二絕緣膜的全周的至少一個閘極電極，藉此形成具有P型通道及N型通道的電晶體；及 形成整體保護前述基板上的前述P型通道、前述N型通道及前述至少一個閘極電極的絕緣層。
11. 如請求項10所述之製造方法，其中， 形成前述電晶體元件層的步驟包含以下步驟：自前述絕緣層的一側形成至少一個第一接點，前述第一接點連接至形成於前述P型通道的前述磊晶層及形成於前述N型通道的前述磊晶層的至少其中一者； 將前述第一配線層積層於前述電晶體元件層的前述一方的表面側的步驟包含以下步驟：在前述絕緣層上形成包含連接至前述至少一個第一接點的至少一個訊號線之前述第一配線層。
12. 如請求項11所述之製造方法，其中， 形成前述電晶體元件層的步驟包含以下步驟： 在藉由支撐基板保持前述第一配線層的一側的狀態下，藉由去除前述基板而使形成於前述基板上的前述第一絕緣膜露出；及 自露出的前述第一絕緣膜的一側形成至少一個第二接點，前述第二接點連接至形成於前述P型通道的前述磊晶層及形成於前述N型通道的前述磊晶層的至少其中一者； 將前述第二配線層積層於前述電晶體元件層的前述另一方的表面側的步驟包含以下步驟：在前述露出的第一絕緣膜上形成包含連接至前述至少一個第二接點的至少一個訊號線之第二配線層。
13. 如請求項12所述之製造方法，其中， 形成前述積層體的步驟包含以下步驟：在前述基板上的要形成前述至少一個第二接點的特定區域中，形成由蝕刻速度與周圍區域不同的特定材料所構成的前述第一絕緣膜； 形成前述至少一個第二接點的步驟包含以下步驟：選擇性蝕刻掉前述露出的第一絕緣膜中的前述特定區域而形成通孔，並在前述通孔中形成前述至少一個第二接點。
14. 如請求項12所述之製造方法，其中， 形成前述電晶體的步驟包含以下步驟：針對前述積層體中的P型通道用的積層體中的除了已摻雜成P型的前述至少二端部以外的非摻雜的不同的二個區域，以及前述積層體中的N型通道用的積層體中的除了已摻雜成N型的前述至少二端部以外的非摻雜的不同的二個區域，分別以前述第二絕緣膜包圍該等區域的各者的全周，並形成圍繞各個前述第二絕緣膜的全周的二個前述閘極電極，藉此形成具有前述P型通道及前述N型通道的前述電晶體； 形成前述至少一個第一接點的步驟包含以下步驟：自前述絕緣層的一側形成連接至前述二個閘極電極的一方的第一接點； 形成前述至少一個第二接點的步驟包含以下步驟：自前述露出的第一絕緣膜的一側形成連接至前述二個閘極電極的另一方的第二接點。