TW202416809A - 記憶體裝置 - Google Patents

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宋福庭
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Abstract

記憶體裝置的單元結構包括上電極結構，其通過包括隔離層的一層或多層的組合與單元結構上方的金屬線分開。單元結構可以使用單元結構下面的金屬線作為蝕刻停止層來圖案化。相對於包括使用位於單元結構下方的金屬線之上的碳化矽層作為蝕刻停止層來圖案化單元結構的其他技術，本文描述的技術可以減小記憶體結構的總高度。附加地或替代地，該技術可以維持或增加在單元結構之上的金屬線和上電極結構之間的隔離距離。以此方式，降低了在單元結構上方的金屬線與上電極結構之間短路的可能性，以改善記憶體裝置的效能和/或可靠度。

Description

記憶體裝置
本揭露是有關於一種記憶體裝置。
先進的半導體裝置，例如電阻式隨機存取記憶體(RRAM裝置，可以包括記憶體結構，其在上部金屬線結構和下部金屬線結構之間具有單元結構。記憶體結構可以被包括在中段製程(middle end of line，MEOL)區中，中段製程區將前段製程(front end of line，FEOL)區中的電晶體電連接到先進半導體裝置的後段製程(back end of line，BEOL)區。
本揭露提供一種記憶體裝置，包括：下部金屬線結構；單元結構，在所述下部金屬線結構上，其中所述單元結構與具有凸形上表面和近似平坦下表面的蝕刻停止層相鄰；上部金屬線結構，在所述單元結構之上；以及垂直內連線通道結構，將所述上部金屬線結構連接到所述單元結構，其中隔離層在所述單元結構和所述蝕刻停止層的所述凸形上表面之間側向地延伸。
在一些實施例中，本揭露提供一種半導體裝置包括：金屬結構，其中第一介電層包括凸形上表面和與所述金屬結構的邊緣區重疊的近似平坦的下表面；以及單元結構，包括在所述金屬結構上的電極結構，其中，在所述單元結構和所述第一介電層的所述凸形上表面之間包括包圍所述金屬結構的第二介電層。
在一些實施例中，本揭露提供一種形成半導體裝置的方法包括：在金屬結構上形成介電層；移除所述介電層的部分以暴露出在所述金屬結構的頂面上的著陸區，其中移除所述介電層的所述部分使得在與所述著陸區相鄰的所述介電層中形成凸形表面，以及其中所述凸形表面與所述金屬結構的邊緣重疊；在所述金屬結構和所述介電層之上形成單元結構的一層或多層，其中所述一層或所述多層的底層位於所述著陸區和所述介電層上；以及移除所述一層或所述多層的部分，以形成所述單元結構。
以下公開內容提供了許多不同的實施例或示例，用於實現所提供主題的不同特徵。下面描述構件和佈置的具體示例以簡化本公開。當然，這些僅是示例而不是限制性的。舉例來說，在以下描述中在第二特徵之上或上形成第一特徵可包括第一和第二特徵形成為直接接觸的實施例，並且還可以包括在第一和第二特徵之間可形成額外的特徵的實施例，這樣第一和第二特徵可能不會直接接觸。此外，本揭露可以在各種示例中重複參考數字和/或字母。這種重複是為了簡單和清楚的目的，其本身並不規定所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，本文可以使用諸如「下方」、「之下」、「下」、「上方」、「上」等空間相對術語來描述一個元素或特徵與另一元素的關係或特徵，如圖所示。除了圖中描繪的方向之外，空間相關術語旨在涵蓋使用或操作中的裝置的不同方向。該設備可以以其他方式定向（旋轉90度或以其他方向），並且本文中使用的空間相關描述符同樣可以相應地解釋。
在一些情況下，形成RRAM裝置的記憶體結構的技術可以包括在記憶體結構內形成碳化矽材料層。在記憶體結構內形成單元結構的過程中，碳化矽材料層可以用作蝕刻終止圖案，並且使用碳化矽材料層作為蝕刻終止以形成單元結構的蝕刻技術可能使單元結構的上電極結構與在單元結構上方的金屬線之間的隔離距離減少。在這種情況下，單元結構上方的金屬線和上電極結構之間發生短路（例如，電子隧穿穿過在單元結構上方的金屬線和上電極結構之間的隔離層）的可能性可能會增加，這可能會導致記憶體裝置的整體功能降低和/或記憶體裝置出現故障。
此處描述的一些實施包括記憶體裝置和形成技術。記憶體裝置的單元結構包括上電極結構，上電極結構通過包括隔離層的一層或多層的組合與單元結構上方的金屬線分開。這些技術包括使用單元結構下面的金屬線作為蝕刻終止件來圖案化單元結構。
相對於包括使用位於單元結構下方的金屬線之上的碳化矽層作為蝕刻終止件來圖案化單元結構的其他技術，包括使用單元結構下方的金屬線作為蝕刻終止件來圖案化單元結構的技術減少了記憶體結構的整體高度。附加地或替代地，該技術可以維持或增加單元結構上方的金屬線與上電極結構之間的隔離距離。以此方式，降低了單元結構上方的金屬線與上電極結構之間短路的可能性以改善記憶體裝置的效能和/或可靠度。
圖1是其中可以實現本文描述的系統和/或方法的示例環境100的圖。如圖1所示，環境100可以包括多個半導體處理工具102-116和晶圓/晶粒傳輸工具118。多個半導體處理工具102-116可以包括沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、鍍敷工具112、預處理工具114、電漿工具116和/或其他類型的半導體處理工具。在示例環境100中包括的工具可以被包括在半導體無塵室、半導體代工廠、半導體加工設施和/或製造設施等中。
沉積工具102是包括半導體處理腔室和能夠將各種類型的材料沉積到基板上的一個或多個裝置的半導體處理工具。在一些實施例中，沉積工具102包括旋轉塗佈工具，其能夠在基底（例如晶圓）上沉積光阻層。在一些實施例中，沉積工具102包括化學氣相沉積（CVD）工具，例如電漿增強CVD（PECVD）工具、高密度電漿CVD（HDP-CVD）工具、次大氣壓CVD（SACVD）工具、低壓CVD（LPCVD）工具、原子層沉積(ALD)工具、電漿增強原子層沉積(PEALD)工具或其他類型的CVD工具。在一些實施例中，沉積工具102包括物理氣相沉積(PVD)工具，例如濺鍍工具或其他類型的PVD工具。在一些實施例中，沉積工具102包括磊晶工具，其被配置為通過磊晶成長形成裝置的層和/或區。在一些實施例中，示例環境100包括多個類型的沉積工具102。
曝光工具104是能夠將光阻層暴露於輻射源的半導體處理工具，輻射源例如為紫外線光源（例如，深UV光源、極紫外光（EUV）源和/或其類似物）、x射線源、電子束（電子束）源和/或其類似物。曝光工具104可以將光阻層暴露於輻射源以將圖案從光罩轉移到光阻層。圖案可以包括用於形成一個或多個半導體裝置的一個或多個半導體裝置層圖案、可以包括用於形成半導體裝置的一個或多個結構的圖案、可以包括用於蝕刻半導體裝置的各種部分的圖案，和/或其類似者。在一些實施例中，曝光工具104包括掃描器、步進機或類似類型的曝光工具。
顯影工具106是能夠顯影暴露於輻射源的光阻層的半導體處理工具，以顯影從曝光工具104轉移到光阻層的圖案。在一些實施例中，顯影工具106通過移除光阻層的未曝光部分來顯影圖案。在一些實施例中，顯影工具106通過移除光阻層的暴露的部分來顯影圖案。在一些實施例中，顯影工具106通過使用化學顯影劑溶解光阻層的曝光或未曝光的部分來顯影圖案。
蝕刻工具108是能夠蝕刻基底、晶圓或半導體裝置的各種類型的材料的半導體處理工具。舉例來說，蝕刻工具108可包括濕式蝕刻工具、乾式蝕刻工具和/或類似者。在一些實施例中，蝕刻工具108包括填充有蝕刻劑的腔室，並且基底被放置在腔室中達特定時間段以移除基底的一個或多個部分的特定量。在一些實施例中，蝕刻工具108可使用電漿蝕刻或電漿輔助蝕刻來蝕刻基底的一個或多個部分，其可涉及使用電離氣體以等向性地(isotropically)或定向地(directionally)蝕刻一個或多個部分。
平坦化工具110是能夠拋光或平坦化晶圓或半導體裝置的各個層的半導體處理工具。舉例來說，平坦化工具110可以包括化學機械平坦化(CMP)工具和/或拋光或平坦化沉積或電鍍材料的層或表面的另一種類型的平坦化工具。平坦化工具110可以結合化學力和機械力（例如，化學蝕刻和自由研磨拋光(free abrasive polishing)）來拋光或平坦化半導體裝置的表面。平坦化工具110可結合研磨墊和固定環(retaining ring )（例如，通常直徑大於半導體裝置）使用研磨劑和腐蝕性化學漿料。研磨墊和半導體裝置可以通過動態拋光頭(dynamic polishing head)壓在一起，並由固定環固定到位。動態拋光頭可以以不同的旋轉軸旋轉，以移除材料並使半導體裝置的任何不規則形貌變平，使半導體裝置平坦或平面。
鍍敷工具112是能夠用一種或多種金屬鍍覆基底(例如，晶圓、半導體裝置和/或其類似物)或其部分的半導體處理工具。舉例來說，鍍敷工具112可以包括銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、化合物材料或合金（例如，錫-銀、錫-鉛和/或其類似物）電鍍裝置，和/或用於一種或多種其它導電材料、金屬和/或類似類型的材料的電鍍裝置。
預處理工具114是能夠使用各種類型的濕化學品和/或氣體來處理裝置的一層或多層的表面以為一個或多個後續半導體處理操作做準備的半導體處理工具。舉例來說，預處理工具114可以包括其中可以放置裝置的腔室。腔室可以填充有濕化學品和/或氣體，其用於改變裝置的一層或多層的物理和/或化學性質。
電漿工具116是能夠使用電漿處理裝置的一層或多層的表面的半導體處理工具，例如去耦電漿源(decoupled plasma source，DPS)工具、感應耦合電漿(inductively coupled plasma，ICP)工具、變壓器耦合電漿(transformer coupled plasma，TCP)工具或其他類型的電漿基半導體處理工具。舉例來說，電漿工具116可以使用電漿離子濺射蝕刻或以其他方式從裝置的層的表面移除材料。
晶圓/晶粒傳輸工具118包括移動機器人、機械手臂、有軌電車(tram)或軌道車、高架起重運輸( overhead hoist transport，OHT)系統、自動物料搬運系統(automated materially handling system，AMHS)和/或配置為在半導體處理工具102-116之間運輸基底和/或半導體裝置的另一種類型的裝置。晶圓/晶粒傳輸工具118被配置為在相同的半導體處理工具的處理腔室之間傳輸基底和/或半導體裝置，和/或被配置為將基底和/或半導體裝置與其他位置例如晶圓架、儲藏室和/或類似者之間往返運輸。在一些實施例中，晶圓/晶粒傳輸工具118可以是經過編程的裝置，其被配置為行進特定路徑和/或可以半自主或自主操作。在一些實施例中，環境100包括多個晶圓/晶粒傳輸工具118。
舉例來說，晶圓/晶粒傳輸工具118可以被包括在群集工具或包括多個處理腔室的另一種類型的工具中，並且可以被配置為在多個處理腔室之間運送基底和/或半導體裝置，以在處理腔室和緩衝區域之間運送基底和/或半導體裝置、在處理腔室和介面工具（例如設備前端模組(EFEM)）之間運輸基底和/或半導體裝置，和/或在處理腔室和傳輸載體（例如，前開式晶圓傳送盒(FOUP)）運輸基底和/或半導體裝置，以及其他示例。在一些實施例中，晶圓/晶粒傳輸工具118可被包含在多腔室（或群集）沉積工具102中，多腔室（或群集）沉積工具102可以包含預清洗處理腔室（例如，用於清潔或移除氧化物、氧化和/或來自基底和/或半導體裝置的其他類型的污染物或副產物）以及多個類型的沉積處理腔室(例如，用於沉積不同類型的材料的處理腔室、用於執行不同類型的沉積操作的處理腔室)。在這些實施例中，晶圓/晶粒傳輸工具118被配置為在沉積工具102的處理腔室之間輸送基底和/或半導體裝置，而不破壞或消除處理腔室之間和/或在沉積工具102中的處理操作之間的真空（或至少部分真空），如本文所述。
如結合圖2A至圖5以及本文別處所描述的，一個或多個半導體處理工具112-116可以執行一系列的製造操作。一系列的製造操作包括在金屬結構上形成介電層。一系列的製造操作包括移除介電層的部分以在金屬結構的頂面上暴露著陸區，其中移除介電層的部分使得在與著陸區相鄰的介電層中形成凸形表面，並且其中凸形表面與金屬結構的邊緣重疊。一系列的製造操作包括在金屬結構和介電層之上形成單元結構的一層或多層，其中一層或多層的底層位於著陸區上和介電層上。一系列的製造操作包括移除一層或多層中的部分以形成單元結構。
圖1所示的裝置的數量和排列是作為一個或多個示例提供的。實際上，與圖1所示相比，可能有更多的裝置、更少的裝置、不同的裝置或不同排列的裝置。此外，圖1所示的兩個或多個裝置可以在單個裝置內實現，或者圖1所示的單個裝置可以實現為多個分散式裝置。附加地或替代地，環境100的一組裝置(例如，一個或多個裝置)可以執行描述為由環境100的另一組裝置執行的一個或多個功能。
圖2A至圖2C是包括本文描述的記憶體結構的示例裝置200的圖。裝置200可以對應於RRAM記憶體裝置。
如圖2A的側視圖所示，裝置200包括一個或多個區，其包括FEOL區202和BEOL區204。FEOL區202可以形成在半導體基底206（例如，矽基板）之內和之上。BEOL區204可以形成在FEOL區202之上。
FEOL區202和BEOL區204可以包括由穿插於導電材料層的介電材料層形成的結構。介電材料的實例包括氮化矽(Si xN y)材料、氧化矽(SiO x)材料和/或另一種類型的介電材料。導電材料的實例包括鈷(Co)材料、釕(Ru)材料、鈦(Ti)材料、鎢(W)材料、銅(Cu)材料和/或另一個導電材料。
在一些實施例中，在FEOL區202和/或BEOL區204內，蝕刻停止層208可以在一層或多層材料之間。在一些實施例中，蝕刻停止層208對應於介電層。附加地或替代地，蝕刻停止層208a可以包括碳化矽(SiC)材料、氮化矽(SiN)材料和/或碳氧化矽(SiOC)材料等其他示例。
如圖2A所示，FEOL區202可以包括電晶體區210。電晶體區210可以包括在源極/汲極結構214之間的閘極結構212。閘極結構212可以包括多層導電材料（例如，金屬材料）和/或與多層導電材料相鄰的又一層介電材料（例如，間隔件）等其他示例。在一些實施例中，閘極結構212對應於環繞式閘極（GAA）結構。源極/汲極結構214可以包括摻雜有p型和/或n型摻質的一層或多層磊晶材料。電晶體區210還可以包括連接到閘極結構212的閘極接觸窗結構216和連接到源極/汲極結構214的源極/汲極接觸窗結構218。閘極接觸窗結構216和/或源極/汲極接觸窗結構218可以包括多層導電材料（例如，金屬材料等其他示例）。
BEOL區204，有時稱為內連線區，可包括一個或多個垂直內連線通道(通孔)結構220和一個或多個金屬結構222。附加地或替代地，BEOL區204可以包括一個或多個隔離層224（例如，介電材料的層）以在BEOL區204內的一個或多個結構之間提供電隔離。在一些實施例中，BEOL區204的上部部分可以包括記憶體結構226。記憶體結構226可以與電晶體區210中的電晶體的源極/汲極結構214電性連接。
如圖2A的放大細節所示，記憶體結構226可以包括單元結構228(例如，RRAM記憶體單元結構、電容式單元結構或另一種單元結構等其他示例)。單元結構228是位於金屬結構222a（例如，第一金屬結構、上部金屬結構或上部金屬線結構等其他示例）和金屬結構222b（例如，第二金屬結構、下部金屬結構或下部金屬線結構等其他示例）之間。單元結構228可以在金屬結構222b的著陸區230上（例如，在金屬結構222b的頂面上）。
記憶體結構226還包括隔離層224a和隔離層224b。隔離層224a和/或隔離層224b可以包括極低介電常數(ELK)介電材料(例如，具有2.5或小於2.5的介電常數k的材料)。ELK介電材料可以對應於具有多孔結構的基於氧化矽的材料(SiO x)等其他示例。
在一些實施例中，如圖2A的放大細節圖所示，著陸區230與蝕刻停止層208a的凸形表面232相鄰。蝕刻停止層208a可以包括在相對側上的一個或多個凸形表面232。在包括單元結構228的記憶體結構226的製造期間，並且如結合圖3A至圖5和本文其他地方更詳細地描述的，金屬結構222b可以作為蝕刻停止層執行（例如，除了蝕刻停止層208a之外）。
在一些實施例中，包括使用金屬結構222b作為蝕刻停止層（同時形成單元結構228）的圖案化和蝕刻技術可以降低記憶體結構226的整體高度。舉例來說，與在形成單元結構228時使用另一個結構或層作為蝕刻停止層的圖案化和蝕刻技術相比，記憶體結構226的總高度可以減少多達大約150個單位。
圖2B顯示了記憶體結構226的更多細節。如圖2B的側視圖所示，單元結構228可以包括硬遮罩結構234、絕緣體結構238和/或下電極結構240。在圖2B中，垂直內連線通道結構220a貫穿硬遮罩結構234以將上電極結構236連接到金屬結構222a（例如，將上電極結構236連接到上部金屬線結構，等其他示例）。
如圖2B所示，凸形表面232包括在著陸區230的邊緣處的金屬結構222b上（例如，與金屬結構222b接觸）的頂點242（例如，與表面相交的端點）。在一些實施例中，凸形表面232在著陸區230的邊緣與金屬結構222b的部分重疊。附加地或替代地並且在一些實施例中，凸形表面232和與金屬結構222b相鄰的隔離層224b的部分重疊。
如圖2B所示，蝕刻停止層208a可以包括在單元結構228的相對側上的凸形表面232。因此，著陸區230可以在蝕刻停止層208a的第一凸形表面和蝕刻停止層208a的第二凸形表面之間。附加地或替代地，電極結構(例如，下電極結構240)在著陸區230上。
如圖2B所示，著陸區230可以對應於金屬結構222b的頂面的第一部分（例如，下金屬線結構的頂面）。此外，如圖2B所示，蝕刻停止層208a的底面的部分可以與緊鄰第一部分的金屬結構222b的頂面的第二部分重疊並且在其上。
記憶體結構226可以包括一個或多個尺寸特性。舉例來說，金屬結構222a的底面與上電極結構236的頂面之間的距離D1(例如，隔離距離)可包含在約350埃(Å)至約650埃的範圍內。如果距離D1小於大約350Å，則金屬結構222a和上電極結構236之間的電子隧穿（例如，電短路和/或洩漏）的風險可能增加。如果距離D1大於大約650Å，則記憶體結構226的整體高度可能增加以使得記憶體結構226與裝置內的其他結構（例如，裝置200）的設計不兼容並且阻礙器件尺寸的減小。然而，距離D1的其他值和範圍也在本公開的範圍內。
作為另一個示例，單元結構228的厚度D2可以包括在大約300Å到大約900Å的範圍內。如果厚度D2小於大約300Å，則單元結構228的總電容可能不足以使單元結構228用作記憶體單元。附加地或替代地，如果厚度大於約900Å，則記憶體結構226的總高度可能增加以使記憶體結構226與裝置內的其他結構（例如，裝置200）的設計不兼容。附加地或替代地，裝置200功能故障的風險可能會增加。然而，厚度D2的其他值和範圍也在本公開的範圍內。
作為另一個示例，著陸區的寬度D3（例如，與單元結構228的相對側相鄰的凸形表面232的頂點242之間的距離）可以包括在大約70奈米到大約300奈米的範圍內。附加地或替代地，單元結構228的寬度D4可包括在50奈米至大約200奈米的範圍內。然而，寬度D3和寬度D4的其他值和範圍也在本公開的範圍內。在一些實施例中，單元結構228的寬度D4可以小於金屬結構222a的寬度，使得單元結構228在金屬結構222a的周邊內並且不從金屬結構222a向外延伸。
在一些實施例中，寬度D4相對於寬度D3較小。附加地或替代地，在一些實施例中，硬遮罩結構234的寬度、上電極結構236的寬度、絕緣體結構238的寬度和下電極結構240的寬度可以各自對應於寬度D4。也就是說，下電極結構240的近似寬度可以對應絕緣體結構238的近似寬度，絕緣體結構238的近似寬度可以對應上電極結構236的近似寬度，上電極結構236的近似寬度可以對應硬遮罩結構234的近似寬度。
如圖2B所示，隔離層224a(例如介電層)在單元結構228的一個或多個層的邊緣與凸形表面232的頂點242之間接觸金屬結構222b的頂面的一段。舉例來說，隔離層224a接觸在下電極結構240的邊緣與凸形表面232的頂點242之間的金屬結構222b的頂面的一段。
圖2B包括剖線A-A。如結合圖2C所描述的，與垂直內連線通道結構220a、單元結構228和/或頂點242（例如，對應於凸形表面232的覆蓋區）相關聯的覆蓋區(footprint)（例如，平面輪廓、平面形狀）可以變化。
圖2C顯示了沿圖2B的剖線A-A截取的示例上視圖。如示例244所示，垂直內連線通道結構220a、單元結構228和/或頂點242可以包括圓形覆蓋區。在一些實施例中，相對於其他形狀的覆蓋區，製造包括圓形覆蓋區的垂直內連線通道結構220a、單元結構228和/或頂點242（例如，凸形表面232）可以適應通過製造環境的半導體製造工具(例如，圖1的環境100中的半導體製造工具102-116等其他示例)可用的製程能力（例如，公差堆疊）。
如圖2C的示例246所示，垂直內連線通道結構220a、單元結構228和/或頂點242可以包括矩形（例如正方形）覆蓋區。在一些實施例中，相對於其他形狀的覆蓋區，製造包括矩形覆蓋區的垂直內連線通道結構220a、單元結構228和/或頂點242（例如，凸形表面232）可以增加記憶體結構226的效能（例如，增加單元結構228的電容等其他示例）。
如結合圖3A至圖5以及本文其他地方更詳細的描述，裝置200可以對應於記憶體裝置（例如，RRAM記憶體裝置等其他示例）。記憶體裝置包括下部金屬線結構（例如金屬結構222b）。記憶體裝置包括在下部金屬線結構上的單元結構228。記憶體裝置包括在單元結構228之上的上部金屬線結構（例如，金屬結構222a）。記憶體裝置包括將上部金屬線結構連接至單元結構228的通孔結構220a。記憶體裝置包括蝕刻停止層208a，其包括與單元結構228相鄰並與下部金屬線結構接觸的凸形表面232。記憶體裝置包括隔離層224a，其中隔離層224a介於上部金屬線結構的底面和包括凸形表面232的蝕刻停止層208a之間。
附加地或替代地，裝置200包括金屬結構222b。裝置200包括單元結構228，其包括在金屬結構222b上的電極結構。裝置200包括第一介電層(例如，蝕刻停止層208a)，其包括與金屬結構222b的邊緣區重疊的凸形表面232。裝置200包括第二介電層(例如隔離層224a)，其中第二介電層位於單元結構228與凸形表面232之間。
提供圖2A至圖2C中所示的裝置的數量和佈置作為一個或多個示例。實際上，與圖2A至圖2C中所示的那些相比，可能存在額外的裝置、更少的裝置、不同的裝置或不同佈置的裝置。此外，其他裝置可以包括不同於關於圖2A至圖2C所描述的特徵。
圖3A至圖3E是用於形成本文所述的示例記憶體結構226的示例製造製程300的圖。示例製造製程300可以使用結合圖1描述的半導體處理工具102-116中的一個或多個。
如圖3A所示，並且作為一系列一個或多個操作302的一部分，蝕刻停止層208a形成在金屬結構222b之上和/或上和/或隔離層224b上。沉積工具102可以在PVD操作、ALD操作、CVD操作、磊晶操作、氧化操作、結合圖1描述的另一種類型的沉積操作和/或另一種合適的沉積操作中沉積蝕刻停止層。在一些實施例中，在沉積工具102沉積蝕刻停止層208a之後，平坦化工具110平坦化蝕刻停止層208a。蝕刻停止層208a可以包括介電材料（例如，碳化矽（SiC）材料、氮化矽（SiN）材料和/或碳氧化矽（SiOC）材料等其他示例）。蝕刻停止層208a可與一個或多個第一蝕刻操作結合使用，第一蝕刻操作是用於形成裝置中的一個或多個部分(例如，裝置200中的一個或多個部分)。
如圖3B所示，作為一系列一個或多個操作304的一部分，形成暴露出著陸區230的開口306。在一些實施例中，光阻層中的圖案是用於蝕刻蝕刻停止層208a以形成開口306。在這些實施例中，沉積工具102在蝕刻停止層208a上形成光阻層。曝光工具104將光阻層暴露於輻射源以圖案化光阻層。顯影工具106顯影並移除光阻層的部分以暴露出圖案。蝕刻工具108在該圖案的基礎上蝕刻蝕刻停止層208a，以在蝕刻停止層208a中形成開口306。作為一個或多個操作304的一部分，蝕刻工具108可以形成凸形表面232。在蝕刻停止層208a包括SiC材料的情況下，舉例來說，蝕刻工具108可以使用氯基蝕刻劑執行乾式蝕刻操作，以選擇性地移除蝕刻停止層208a的部分以形成開口306和凸形表面232。在一些實施例中，蝕刻操作包括電漿蝕刻操作、濕式化學蝕刻操作和/或另一類型的蝕刻操作。在一些實施例中，光阻移除工具移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化和/或其他技術）。在一些實施例中，硬遮罩層被用作基於圖案蝕刻蝕刻停止層的替代技術。在一些實施例中，光阻移除工具移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化和/或其他技術）。如圖3B所示，開口306的寬度D3對應於結合圖2B描述的著陸區230的寬度D3。
如圖3C所示，作為一系列一個或多個操作308的一部分，在著陸區230上形成下電極層310（例如，導電材料層，如鉭(Ta)材料、鈦(Ti)材料、鉿材料(Hf)、釕(Ru)材料、銥(Ir)材料、鉬(Mo)材料和/或鎢(W)材料,各自具有各自的複合和氮化材料等其他例子）。附加地或替代地，在下電極層310上形成絕緣體層312（例如，高介電常數金屬氧化物材料層，例如鉭（Ta）材料、鈦（Ti）材料、鉿材料（Hf）、釕（Ru）材料、銥（Ir)材料、鉬(Mo)材料和/或鎢(W)材料，各自具有各自的複合和氧化材料等其他示例)。附加地或替代地，在絕緣體層312上形成上電極層314（例如，導電材料層，例如鉭（Ta）材料、鈦（Ti）材料、鉿材料（Hf）、釕（Ru）材料、銥（Ir）、鉬(Mo)材料或鎢(W)材料，各自具有各自的複合和氮化材料等其他示例）。附加地或替代地，在上電極層314上形成硬遮罩層316（例如，碳化矽（SiC）材料、氮化矽（SiN）材料或碳氧化矽（SiOC）材料的介電材料層）。
沉積工具102和/或鍍敷工具112可以使用CVD操作、PVD操作、ALD操作、電鍍操作、上文結合圖1描述的另一個沉積操作和/或另一個合適的沉積操作中的一個或多個來沉積層310至層316。在一些實施例中，在層310至層316之一的沉積之前沉積種子層。在一些實施例中，在沉積工具102和/或鍍敷工具112沉積層310至層316之後，平坦化工具110平坦化層310至層316。
如圖3D所示，並且作為一個或多個操作318的一部分，單元結構228形成在金屬結構222b上（例如，在著陸區230內）。如結合圖2B所描述的，單元結構228可以形成為包括寬度D4。
在一些實施例中，光阻層中的圖案是用於蝕刻層310至層316以形成單元結構228。在這些實施例中，沉積工具102在硬遮罩層316上形成光阻層。曝光工具104將光阻層暴露於輻射源以圖案化光阻層。顯影工具106顯影並移除光阻層的部分以暴露出圖案。特別地，蝕刻工具108可以移除下電極層310的部分以形成下電極結構240。附加地或替代地，蝕刻工具108可以移除絕緣體層312的部分以形成絕緣體結構238。附加地或替代地，蝕刻工具108可以移除上電極層314的部分以形成上電極結構236。附加地或替代地，蝕刻工具108可以移除硬遮罩層316的部分以形成硬遮罩結構234。在一些實施例中，光阻移除工具移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化和/或其他技術）。在一些實施例中，蝕刻操作包括電漿蝕刻操作、濕式化學蝕刻操作和/或另一類型的蝕刻操作。在一些實施例中，光阻移除工具移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化和/或其他技術）。在一些實施例中，附加的硬遮罩層被用作基於圖案蝕刻層310至層316的替代技術。在一些實施例中，光阻移除工具移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化和/或其他技術）。
在圖3D中，金屬結構222b是用作單元結構228的直接著陸並作為蝕刻終止件。以這種方式使用金屬結構222b可以允許包括單元結構228的記憶體結構（例如記憶體結構226）減少而不增加單元結構228（例如上電極結構236）和記憶體結構的另一個特徵（例如金屬結構222a）之間電子穿隧的風險。
如圖3E所示，一系列一個或多個操作320形成記憶體結構226。舉例來說，一系列一個或多個操作320可以包括沉積工具102在PVD操作、ALD操作、CVD操作、磊晶操作、氧化操作、結合圖1描述的另一種類型的沉積操作和/或另一個合適的沉積操作中沉積隔離層224a(例如介電材料)。在一些實施例中，在沉積工具102沉積隔離層224a之後，平坦化工具110平坦化隔離層224a。
附加地或替代地，並且作為一系列操作320的一部分，光阻層中的圖案是用於蝕刻隔離層224a以形成用於垂直內連線通道結構220a和/或金屬結構222a的凹槽。在這些實施例中，沉積工具102在隔離層224a上形成光阻層。曝光工具104將光阻層暴露於輻射源以圖案化光阻層。顯影工具106顯影並移除光阻層的部分以暴露出圖案。蝕刻工具108在圖案的基礎上蝕刻隔離層224a，以在隔離層224a中形成用於垂直內連線通道結構220a和/或金屬結構222a的凹槽。在一些實施例中，蝕刻操作包括電漿蝕刻操作、濕式化學蝕刻操作和/或另一類型的蝕刻操作。在一些實施例中，光阻移除工具移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化和/或其他技術）。在一些實施例中，硬遮罩層被用作基於圖案蝕刻凹槽的替代技術。在一些實施例中，光阻移除工具移除光阻層的剩餘部分（例如，使用化學剝離劑、電漿灰化和/或其他技術）。
如圖3E所示，並且作為一系列一個或多個操作322的一部分，垂直內連線通道結構220a和金屬結構222a可以形成在凹槽中。沉積工具102可以沉積導電材料（導電材料例如鈷（Co）材料、釕（Ru）材料、鈦（Ti）材料、鎢（W）材料或銅（Cu）材料等其他示例）在凹槽中，以在PVD操作、ALD操作、CVD操作、磊晶操作、氧化操作、結合圖1描述的另一種類型的沉積操作和/或另一種合適的沉積操作中形成垂直內連線通道結構220a和/或金屬結構222a。在一些實施例中，在沉積之後，平坦化工具110平坦化的導電材料。
如圖3A至圖3E所示的製造製程300可以變化和/或修改。舉例來說，可以修改製造製程300以包括雙重金屬鑲嵌(dual damascene)製程，在此期間，裝置200的通孔和其他特徵(例如，溝槽)被圖案化，如此一來，通孔和其他特徵同時被沉積工具102填充。
如上所述，圖3A至圖3E作為示例提供。其他示例可以不同於關於圖3A至圖3E所描述的。
圖4是與半導體裝置和製造方法相關的裝置400的示例構件的圖。裝置400可以對應一個或多個半導體處理工具102-116。在一些實施例中，一個或多個半導體處理工具102-116可以包括一個或多個裝置400和/或一個或多個裝置400中的構件。如圖4所示，裝置400可以包括匯流排410、處理器420、記憶體430、輸入構件440、輸出構件450和通信構件460。
匯流排410可以包括一個或多個構件，其使得裝置400的構件之間能夠進行有線和/或無線通信。匯流排410可以將圖4的兩個或更多個構件耦合在一起，例如通孔操作耦合(via operative coupling)、通信耦合(communicative coupling)、電子耦合(electronic coupling)和/或電耦合(electric coupling)。處理器420可以包括中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位信號處理器、現場可程式閘陣列、專用積體電路和/或另一類型的處理構件。處理器420在硬體、韌體或硬體和軟體的組合中實施。在一些實施例中，處理器420可以包括一個或多個處理器，其能夠被編程以執行本文別處描述的一個或多個操作或製程。
記憶體430可包括揮發性和/或非揮發性記憶體。舉例來說，記憶體430可以包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬式磁碟機和/或另一種類型的記憶體(例如，快閃記憶體、磁性記憶體和/或光學記憶體)。記憶體430可以包括內部記憶體（例如，RAM、ROM或硬式磁碟機）和/或可移動記憶體（例如，通過通用串列匯流排連接以可移動）。記憶體430可以是非暫時性電腦可讀媒體。記憶體430存儲與裝置400的操作相關的資訊、指令和/或軟體（例如，一個或多個軟體應用）。在一些實施例中，記憶體430可包括例如經由匯流排410耦合到一個或多個處理器(例如，處理器420)的一個或多個記憶體。
輸入構件440使裝置400能夠接收輸入，例如使用者輸入和/或感測輸入。舉例來說、輸入構件440可以包括觸摸螢幕、鍵盤、小鍵盤、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感測器、加速度計、陀螺儀和/或致動器。輸出構件450使裝置400能夠提供輸出，例如通過顯示器、揚聲器和/或發光二極體。通信構件460使裝置400能夠經由有線連接和/或無線連接與其他裝置通信。舉例來說，通信構件460可以包括接收器、發送器、收發器、數據機、網絡介面卡和/或天線。
裝置400可以執行本文描述的一個或多個操作或製程。舉例來說，非暫時性電腦可讀媒體（例如記憶體430）可以存儲一組指令（例如一個或多個指令或代碼）以供處理器420執行。處理器420可以執行一組指令來執行本文描述的一個或多個操作或製程。在一些實施例中，由一個或多個處理器420執行一組指令導致一個或多個處理器420和/或裝置400執行本文描述的一個或多個操作或製程。在一些實施例中，使用硬連線電路代替指令或與指令組合以執行本文所述的一個或多個操作或製程。附加地或替代地，處理器420可以被配置為執行本文描述的一個或多個操作或製程。因此，本文描述的實施例不限於硬體電路和軟體的任何特定組合。
圖4中構件的數量和排列是作為示例提供的。與圖4中所示的那些相比，裝置400可以包括額外的構件、更少的構件、不同的構件或不同佈置的構件。附加地或替代地，裝置400的一組構件(例如，一個或多個構件)可以執行描述為由裝置400的另一組構件執行的一個或多個功能。
圖5是與半導體裝置和製造方法相關聯的示例製程500的流程圖。在一些實施例中，圖5的一個或多個製程方塊由一個或多個半導體處理工具102-116執行。附加地或替代地，圖5的一個或多個製程方塊可以由裝置400的一個或多個構件執行，諸如處理器420、記憶體430、輸入構件440、輸出構件450和/或通信構件460。
如圖5所示，製程500可以包括在金屬結構上形成介電層(方塊510)。舉例來說，如上所述，沉積工具102或另一類似工具可以執行操作以在金屬結構222b上形成介電層（例如，蝕刻停止層208a）。
如圖5進一步所示，製程500可以包括移除介電層的部分以暴露金屬結構的頂面上的著陸區(方塊520)。舉例來說，蝕刻工具108可以移除介電層的部分以暴露金屬結構222b的頂面上的著陸區230，如上所述。在一些實施例中，移除介電層的部分使得在與凸形表面232相鄰的介電層中形成著陸區。在一些實施例中，凸形表面232與金屬結構222b的邊緣重疊。
如圖5進一步所示，製程500可以包括在金屬結構和介電層之上形成單元結構的一層或多層(方塊530)。舉例來說，沉積工具102可以在金屬結構222b和介電層之上形成單元結構228的一層或多層(例如，層310至層316)，如上所述。在一些實施例中，一層或多層的底層(例如，下電極層310)在著陸區230和介電層上。
如圖5進一步所示，製程500可以包括移除一層或多層中的部分以形成單元結構(方塊540)。舉例來說，蝕刻工具108可以移除一層或多層的部分（例如，層310至層316）以形成單元結構228，如上所述。
製程500可包括額外的實施例，例如任何單個實施例或下文描述的實施例的任何組合和/或與本文別處描述的一個或多個其他製程相關。
在第一實施例中，移除介電層的部分以暴露金屬結構222b的頂面上的著陸區230包括移除介電層的部分以形成著陸區230至第一寬度(例如，寬度D3)，並且其中移除一個或多個層的部分(例如，層310至層316)以形成單元結構228包括移除部分以形成單元結構至第二寬度(例如，寬度D4)，第二寬度相對於第一寬度較小。
在第二實施例中，單獨或與第一實施例組合，移除部分以形成單元結構228至相對於第一寬度較小的第二寬度包括移除硬遮罩層316、上電極層314、絕緣體層312和下電極層310的部分，其中硬遮罩層316、上電極層314、絕緣體層312、下電極層310的剩餘部分各有一寬度，其對應於第二寬度。
在第三實施例中，單獨或與第一和第二實施例中的一個或多個組合，金屬結構222b在移除一層或多層(例如，層310至層316)的部分以形成單元結構228的期間作為蝕刻終止件。
在第四實施例中，單獨或與第一至第三實施例中的一個或多個組合，製程500包括在凸形表面232上方和之間形成垂直內連線通道結構220a。
在第五實施例中，單獨或與第一至第四實施例中的一個或多個組合，在凸形表面232上方和之間形成垂直內連線通道結構220a包括形成穿過硬遮罩結構234的垂直內連線通道結構220a，硬遮罩結構234在凸形表面232上方和之間，以與單元結構228的上電極結構236連接，其中單元結構228在著陸區230上並且在凸形表面232的頂點242之間。
儘管圖5顯示了製程500的示例方塊，但在一些實施例中，與圖5中描繪的那些相比，製程500包括額外的方塊、更少的方塊、不同的方塊或不同排列的方塊。附加地或替代地，製程500中的兩個或更多個方塊可以並行執行。
本文描述的一些實施例包括記憶體裝置和形成技術。記憶體裝置的單元結構包括上電極結構，其通過包括隔離層的一層或多層的組合與在單元結構之上的金屬線結構分開。這些技術包括使用在單元結構下面的金屬線結構作為蝕刻停止層來圖案化單元結構。
相對於包括使用位於單元結構下方的金屬線上方的碳化矽層作為蝕刻停止層來圖案化單元結構的其他技術，包括使用單元結構下方的金屬線作為蝕刻停止層來圖案化單元結構的技術可以減小記憶體結構的整體高度。附加地或替代地，該技術可以維持或增加金屬線和電極結構之間的隔離距離。如此一來，降低了金屬線和電極結構之間短路的可能性以改善記憶體裝置的效能和/或可靠度。
如上文更詳細地描述，本文描述的一些實施例提供記憶體裝置。記憶體裝置包括下部金屬線結構。記憶體裝置包括在下部金屬線結構上的單元結構，單元結構與具有凸形上表面和大致平坦的下表面的蝕刻停止層相鄰。記憶體裝置包括在單元結構上方的上部金屬線結構。記憶體裝置包括將上部金屬線結構連接至單元結構的垂直內連線通道結構，其中隔離層在單元結構和蝕刻停止層的凸形上表面之間側向地延伸。在一些實施例中，單元結構包括上電極結構。上電極結構的頂面和上部金屬線結構的底面之間的距離被包括在約350埃至約650埃的範圍內。在一些實施例中，單元結構的厚度被包括在約300埃至約900埃的範圍內。在一些實施例中，凸形上表面對應於與單元結構的第一邊相鄰的第一凸形上表面。記憶體裝置還包括第二凸形上表面，其與單元結構的第二邊相鄰，第二邊與第一邊相對。記憶體裝置還包括著陸區，其在下部金屬線結構的頂面上。著陸區介於第一凸形上表面與第二凸形上表面之間。在一些實施例中，單元結構包括電極結構，其在著陸區上，著陸區在下部金屬線結構的頂面上。電極結構在與下部金屬線結構的頂面的第一部分對應的著陸區上。蝕刻停止層的底面的至少部分與下部金屬線結構的頂面的第二部分重疊且在下部金屬線結構的頂面的第二部分上，其中下部金屬線結構的頂面的第二部分緊鄰第一部分。在一些實施例中，單元結構的寬度相對於著陸區的寬度較小。在一些實施例中，著陸區的寬度相對於下部金屬線結構的寬度較小。在一些實施例中，電極結構對應於下電極結構。單元結構還包括在下電極結構上的絕緣體結構。單元結構還包括在絕緣體結構上的上電極結構。單元結構還包括在上電極結構上的硬遮罩。垂直內連線通道結構貫穿硬遮罩以將上電極結構連接至上部金屬線結構。在一些實施例中，下電極結構的近似寬度對應於絕緣體結構的近似寬度，絕緣體結構的近似寬度對應於上電極結構的近似寬度，且上電極結構的近似寬度對應於硬遮罩的近似寬度。
如上文更詳細地描述，本文描述的一些實施例提供了一種裝置。裝置包括金屬結構，其中第一介電層包括凸形上表面和近似平坦的下表面，下表面與金屬結構的邊緣區重疊。裝置包括單元結構，其包括在金屬結構上的電極結構，其中圍繞金屬結構的第二介電層被包括在單元結構和第一介電層的凸形上表面之間。在一些實施例中，凸形上表面與鄰近金屬結構的第三介電層的邊緣區重疊。在一些實施例中，第一介電層包括碳化矽材料，其被配置為作為用於第一蝕刻操作的蝕刻終止件；並且金屬結構包括銅材料，其被配置為作為用於第二蝕刻操作的蝕刻終止件。在一些實施例中，第二介電層接觸金屬結構的頂面的一段，金屬結構的頂面的該段在電極結構的邊緣和凸形上表面的頂點之間。在一些實施例中，凸形上表面的頂點在金屬結構的頂面上。
如上文更詳細描述的，本文描述的一些實施例提供了一種方法。該方法包括在金屬結構上形成介電層。該方法包括移除介電層的部分以暴露金屬結構的頂面上的著陸區，其中移除介電層的部分使得在與著陸區相鄰的介電層中形成凸形表面，並且其中凸形表面與金屬結構的邊緣重疊。該方法包括在金屬結構和介電層上形成單元結構的一層或多層，其中一層或多層的底層在著陸區上和介電層上。該方法包括移除一層或多層的部分以形成單元結構。在一些實施例中，移除介電層的部分以暴露出在金屬結構的頂面上的著陸區包括移除介電層的部分以形成著陸區到第一寬度。移除一層或多層的部分以形成單元結構包括移除部分以形成單元結構到第二寬度，第二寬度相對於第一寬度較小。在一些實施例中，移除部分以形成單元結構到第二寬度，第二寬度相對於第一寬度較小包括移除硬遮罩層、上電極層、絕緣體層和下電極層的部分，其中硬遮罩層、上電極層、絕緣體層和下電極層的剩餘部分各自具有對應於第二寬度的寬度。在一些實施例中，在移除部分以形成單元結構的期間，金屬結構作為蝕刻終止件執行。在一些實施例中，該方法還包括在凸形表面上方和之間形成垂直內連線通道結構。在一些實施例中，在凸形表面上方和之間形成垂直內連線通道結構包括形成通過位於凸形表面上方和之間的硬遮罩結構的垂直內連線通道結構，以與單元結構的上電極結構連接，其中單元結構在著陸區上且在凸形表面的頂點之間。
如本文所用，術語「和/或」在與多個項結合使用時旨在單獨涵蓋多個項中的每一個以及多個項的任何和所有組合。舉例來說，「A 和/或B」包括「A和B」、「A和非B」以及「B和非A」。
如本文所用，「滿足閾值」可以根據上下文指代大於閾值、大於或等於閾值、小於閾值、小於或等於閾值、等於閾值、不等於閾值或類似者的值。
上述概述了幾個實施例中的特徵，以便本領域的技術人員可以更好地理解本公開的方面。本領域的技術人員應該理解，他們可以容易地使用本揭露作為設計或修改其他製程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的優點。本領域的技術人員還應該認識到，這樣的等同構造不脫離本揭露的精神和範圍，並且他們可以在不脫離本公開的精神和範圍的情況下對其進行各種改變、替換和更改。
100:環境 102:沉積工具/半導體處理工具 104:曝光工具/半導體處理工具 106:顯影工具/半導體處理工具 108:蝕刻工具/半導體處理工具 110:平坦化工具/半導體處理工具 112:鍍敷工具/半導體處理工具 114:預處理工具/半導體處理工具 116:電漿工具/半導體處理工具 118:晶圓/晶粒傳輸工具 200, 400:裝置 202:FEOL區 204:BEOL區 206:半導體基底 208, 208a:蝕刻停止層 210:電晶體區 212:閘極結構 214:源極/汲極結構 216:閘極接觸窗結構 218:源極/汲極接觸窗結構 220, 220a:垂直內連線通道結構 222, 222a, 222b:金屬結構 224, 224a, 224b:隔離層 226:記憶體結構 228:單元結構 230:著陸區 232:凸形表面 234:硬遮罩結構 236:上電極結構 238:絕緣體結構 240:下電極結構 242:頂點 244, 246:示例 300:製造製程 302, 304, 308, 318, 320:操作 306:開口 310:下電極層/層 312:絕緣體層/層 314:上電極層/層 316:硬遮罩層/層 410:匯流排 420:處理器 430:記憶體 440:輸入構件 450:輸出構件 460:通信構件 500:製程 510, 520, 530, 540:方塊 A-A:剖線 D1:距離 D2:厚度 D3, D4:寬度
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本揭露的各個方面。值得注意的是，根據業界的標準做法，各特徵並未按比例繪製。事實上，為了討論的清晰，可以任意增加或減少各種特徵的尺寸。
圖1是可以在其中實現本文描述的系統和/或方法的示例環境的圖。
圖2A至圖2C是包括本文描述的記憶體結構的示例裝置的圖。
圖3A至圖3E是用於形成本文所述的示例記憶體結構的示例製造製程的圖。
圖4是本文描述的圖1的一個或多個裝置的示例構件的圖。
圖5是與形成本文描述的示例記憶體結構相關聯的示例製程的流程圖。
200:裝置
208a:蝕刻停止層
220a:垂直內連線通道結構
222a,222b:金屬結構
224a,224b:隔離層
226:記憶體結構
228:單元結構
230:著陸區
232:凸形表面
234:硬遮罩結構
236:上電極結構
238:絕緣體結構
240:下電極結構
242:頂點
A-A:剖線
D1:距離
D2:厚度
D3,D4:寬度

Claims (1)

  1. 一種記憶體裝置，包括： 下部金屬線結構； 單元結構，在所述下部金屬線結構上，其中所述單元結構與具有凸形上表面和近似平坦下表面的蝕刻停止層相鄰； 上部金屬線結構，在所述單元結構之上；以及 垂直內連線通道結構，將所述上部金屬線結構連接到所述單元結構， 其中隔離層在所述單元結構和所述蝕刻停止層的所述凸形上表面之間側向地延伸。
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