CN221264365U - 半导体装置 - Google Patents

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CN221264365U CN202322180775.9U CN202322180775U CN221264365U CN 221264365 U CN221264365 U CN 221264365U CN 202322180775 U CN202322180775 U CN 202322180775U CN 221264365 U CN221264365 U CN 221264365U
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姜慧如
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Abstract

一种半导体装置可包括可形成于半导体装置的后端区中的非易失性存储单元结构。非易失性存储单元结构可包括其中在栅极结构与字线导电结构之间包括介电层的部分的浮动栅极结构。藉由介电层将栅极结构与字线导电结构分隔开会使得栅极结构成为浮动栅极结构。此使得即使当自字线导电结构移除电源时，电荷亦能够选择性地储存于栅极结构上。非易失性存储单元结构与易失性存储单元结构一起设置于半导体装置的后端区中，使得可在半导体装置的后端区中执行高速存取及长期储存。

Description

半导体装置
技术领域
本实用新型的实施例涉及半导体装置。
背景技术
存储器装置被广泛用于各种应用中。存储器装置由多个存储单元构成，所述多个存储单元通常被布置成多个行及多个列的阵列。一种类型的存储单元包括动态随机存取存储器(dynamic random access memory，DRAM)胞元。在一些应用中，由于相对于例如静态随机存取存储器(static random access memory，SRAM)胞元或另一种类型的存储单元而言DRAM胞元的成本更低、面积更小且能够保存更大量的数据，因此可选择基于DRAM胞元的存储器装置，而非基于其它类型的存储单元的存储器装置。
实用新型内容
本实用新型实施例提供一种半导体装置，包括多个后端介电层；导电结构，位于所述多个后端介电层中的第一后端介电层中；以及非易失性存储单元结构的栅极结构，所述非易失性存储单元结构包括于所述半导体装置中，所述栅极结构位于所述多个后端介电层中的第二后端介电层及第三后端介电层中，其中所述栅极结构位于所述导电结构之上，且其中所述第二后端介电层的部分包括于所述导电结构与所述栅极结构之间。
本实用新型实施例提供一种半导体装置，包括串联连接的多个浮动栅极结构，所述多个浮动栅极结构包括：包括于所述多个浮动栅极结构中的每一者中的相应的多个栅极结构；栅极介电层，在所述相应的多个栅极结构之上连续地延伸；以及通道层，在所述栅极介电层之上连续地延伸；多个字线导电结构，其中所述多个字线导电结构中的每一者与所述相应的多个栅极结构中的一者电性耦合；以及介电层，位于所述相应的多个栅极结构与所述多个字线导电结构之间。
附图说明
结合附图阅读以下详细说明，会最好地理解本实用新型的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是其中可实施本文中阐述的***及/或方法的实例性环境的图。
图2是本文中阐述的实例性半导体装置的图。
图3、图4A、图4B、图5A及图5B是本文中阐述的半导体装置的实例性实施方式的图。
图6A至图6M是本文中阐述的实例性实施方式的图。
图7是本文中阐述的实例性半导体装置的图。
图8A及图8B是本文中阐述的半导体装置的实例性实施方式的图。
图9是本文中阐述的实例性半导体装置的图。
图10是本文中阐述的图1所示一或多个装置的实例性组件的图。
图11是与形成本文中阐述的半导体装置相关联的实例性工艺的流程图。
[符号的说明]
100：环境
102：沈积工具/半导体处理工具
104：曝光工具/半导体处理工具
106：显影工具/半导体处理工具
108：蚀刻工具/半导体处理工具
110：平坦化工具/半导体处理工具
112：镀覆工具/半导体处理工具
114：晶片/管芯运输工具
200、700、900：半导体装置
202a：易失性存储器阵列
202b：非易失性存储器阵列
204：非阵列区
206、208、210、212、214、250、606、610、704、706、708、710、712、906、910、914、918、922、926：介电层
216：易失性存储单元结构
218：晶体管结构
220：电容器结构
222、258、714：字线导电结构
224、260、716：栅极结构
226、264：栅极电极
228、266：衬垫层
230、268、720：栅极介电层
232、270、722：通道层
234、236、272、274、736、742：源极/漏极区
238、242、276、280、726、732、738：内连线结构
240、278：位线导电结构
244：侧壁
246：底表面
248、252：导电层
254：接地导电结构
256：非易失性存储单元结构
262、718：部分
282、734：选择线导电结构
300、400、500、502、600、800：实施方式
302、306：电荷
304、308：流动路径
602、604、612、614：凹槽
608：通道材料层
702：浮动栅极结构
724：输入源极/漏极区
728：读取位线导电结构
730：输出源极/漏极区/源极/漏极区
740：写入位线导电结构
802：读取电流
804：组合通道电阻
902：衬底
904：鳍结构
908、912、916、920、924：蚀刻终止层(ESL)
928：外延区
930：金属源极或漏极接触件/源极或漏极接触件
932：栅极
934、936：间隔件
938：源极或漏极内连线/内连线
940：栅极内连线/内连线
942：栅极接触件
944、946、952、954：导电结构
948、950：通孔
1000：装置
1010：总线
1020：处理器
1030：存储器
1040：输入组件
1050：输出组件
1060：通讯组件
1100：工艺
1110、1120、1130、1140、1150、1160、1170、1180：方块
D1：距离
H1、H2：高度
L1、L2、L3、L4：长度
R1、R2、R3、R4：通道电阻
W1、W2、W3、W4：宽度
x、y、z：方向
具体实施方式
以下揭露内容提供用于实施所提供标的物的不同特征的诸多不同实施例或实例。以下阐述组件及布置的具体实例以简化本揭露。当然，该些仅为实例且不旨在进行限制。举例而言，以下说明中将第一特征形成于第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征进而使得第一特征与第二特征可不直接接触的实施例。另外，本揭露可能在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简洁及清晰的目的，而非自身指示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“位于…之下”、“位于…下方”、“下部的”、“位于…上方”、“上部的”及类似用语等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外亦囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
动态随机存取存储器(DRAM)存储单元是通常包括与电容器串联连接的晶体管的一种类型的易失性存储单元。此可被称为一个晶体管-一个电容器(one transistor-onecapacitor，1T-1C)DRAM胞元。1T-1C DRAM胞元中的电容器藉由选择性地储存电荷而用作储存装置。可藉由晶体管对电容器进行充电，且可藉由对电容器所储存的电荷进行放电来感测储存于电容器中的电荷量。1T-1C DRAM胞元所储存的逻辑值(logical value)(例如，1值或0值)可与电容器所储存的电荷量对应。
DRAM存储单元阵列可实施于半导体装置的后端区(有时被称为后端工艺(backend ofline，BEOL)区)中。周边电路***可包括于DRAM存储单元阵列之下，且可包括例如感测放大器电路、行解码器电路(row decoder circuit)、列解码器电路(column decodercircuit)及/或位址解码器电路等电路。在DRAM存储单元阵列之下包括周边电路***(此种配置可被称为阵列下电路(circuitunder array，CuA))可使得半导体装置的水平大小能够相对于在DRAM存储单元阵列附近及/或周围包括周边电路***的情况而言减小。
尽管DRAM存储单元阵列可在半导体装置的后端区中提供用于高速存取(caching)及其他功能的易失性存储器，然而由于DRAM的易失性本质，当自半导体装置移除电源时，DRAM存储单元阵列中所储存的数据会丢失。
在本文中阐述的一些实施方式中，半导体装置可包括可形成于半导体装置的后端区中的非易失性存储单元结构。非易失性存储单元结构可包括其中在栅极结构与字线导电结构之间包括介电层的一部分的浮动栅极结构。藉由介电层将栅极结构与字线导电结构分隔开会使栅极结构成为浮动栅极结构。此使得即使当自字线导电结构移除电源时，电荷亦能够选择性地储存于栅极结构上。非易失性存储单元结构与易失性存储单元结构(例如，DRAM存储单元结构)一起设置于半导体装置的后端区中，使得可在半导体装置的后端区中执行高速存取及长期储存。此外，非易失性存储单元结构与易失性存储单元结构可藉由相似的处理技术且在相同的操作中形成，而无需附加的遮罩步骤，此可降低形成非易失性存储单元结构的复杂性，且可对半导体装置的后端处理成本及时间产生非常小的影响。另外，本文中阐述的浮动栅极结构可以串联配置进行排列进而实施其中可基于浮动栅极结构的串联电阻来获得类比状态的神经网路。
图1是其中可实施本文中阐述的***及/或方法的实例性环境100的图。如图1中所示，实例性环境100可包括多个半导体处理工具102至112及晶片/管芯运输工具114。所述多个半导体处理工具102至112可包括沈积工具102、曝光工具104、显影工具106、蚀刻工具108、平坦化工具110、镀覆工具112及/或另一种类型的半导体处理工具。实例性环境100中所包括的工具可包括于半导体清洁室、半导体代工厂、半导体处理设施及/或制造设施等中。
沈积工具102是包括半导体处理腔室及能够将各种类型的材料沈积至衬底上的一或多个装置的半导体处理工具。在一些实施方式中，沈积工具102包括能够在衬底(例如晶片)上沈积光刻胶层的旋转涂布工具。在一些实施方式中，沈积工具102包括化学气相沈积(chemical vapor deposition，CVD)工具，例如等离子增强型CVD(plasma-enhanced CVD，PECVD)工具、高密度等离子CVD(high-density plasma CVD，HDP-CVD)工具、亚大气压CVD(sub-atmospheric CVD，SACVD)工具、低压CVD(low-pressure CVD，LPCVD)工具、原子层沈积(atomic layer deposition，ALD)工具、等离子增强型原子层沈积(plasma-enhancedatomic layer deposition，PEALD)工具或另一种类型的CVD工具。在一些实施方式中，沈积工具102包括物理气相沈积(physical vapor deposition，PVD)工具(例如溅镀工具或另一种类型的PVD工具)。在一些实施方式中，沈积工具102包括外延工具，所述外延工具被配置成藉由外延生长来形成装置的层及/或区。在一些实施方式中，实例性环境100包括多种类型的沈积工具102。
曝光工具104是能够将光刻胶层暴露于辐射源的半导体处理工具，所述辐射源例如为紫外(ultraviolet，UV)光源(例如，深UV光源、极紫外(extreme UV，EUV)光源及/或类似光源)、x射线源、电子束(electronbeam，e-beam)源及/或类似者。曝光工具104可将光刻胶层暴露于辐射源，以将图案自光罩转移至光刻胶层。图案可包括用于形成一或多个半导体装置的一或多个半导体装置层图案，可包括用于形成半导体装置的一或多个结构的图案，可包括用于对半导体装置的各个部分进行蚀刻的图案及/或类似图案。在一些实施方式中，曝光工具104包括扫描器、步进机(stepper)或类似类型的曝光工具。
显影工具106是能够对已暴露于辐射源的光刻胶层进行显影以对自曝光工具104转移至光刻胶层的图案进行显影的半导体处理工具。在一些实施方式中，显影工具106藉由移除光刻胶层的未被暴露出的一些部分而使图案显影。在一些实施方式中，显影工具106藉由移除光刻胶层的被暴露出的一些部分而使图案显影。在一些实施方式中，显影工具106藉由使用化学显影剂对光刻胶层的被暴露出的一些部分或未被暴露出的一些部分进行溶解而使图案显影。
蚀刻工具108是能够对衬底、晶片或半导体装置的各种类型的材料进行蚀刻的半导体处理工具。举例而言，蚀刻工具108可包括湿式蚀刻工具、干式蚀刻工具及/或类似工具。在一些实施方式中，蚀刻工具108包括填充有蚀刻剂的腔室，且将衬底放置于腔室中达特定的时间段，以移除衬底的一或多个部分的特定量。在一些实施方式中，蚀刻工具108可使用等离子蚀刻或等离子辅助蚀刻来对衬底的一或多个部分进行蚀刻，所述等离子蚀刻或等离子辅助蚀刻可能是有关于使用离子化气体对所述一或多个部分进行各向同性蚀刻或定向蚀刻。
平坦化工具110是能够对晶片或半导体装置的各种层进行研磨或平坦化的半导体处理工具。举例而言，平坦化工具110可包括对沈积材料或镀覆材料的层或表面进行研磨或平坦化的化学机械平坦化(chemical mechanical planarization，CMP)工具及/或另一种类型的平坦化工具。平坦化工具110可利用化学力与机械力(例如，化学蚀刻与自由磨料研磨(free abrasive polishing))的组合来对半导体装置的表面进行研磨或平坦化。平坦化工具110可利用磨料及腐蚀性化学浆料并结合研磨垫及扣环(retaining ring)(例如，通常具有较半导体装置大的直径)。研磨垫及半导体装置可藉由动态研磨头按压于一起且藉由扣环固持于适当位置。动态研磨头可利用不同的旋转轴旋转，以移除材料且弄平半导体装置的任何不规则形貌，进而使半导体装置变平或平坦。
镀覆工具112是能够利用一或多种金属对衬底(例如，晶片、半导体装置及/或类似装置)或其一部分进行镀覆的半导体处理工具。举例而言，镀覆工具112可包括铜电镀装置、铝电镀装置、镍电镀装置、锡电镀装置、化合物材料或合金(例如，锡-银、锡-铅及/或类似材料)电镀装置、及/或用于一或多种其他类型的导电材料、金属及/或类似类型材料的电镀装置。
晶片/管芯运输工具114包括行动机器人、机械臂、电车或轨道车、高架升降机运输(overhead hoist transport，OHT)***、自动材料处置***(automated materiallyhandling system，AMHS)及/或被配置成在半导体处理工具102至半导体处理工具112之间运输衬底及/或半导体装置、被配置成在同一半导体处理工具的处理腔室之间运输衬底及/或半导体装置、及/或被配置成将衬底及/或半导体装置运输至其他位置(例如晶片架、储存室及/或类似位置)及自其他位置(例如晶片架、储存室及/或类似位置)运输衬底及/或半导体装置的另一种类型的装置。在一些实施方式中，晶片/管芯运输工具114可为被配置成行进特定路径及/或可半自动或自动操作的编程装置。在一些实施方式中，实例性环境100包括多个晶片/管芯运输工具114。
举例而言，晶片/管芯运输工具114可包括于群集工具(clustertool)或包括多个处理腔室的另一种类型的工具中，且可被配置成在所述多个处理腔室之间运输衬底及/或半导体装置、在处理腔室与缓冲区域之间运输衬底及/或半导体装置、在处理腔室与介面工具(interface tool)(例如装备前端模组(equipment front end module，EFEM))之间运输衬底及/或半导体装置、及/或在处理腔室与运输载体(例如，前开式晶片传送盒(frontopening unified pod，FOUP))之间运输衬底及/或半导体装置等。在一些实施方式中，晶片/管芯运输工具114可包括于多腔室(或群集)沈积工具102中，所述多腔室(或群集)沈积工具102可包括预清洁处理腔室(例如，用于自衬底及/或半导体装置清洁或移除氧化物、氧化及/或其他类型的污染物或副产物)以及多种类型的沈积处理腔室(例如，用于对不同类型的材料进行沈积的处理腔室、用于执行不同类型的沈积操作的处理腔室)。在该些实施方式中，如本文中所述，晶片/管芯运输工具114被配置成在沈积工具102的多个处理腔室之间运输衬底及/或半导体装置，而不破坏或移除多个处理腔室之间及/或沈积工具102中的多个处理操作之间的真空(或至少局部真空)。
在一些实施方式中，半导体处理工具102至半导体处理工具112中的一或多者及/或晶片/管芯运输工具114可执行本文中阐述的一或多个半导体处理操作。举例而言，半导体处理工具102至半导体处理工具112中的一或多者及/或晶片/管芯运输工具114可形成多个后端介电层；可在所述多个后端介电层中的第一后端介电层中形成导电结构；及/或可在所述多个后端介电层中的第二后端介电层及第三后端介电层中形成非易失性存储单元结构的栅极结构，其中栅极结构位于导电结构之上，且其中第二后端介电层的部分包括于导电结构与栅极结构之间。
作为另一实例，半导体处理工具102至半导体处理工具112中的一或多者及/或晶片/管芯运输工具114可在半导体装置中形成字线导电结构；可在字线导电结构之上形成第一介电层；可在第一介电层之上形成第二介电层；可在字线导电结构之上形成凹槽，所述凹槽穿过第二介电层且进入第一介电层中，使得第一介电层的部分保留于字线导电结构之上；可在凹槽中形成半导体装置的非易失性存储单元结构的栅极结构，使得第一介电层的所述部分包括于栅极结构与字线导电结构之间；可在栅极结构之上形成非易失性存储单元结构的栅极介电层；可在栅极介电层之上形成非易失性存储单元结构的通道层；及/或可在通道层之上形成非易失性存储单元结构的多个源极/漏极区。
作为另一实例，半导体处理工具102至半导体处理工具112中的一或多者及/或晶片/管芯运输工具114可形成串联连接的多个浮动栅极结构，所述多个浮动栅极结构包括相应的多个栅极结构及栅极介电层，相应的多个栅极结构包括于所述多个浮动栅极结构中的每一者中，栅极介电层在相应的多个栅极结构之上连续地延伸；可形成在栅极介电层之上连续地延伸的通道层；可形成多个字线导电结构，其中所述多个字线导电结构中的每一者与相应的多个栅极结构中的一者电性耦合；及/或可在相应的多个栅极结构与所述多个字线导电结构之间形成介电层。
图1中所示的装置的数目及布置是作为一或多个实例提供。实际上，与图1中所示的装置相比，可能存在附加的装置、更少的装置、不同的装置或不同布置的装置。此外，图1中所示的二或更多个装置可在单个装置内实施，或者图1中所示的单个装置可被实施为多个分布的装置。附加地或作为另外一种选择，实例性环境100的一组装置(例如，一或多个装置)可执行被阐述为由实例性环境100的另一组装置执行的一或多个功能。
图2是本文中阐述的实例性半导体装置200的图。具体而言，图2示出半导体装置200的后端区或BEOL区。
如图2中所示，半导体装置200的后端区中可包括有易失性存储器阵列202a及非易失性存储器阵列202b。易失性存储器阵列202a与非易失性存储器阵列202b可藉由位于易失性存储器阵列202a与非易失性存储器阵列202b之间的非阵列区204而实体隔离及/或电性隔离。
如图2中所示，易失性存储器阵列202a及非易失性存储器阵列202b可包括于半导体装置200的一或多个后端层中。后端介电层可包括介电层206(例如，层间介电(interlayer dielectric，ILD)层)、位于介电层206之上及/或上的介电层208(例如，蚀刻终止层(etch stop layer，ESL))、位于介电层208之上及/或上的介电层210(例如，另一ILD层)、位于介电层210之上及/或介电层210上的介电层212(例如，另一ESL)、以及位于介电层212之上及/或上的介电层214(例如，另一ILD层)等。在一些实施方式中，介电层206至介电层214中的一或多者可包括多个层。举例而言，介电层210可包括多个ILD层。
介电层206、介电层210及介电层214可各自包含一或多种低介电常数(低k)介电材料，例如氧化硅(SiOx)、经氟掺杂的硅酸盐玻璃(fluoride-doped silicate glass，FSG)及/或另一低介电常数介电材料。介电层208及介电层212可各自包含一或多种高介电常数(高k)介电材料，以相对于介电层206、介电层210及介电层214提供蚀刻选择性。高介电常数介电材料的实例包括介电常数大于氧化硅的介电常数(近似3.6)的介电材料，例如氧化铝(AlOx)、碳氮化硅(SiCN)及/或氮化硅(SixNy)等。
易失性存储器阵列202a可在半导体装置200的后端介电层中包括多个易失性存储单元结构216。易失性存储单元结构216可包括DRAM存储单元结构及/或另一种类型的易失性存储单元结构。在其中易失性存储单元结构216包括DRAM存储单元结构的实作方式中，易失性存储单元结构216可包括晶体管结构218及电容器结构220。电容器结构220可被配置成选择性地储存与易失性存储单元结构216所储存的逻辑值(例如，1值或0值)对应的电荷。晶体管结构218可被配置成选择性地控制对电容器结构220的存取。举例而言，可启用晶体管结构218以使得电荷能够经由晶体管结构218而被提供至电容器结构220。作为另一实例，可去启用(deactivated)晶体管结构218以使得电荷能够被储存于电容器结构220中(例如，保留于电容器结构220中)。作为再一实例，可启用晶体管结构218以执行“读取”操作，在“读取”操作中，藉由晶体管结构218对电容器结构220中所储存的电荷进行放电并对所述电荷进行量测。
如图2中所示，易失性存储单元结构216可在晶体管结构218下方及/或晶体管结构218之下的介电层206中包括字线导电结构222。字线导电结构222亦可被称为存取线导电结构、选择线导电结构，位址线导电结构(address line conductive structure)及/或行线导电结构(row line conductive structure)等。字线导电结构222可被配置成向晶体管结构218的栅极结构224选择性地提供电压或电流，以执行与易失性存储单元结构216相关联的存取操作。字线导电结构222可包括沟渠、通孔、金属线、金属化层及/或其他类型的导电结构。字线导电结构222可包含一或多种导电材料，例如一或多种金属、一或多种金属合金及/或一或多种其他类型的导电材料。实例包括铜(Cu)、钴(Co)、钌(Ru)、钛(Ti)、钨(W)、金(Au)及/或银(Ag)等。
晶体管结构218的栅极结构224可位于字线导电结构222之上及/或字线导电结构222上。具体而言，栅极结构224与字线导电结构222可直接实体接触，使得可将电流或电压自字线导电结构222直接施加至栅极结构224。栅极结构224亦可包括于介电层208及介电层210中。栅极结构224可包括由位于栅极电极226与字线导电结构222之间的一或多个衬垫层228所环绕的栅极电极226。栅极电极226可包含多晶硅(polysilicon)(例如，多晶形硅(polycrystalline silicon))、一或多种导电材料、一或多种高介电常数材料及/或其组合。衬垫层228可包括黏合衬垫(例如，包括以促进栅极电极226与介电层208及介电层210之间的黏合的衬垫)、障壁层(例如，包括以减少栅极电极226的材料扩散至介电层208及介电层210中及/或字线导电结构222中或使所述扩散最小化的层)、及/或另一种类型的衬垫层。
栅极介电层230可包括于栅极结构224之上及/或栅极结构224上。栅极介电层230亦可包括于介电层210中。在一些实施方式中，每一晶体管结构218皆包括独立的栅极介电层230。在一些实施方式中，易失性存储器阵列202a中的二或更多个晶体管结构218共享同一栅极介电层230。换言之，栅极介电层230可在多个晶体管结构218的栅极结构224上延伸及/或跨越所述多个晶体管结构218的栅极结构224。栅极介电层230可包含一或多种介电材料，包括高介电常数(高k)材料，例如硅酸铪(HfOxSi)、硅酸锆(ZrSiOx)、氧化铪(HfOx)及/或氧化锆(ZrOx)等。
每一晶体管结构218皆可包括位于栅极介电层230之上及/或栅极介电层230上的通道层232。通道层232可包含一或多种半导体材料，例如硅(Si)、锗(Ge)、经掺杂的硅、经掺杂的锗、氧化铟锌(InZnO)、氧化铟锡(InSnO)、氧化锌(InxOy，例如In2O3)、氧化镓(GaxOy，例如Ga2O3)、氧化铟镓锌(InGaZnO)、氧化锌(ZnO)、锌氧化铝(AlxOyZnz，例如Al2O5Zn2)，经铝掺杂的氧化锌、氧化钛(TiOx)、III-V族半导体材料及/或半导体材料的组合(例如，合金或堆叠层)等。此使得能够基于施加至栅极结构224的电流或电压而在通道层232中选择性地形成导电通道。
源极/漏极区234及源极/漏极区236可包括于通道层232之上及/或通道层232上。端视上下文而定，本文中所使用的源极/漏极区可指源极区、漏极区或者源极区及漏极区两者。源极/漏极区234及源极/漏极区236可与通道层232电性耦合，使得选择性地容许电流经由通道层232而在源极/漏极区234与源极/漏极区236之间流动。源极/漏极区234及源极/漏极区236可各自包含一或多种半导体材料，例如硅(Si)、锗(Ge)、经掺杂的硅及/或经掺杂的锗等。
源极/漏极区234及源极/漏极区236可分别与内连线结构耦合。举例而言，源极/漏极区234可与位于源极/漏极区234之上及/或源极/漏极区234上的内连线结构238耦合。内连线结构238可将源极/漏极区234与位线导电结构240电性耦合。位线导电结构240亦可被称为列线导电结构(column line conductive structure)。位线导电结构240可位于内连线结构238之上及/或内连线结构238上，且可被配置成经由晶体管结构218选择性地自电容器结构220接收电流或者向电容器结构220提供电流。
作为另一实例，源极/漏极区236可与位于源极/漏极区236之上及/或源极/漏极区236上的内连线结构242耦合。在图2中，内连线结构242位于位线导电结构240的后面且不与位线导电结构240实体接触。内连线结构242将源极/漏极区236与电容器结构220电性耦合。
内连线结构238及内连线结构242以及位线导电结构240可各自包括通孔、插塞、沟渠、双镶嵌结构(dual damascene structure)及/或另一种类型的导电结构。内连线结构238及内连线结构242以及位线导电结构240可各自包含一或多种导电材料，例如一或多种金属、一或多种金属合金及/或一或多种其他类型的导电材料。实例包括铜(Cu)、钴(Co)、钌(Ru)、钛(Ti)、钨(W)、金(Au)及/或银(Ag)等。
电容器结构220可包括在电容器结构220的高度与电容器结构220的宽度或临界尺寸(critical dimension，CD)之间具有相对高的纵横比的深沟渠电容器(deep trenchcapacitor，DTC)结构。电容器结构220可包括侧壁244及与侧壁244连接的底表面246。电容器结构220可在电容器结构220的底表面246处与内连线结构242耦合。电容器结构220可位于介电层212及介电层214中，电容器结构220的底部延伸穿过介电层212，使得底表面246位于介电层212中。
如图2中进一步所示，电容器结构220可包括多个层，例如位于侧壁244及底表面246之上及/或侧壁244及底表面246上的导电层248、位于导电层248之上及/或导电层248上的介电层250、以及位于介电层250之上及/或介电层250上的另一导电层252。导电层248及导电层252可对应于电容器结构220的多个电导体，而介电层250可对应于所述电导体之间的介电介质，藉此使得电荷能够基于多个电导体之间的电场而储存于电容器结构220中。电容器结构220的深沟渠结构使得导电层248的表面积及导电层252的表面积能够增大，而电容器结构220的水平覆盖区的增大量则非常小，此会增大电容器结构220的电容储存容量。
接地导电结构254可包括于电容器结构220之上及/或电容器结构220上。接地导电结构254可包括通孔、插塞、沟渠、双镶嵌结构及/或其他类型的导电结构。接地导电结构254可被配置为用于易失性存储单元结构216的电性接地点(electrical ground)。接地导电结构254可包含一或多种导电材料，例如一或多种金属、一或多种金属合金及/或一或多种其他类型的导电材料。实例包括铜(Cu)、钴(Co)、钌(Ru)、钛(Ti)、钨(W)、金(Au)及/或银(Ag)等。
如图2中进一步所示，非易失性存储器阵列202b可包括多个非易失性存储单元结构256。非易失性存储单元结构256可被配置成将电荷(对应于逻辑值(例如1值或0值))选择性地储存于浮动栅极结构中。
如图2中所示，非易失性存储单元结构256可与介电层206中所包括的字线导电结构258电性耦合。非易失性存储单元结构256可包括位于字线导电结构258之上的栅极结构260。栅极结构260可被称为浮动栅极结构，乃因栅极结构260与字线导电结构258不直接(或实体)连接。相反地，介电层208(例如，ESL)的部分262位于栅极结构260与字线导电结构258之间。藉由此种方式，栅极结构260与字线导电结构258间隔开。当自字线导电结构258移除电压或电流时，栅极结构260与字线导电结构258之间的间隙使得电荷能够留存于或储存于栅极结构260的栅极电极264中。介电层208的高介电常数介电材料可经由部分262在栅极结构260与字线导电结构258之间提供低的电流泄漏。
栅极电极264由位于栅极电极264与介电层208及介电层210之间的一或多个衬垫层266环绕。栅极电极264可包含多晶硅(例如，多晶形硅)、一或多种导电材料、一或多种高介电常数材料及/或其组合。衬垫层266可包括黏合衬垫(例如，包括以促进栅极电极264与介电层208及介电层210之间的黏合的衬垫)、障壁层(例如，包括以减少栅极电极264的材料扩散至介电层208及介电层210中或使所述扩散最小化的层)及/或另一种类型的衬垫层。
栅极介电层268可包括于栅极结构260之上及/或栅极结构260上。栅极介电层268可包括于介电层210中。在一些实施方式中，每一非易失性存储单元结构256皆包括独立的栅极介电层268。在一些实施方式中，非易失性存储器阵列202b中的二或更多个非易失性存储单元结构256共享同一栅极介电层268。换言之，栅极介电层268可在多个非易失性存储单元结构256的栅极结构260上延伸及/或跨越所述多个非易失性存储单元结构256的栅极结构260。栅极介电层268可包含一或多种介电材料，包括高介电常数材料，例如硅酸铪(HfOxSi)、硅酸锆(ZrSiOx)、氧化铪(HfOx)及/或氧化锆(ZrOx)等。
每一非易失性存储单元结构256皆可包括位于栅极介电层268之上及/或栅极介电层268上的通道层270。通道层270可包含一或多种半导体材料，例如硅(Si)、锗(Ge)、经掺杂的硅及/或经掺杂的锗等。此使得能够基于施加至栅极结构260的电流或电压而在通道层270中选择性地形成导电通道。
源极/漏极区272及源极/漏极区274可包括于通道层270之上及/或通道层270上。源极/漏极区272及源极/漏极区274可与通道层270电性耦合，使得选择性地容许电流经由通道层270而在源极/漏极区272与源极/漏极区274之间流动。源极/漏极区272及源极/漏极区274可各自包含一或多种半导体材料，例如硅(Si)、锗(Ge)、经掺杂的硅及/或经掺杂的锗等。
源极/漏极区272及源极/漏极区274可分别与内连线结构耦合。举例而言，源极/漏极区272可与位于源极/漏极区272之上及/或源极/漏极区272上的内连线结构276耦合。内连线结构276可将源极/漏极区272与位线导电结构278电性耦合。位线导电结构278可位于内连线结构276之上及/或内连线结构276上。
作为另一实例，源极/漏极区274可与位于源极/漏极区274之上及/或源极/漏极区274上的内连线结构280耦合。在图2中，内连线结构280位于位线导电结构278的后面且不与位线导电结构278实体接触。内连线结构280将源极/漏极区274与选择线导电结构282电性耦合。位线导电结构278及选择线导电结构282被配置成使得非易失性存储单元结构256能够选择性地被编程(programmed)或擦除(erased)。
内连线结构276及内连线结构280、位线导电结构278以及选择线导电结构282可各自包括通孔、插塞、沟渠、双镶嵌结构及/或另一种类型的导电结构。内连线结构276及内连线结构280、位线导电结构278以及选择线导电结构282可各自包含一或多种导电材料，例如一或多种金属、一或多种金属合金及/或一或多种其他类型的导电材料。实例包括铜(Cu)、钴(Co)、钌(Ru)、钛(Ti)、钨(W)、金(Au)及/或银(Ag)等。
如上所述，图2是作为实例提供。其他实例可能不同于针对图2所阐述的实例。
图3是本文中阐述的半导体装置200的实例性实施方式300的图。具体而言，实例性实施方式300包括半导体装置200的易失性存储器阵列202a中的易失性存储单元结构216的操作的实例性实施方式、以及半导体装置200的非易失性存储器阵列202b中的非易失性存储单元结构256的操作的实例性实施方式。
如图3中所示，易失性存储单元结构216的电容器结构220可选择性地储存与易失性存储单元结构216所储存的逻辑值对应的电荷302。举例而言，处于第一电压的电荷302可对应于1值，而在电容器结构220中不存在电荷302可对应于处于0值的第二电压。位线导电结构240与电容器结构220之间的流动路径304可使得易失性存储单元结构216能够选择性地被编程(例如，写入)、读取或擦除。
举例而言，可自位线导电结构240将电荷302提供至电容器结构220，以将逻辑值写入至易失性存储单元结构216。此处，电荷302沿流动路径304自位线导电结构240横穿内连线结构238，横穿源极/漏极区234，横穿晶体管结构218的通道层232，横穿源极/漏极区236，且横穿内连线结构242，进而到达电容器结构220。可自字线导电结构222向栅极结构224施加电流或电压，使得电荷302能够流动穿过通道层232。此外，可向位线导电结构240施加电压，使得导电层248上的电位(electricalpotential)相对于导电层252上的电位(接地至0伏)而言大，以便于经由晶体管结构218对电容器结构220进行充电。
为读取或擦除易失性存储单元结构216所储存的逻辑值，可自字线导电结构222向栅极结构224施加电流或电压，以使得电荷302能够流动穿过通道层232。可自位线导电结构240移除电压，使得电荷302沿流动路径304自电容器结构220经由晶体管结构218流动至位线导电结构240。
对于非易失性存储器阵列202b中的非易失性存储单元结构256而言，电荷306可选择性地储存于栅极结构260中。为将电荷306储存于栅极结构260中，位线导电结构278可连接至电性接地点，使得位线导电结构278上的电位近似为0伏。可向字线导电结构258及选择线导电结构282施加电压。选择线导电结构282上的电位可相对于位线导电结构278上的电位而言大，以便于电子沿流动路径308进行流动。此外，字线导电结构258上的电位可相对于位线导电结构278上的电位及选择线导电结构282上的电位而言大，以便于电子隧穿过栅极介电层268且进入栅极结构260中。
为移除栅极结构260中的电荷306，可将字线导电结构258连接至电性接地点，使得字线导电结构258上的电位近似为0伏。可向位线导电结构278及选择线导电结构282施加电压，使得位线导电结构278上的电位及选择线导电结构282上的电位相对于字线导电结构258上的电位而言大，以便于电子隧穿过栅极介电层268且离开栅极结构260。
选择性地储存于栅极结构260中的电荷306会直接影响非易失性存储单元结构256的临限电压(threshold voltage)(Vt)。当栅极结构260中未储存电荷306时，临限电压低，此意味着在通道层270中形成可供电子在源极/漏极区272与源极/漏极区274之间传播的导电通道所需要的临限电压相对低。此使得为获得可自非易失性存储单元结构256读取的临限源极至漏极电流(threshold source to drain current)(IDS)量值而需要的电压相对低。相反地，若栅极结构260中储存有电荷306，则为在通道层270中形成可供电子在源极/漏极区272与源极/漏极区274之间传播的导电通道而需要的临限电压相对较高(例如，相对于当栅极结构260中未储存电荷306时的临限电压而言)。此会使得为获得可自非易失性存储单元结构256读取的临限源极至漏极电流(IDS)量值而需要的电压相对高。因栅极结构260中是否储存有电荷306而造成的临限电压的差异可使得不同的逻辑值能够选择性地储存于非易失性存储单元结构256中。举例而言，低临限电压可对应于0值，而高临限电压可对应于1值。
如上所述，图3是作为实例提供。其他实例可能不同于针对图3所阐述的实例。
图4A及图4B是本文中阐述的半导体装置200的实例性实施方式400的图。图4A及图4B包括半导体装置200的剖视图。图4A示出半导体装置200的易失性存储器阵列202a中的易失性存储单元结构216的晶体管结构218的实例性尺寸。图4B示出半导体装置200的非易失性存储器阵列202b中的非易失性存储单元结构256的实例性尺寸。
如图4A中所示，晶体管结构218的实例性尺寸可包括晶体管结构218的栅极结构224的宽度W1。宽度W1可被称为栅极结构224的底部临界尺寸。宽度W1可在半导体装置200中位于可与半导体装置200中的与横越源极/漏极区234及源极/漏极区236的水平方向对应的方向y上。在一些实施方式中，宽度W1可包括于近似30奈米至近似200奈米的范围内。然而，所述范围的其他值亦处于本揭露的范围内。
如图4A中进一步所示，晶体管结构218的另一实例性尺寸可包括晶体管结构218的栅极结构224的高度H1。高度H1可在半导体装置200中位于可与半导体装置200中的垂直方向对应的方向z上。在一些实施方式中，高度H1包括于近似200埃至近似1000埃的范围内。然而，所述范围的其他值亦处于本揭露的范围内。
如图4B中所示，非易失性存储单元结构256的实例性尺寸可包括非易失性存储单元结构256的栅极结构260的宽度W2。宽度W2可被称为栅极结构260的底部临界尺寸。宽度W2可在半导体装置200中位于可与半导体装置200中的与横越源极/漏极区272及源极/漏极区274的水平方向对应的方向y上。在一些实施方式中，宽度W2包括于近似20奈米至近似190奈米的范围内，以便于使介电层208蚀刻不足(under etching)进而将栅极结构260形成为浮动栅极结构。然而，所述范围的其他值亦处于本揭露的范围内。
如图4B中进一步所示，非易失性存储单元结构256的另一实例性尺寸可包括非易失性存储单元结构256的栅极结构260的高度H2。高度H2可在半导体装置200中位于可与半导体装置200中的垂直方向对应的方向z上。在一些实施方式中，高度H2包括于近似200埃至近似1000埃的范围内。然而，所述范围的其他值亦处于本揭露的范围内。
晶体管结构218的栅极结构224的宽度W1可相对于非易失性存储单元结构256的栅极结构260的宽度W2而言大。栅极结构260的宽度W2可相对于栅极结构224的宽度W1而言小，以使得能够形成栅极结构260，进而使得介电层208的部分262保持于栅极结构260与字线导电结构258之间。如本文中所述，栅极结构260的较小宽度W2会导致形成其中欲形成有栅极结构260的蚀刻不足产生的凹槽，藉此留下介电层208的位于字线导电结构258的上方及/或字线导电结构258之上的部分262。
如图4B中进一步所示，非易失性存储单元结构256的另一实例性尺寸可包括字线导电结构258与非易失性存储单元结构256中的栅极结构260之间的距离D1。距离D1可对应于介电层208的位于字线导电结构258与栅极结构260之间的部分262的剩余厚度。距离D1可在半导体装置200中位于可与半导体装置200中的垂直方向对应的方向z上。在一些实施方式中，距离D1包括于近似30埃至近似100埃的范围内，以达成栅极结构260的足够低的电流泄漏，同时达成非易失性存储单元结构256的足够高的写入速度。然而，所述范围的其他值亦处于本揭露的范围内。
如上所述，图4A及图4B是作为实例提供。其他实例可能不同于针对图4A及图4B所阐述的实例。
图5A及图5B是本文中阐述的半导体装置200的实例性实施方式的图。图5A及图5B包括半导体装置200的俯视图。图5A示出其中非易失性存储单元结构256被配置成使得半导体装置200的易失性存储器阵列202a中能够包括高密度的非易失性存储单元结构256的实例性实施方式500的实例性尺寸。图5B示出其中非易失性存储单元结构256被配置成使得能够对半导体装置200的易失性存储器阵列202a中的非易失性存储单元结构256使用低编程电压的实例性实施方式502的实例性尺寸。
一般而言，图5A中的实例性实施方式500中的非易失性存储单元结构256的字线导电结构258及栅极结构260的大小相对于图5B中的实例性实施方式502中的非易失性存储单元结构256的字线导电结构258及栅极结构260而言小。图5A中的实例性实施方式500中的非易失性存储单元结构256的字线导电结构258及栅极结构260的较小大小使得欲包括于非易失性存储器阵列202b中的非易失性存储单元结构256的密度相对于图5B中的实例性实施方式502而言大。图5B中的实例性实施方式502中的非易失性存储单元结构256的字线导电结构258及栅极结构260的大小相对于图5A中的实例性实施方式500中的非易失性存储单元结构256的字线导电结构258及栅极结构260而言大。图5B中的实例性实施方式502中的非易失性存储单元结构256的字线导电结构258及栅极结构260的较大大小为字线导电结构258与栅极结构260之间的电子隧穿提供更大的表面积，此进而使得相对于图5A中的实例性实施方式500而言可使用更小的编程电压。
如图5A中所示，非易失性存储单元结构256的实例性尺寸可包括非易失性存储单元结构256的字线导电结构259的宽度W3。宽度W3可在半导体装置200中位于可与半导体装置200中的与横越源极/漏极区272及源极/漏极区274的水平方向对应的y方向上。在一些实施方式中，宽度W3可包括于近似20奈米至近似100奈米的范围内。然而，所述范围的其他值亦处于本揭露的范围内。
如图5A中进一步所示，非易失性存储单元结构256的实例性尺寸可包括非易失性存储单元结构256的栅极结构260的长度L1。长度L1可在半导体装置200中位于可与半导体装置200中的沿字线导电结构258的水平方向对应的方向x上。在一些实施方式中，长度L1包括于近似50奈米至近似200奈米的范围内。然而，所述范围的其他值亦处于本揭露的范围内。
如图5A中进一步所示，非易失性存储单元结构256的实例性尺寸可包括栅极结构260的自对应的通道层270的下面向外延伸的长度L2。长度L2可在半导体装置200中位于可与半导体装置200中的沿字线导电结构258的水平方向对应的x方向上。在于近似5奈米至近似50奈米的范围内。然而，所述范围的其他值亦处于本揭露的范围内。
如图5B中所示，非易失性存储单元结构256的实例性尺寸可包括非易失性存储单元结构256的字线导电结构258的宽度W4。宽度W4可在半导体装置200中位于可与半导体装置200中的与横越源极/漏极区272及源极/漏极区274的水平方向对应的y方向上。在一些实施方式中，宽度W4包括于近似30奈米至近似110奈米的范围内。然而，所述范围的其他值亦处于本揭露的范围内。宽度W4可相对于宽度W3而言大。
如图5B中进一步所示，非易失性存储单元结构256的实例性尺寸可包括非易失性存储单元结构256的栅极结构260的长度L3。长度L3可在半导体装置200中位于可与半导体装置200中的沿字线导电结构258的水平方向对应的方向x上。在一些实施方式中，长度L3包括于近似80奈米至近似230奈米的范围内。然而，所述范围的其他值亦处于本揭露的范围内。长度L3可相对于长度L1而言大。
如图5B中进一步所示，非易失性存储单元结构256的实例性尺寸可包括栅极结构260的自对应的通道层270的下面向外延伸的长度L4。长度L4可在半导体装置200中位于可与半导体装置200中的沿字线导电结构258的水平方向对应的方向x上。在一些实施方式中，长度L4包括于近似10奈米至近似60奈米的范围内。然而，所述范围的其他值亦处于本揭露的范围内。长度L4可相对于长度L2而言大。
如上所述，图5A及图5B是作为实例提供。其他实例可能不同于针对图5A及图5B所阐述的实例。
图6A至图6M是本文中阐述的实例性实施方式600的图。实例性实施方式600可包括用于在半导体装置200的后端区中形成易失性存储器阵列202a及非易失性存储器阵列202b的实例性工艺。
如图6A中所示，可形成介电层206。沈积工具102可使用CVD技术、PVD技术、ALD技术、以上结合图1阐述的另一沈积技术及/或除以上结合图1阐述的沈积技术以外的沈积技术来沈积介电层206。
如图6A中进一步所示，可在易失性存储器阵列202a中的介电层206中形成多个字线导电结构222。此外，可在非易失性存储器阵列202b中的介电层206中形成多个字线导电结构258。
在一些实施方式中，使用光刻胶层中的图案在介电层206中形成多个凹槽。在该些实施方式中，沈积工具102在介电层206上形成光刻胶层。曝光工具104将光刻胶层暴露于辐射源，以对光刻胶层进行图案化。显影工具106对光刻胶层进行显影且移除光刻胶层的一些部分以暴露出图案。蚀刻工具108向介电层206中进行蚀刻以形成多个凹槽。在一些实施方式中，蚀刻操作包括等离子蚀刻技术、湿式化学蚀刻技术及/或另一种类型的蚀刻技术。在一些实施方式中，光刻胶移除工具移除光刻胶层的剩余部分(例如，使用化学剥除剂、等离子灰化及/或另一种技术)。在一些实施方式中，使用硬掩模层作为基于图案形成多个凹槽的替代技术。
沈积工具102及/或镀覆工具112可使用CVD技术、PVD技术、ALD技术、电镀技术、以上结合图1阐述的另一沈积技术及/或除以上结合图1阐述的沈积技术以外的沈积技术在多个凹槽中沈积多个字线导电结构222及多个字线导电结构258。在一些实施方式中，平坦化工具110可在多个字线导电结构222及多个字线导电结构258被沈积之后执行CMP操作以对多个字线导电结构222及多个字线导电结构258进行平坦化。
如图6B中所示，可在介电层206之上及/或介电层206上以及多个字线导电结构222及多个字线导电结构258之上及/或多个字线导电结构222及多个字线导电结构258上形成介电层208。此外，可在介电层208之上及/或介电层208上形成介电层210(或介电层210的一部分)。沈积工具102可使用CVD技术、PVD技术、ALD技术、以上结合图1阐述的另一沈积技术及/或除以上结合图1阐述的沈积技术以外的沈积技术来沈积介电层208及介电层210。
如图6B中进一步所示，可在易失性存储器阵列202a中的介电层208及介电层210中及/或穿过易失性存储器阵列202a中的介电层208及介电层210形成多个凹槽602。相似地，可在非易失性存储器阵列202b中的介电层208及介电层210中及/或穿过非易失性存储器阵列202b中的介电层208及介电层210形成多个凹槽604。
具体而言，可在多个字线导电结构222之上形成多个凹槽602。可将多个凹槽602形成为完全地穿过介电层208及介电层210，使得多个字线导电结构222的顶表面经由多个凹槽602而被暴露出。可在多个字线导电结构258之上形成多个凹槽604。不同于凹槽602，可将多个凹槽604形成为完全地穿过介电层210且进入介电层208的部分中(例如，不完全穿过介电层208)，使得多个字线导电结构258的顶表面不会经由多个凹槽604而被暴露出。相反地，介电层208的部分262保留于多个字线导电结构258的顶表面之上。
在一些实施方式中，在相同的蚀刻操作中(或在同一组蚀刻操作中)形成多个凹槽602与多个凹槽604，而无需使用附加的遮罩。此会降低在半导体装置200的后端区中形成易失性存储器阵列202a及非易失性存储器阵列202b两者的半导体处理成本及复杂性。可将凹槽604形成为相对于凹槽602的宽度W1而言具有小的宽度W2，此会导致凹槽604的蚀刻不足。之所以发生蚀刻不足，是由于凹槽604中的可由蚀刻剂接触并移除材料的表面积的量相对于凹槽602而言小。此使得凹槽604中的蚀刻速率相对于凹槽602而言慢。凹槽602中的蚀刻速率较快使得凹槽602能够被完全地蚀刻穿过介电层208及介电层210。介电层208的厚度可包括于近似60埃至近似500埃的范围内，而介电层208的部分262的厚度可包括于近似30埃至近似150埃的范围内。然而，该些范围的其他值亦处于本揭露的范围内。
在一些实施方式中，使用光刻胶层中的图案在介电层208及介电层210中形成多个凹槽602及多个凹槽604。在该些实施方式中，沈积工具102在介电层210上形成光刻胶层。曝光工具104将光刻胶层暴露于辐射源，以对光刻胶层进行图案化。显影工具106对光刻胶层的一些部分进行显影且移除光刻胶层的所述一些部分以暴露出图案。蚀刻工具108向介电层208及介电层210中进行蚀刻以形成多个凹槽602及多个凹槽604。在一些实施方式中，蚀刻操作包括等离子蚀刻技术、湿式化学蚀刻技术及/或另一种类型的蚀刻技术。在一些实施方式中，光刻胶移除工具移除光刻胶层的其剩余部分(例如，使用化学剥除剂、等离子灰化及/或另一种技术)。在一些实施方式中，使用硬掩模层作为基于图案形成多个凹槽602及多个凹槽604的替代技术。
如图6C中所示，可在易失性存储器阵列202a中的多个字线导电结构222之上的多个凹槽602中形成多个栅极结构224。此外，可在非易失性存储器阵列202b中的多个字线导电结构258之上的多个凹槽604中形成多个栅极结构260。在多个字线导电结构222上直接形成多个栅极结构224，使得多个栅极结构224与多个字线导电结构222直接实体接触。在介电层208的部分262上形成多个栅极结构260，使得多个栅极结构260与多个字线导电结构258不直接实体接触，而是藉由介电层208的部分262而被分隔开或间隔开。
为形成多个栅极结构224，沈积工具102及/或镀覆工具112可使用CVD技术、PVD技术、ALD技术、电镀技术、以上结合图1阐述的另一沈积技术及/或除以上结合图1阐述的沈积技术以外的沈积技术在多个凹槽602中沈积衬垫层228。沈积工具102及/或镀覆工具112可使用CVD技术、PVD技术、ALD技术、电镀技术、以上结合图1阐述的另一沈积技术及/或以上结合图1阐述的沈积技术以外的沈积技术在多个凹槽602中的衬垫层228之上及/或凹槽602中的衬垫层228上沈积栅极电极226。
为形成多个栅极结构260，沈积工具102及/或镀覆工具112可使用CVD技术、PVD技术、ALD技术、电镀技术、以上结合图1阐述的另一沈积技术及/或除以上结合图1阐述的沈积技术以外的沈积技术在多个凹槽604中沈积衬垫层266。沈积工具102及/或镀覆工具112可使用CVD技术、PVD技术、ALD技术、电镀技术、以上结合图1阐述的另一沈积技术及/或以上结合图1阐述的沈积技术以外的沈积技术在多个凹槽604中的衬垫层266之上及/或多个凹槽604中的衬垫层266上沈积栅极电极264。
如图6D中所示，可在介电层210之上及/或介电层210上以及多个栅极结构224及多个栅极结构260之上及/或多个栅极结构224及多个栅极结构260上形成多个层。举例而言，可在介电层210之上及/或介电层210上以及多个栅极结构224及多个栅极结构260之上及/或多个栅极结构224及多个栅极结构260上形成介电层606。作为另一实例，可在介电层606之上及/或介电层606上形成通道材料层608。作为另一实例，可在通道材料层608之上及/或通道材料层608上形成介电层610。沈积工具102可使用CVD技术、PVD技术、ALD技术、以上结合图1阐述的另一沈积技术及/或除以上结合图1阐述的沈积技术以外的沈积技术来沈积介电层606、通道材料层608及介电层610。
如图6E中进一步所示，可执行蚀刻操作以移除通道材料层608的部分及介电层610的部分，以自通道材料层608形成多个通道层232及多个通道层270。多个通道层232可形成于多个栅极结构224之上，且多个通道层270可形成于多个栅极结构260之上。
在一些实施方式中，使用光刻胶层中的图案来形成多个通道层232及多个通道层270。在该些实施方式中，沈积工具102在介电层610上形成光刻胶层。曝光工具104将光刻胶层暴露于辐射源，以对光刻胶层进行图案化。显影工具106对光刻胶层进行显影并移除光刻胶层的部分，以暴露出图案。蚀刻工具108蚀刻穿过介电层610且穿过通道材料层608。通道材料层608的位于多个栅极结构224之上的剩余部分对应于多个通道层232，而通道材料层608的位于多个栅极结构260之上的剩余部分则对应于多个通道层270。在一些实施方式中，蚀刻操作包括等离子蚀刻技术、湿式化学蚀刻技术及/或另一种类型的蚀刻技术。在一些实施方式中，光刻胶移除工具移除光刻胶层的剩余部分(例如，使用化学剥离剂、等离子灰化及/或另一技术)。在一些实施方式中，使用硬掩模层作为基于图案形成多个通道层232及多个通道层270的替代技术。
在一些实施方式中，通道层232的厚度及通道层270的厚度包括于近似3奈米至近似15奈米的范围内，以达成足够高的电流，同时达成足够的栅极控制及足够低的漏电流。然而，所述范围的其他值亦处于本揭露的范围内。在一些实施方式中，通道层232与通道层270被形成为不同的厚度。在一些实施方式中，通道层232的宽度及通道层270的宽度包括于近似30奈米至近似300奈米的范围内。在一些实施方式中，通道层232的宽度包括于近似30奈米至近似200奈米的范围内，而通道层270的宽度包括于近似20奈米至近似190奈米的范围内。然而，该些范围的其他值亦处于本揭露的范围内。在一些实施方式中，多个晶体管结构218之间的间距与多个非易失性存储单元结构256之间的间距是相同的间距。在一些实施方式中，多个晶体管结构218之间的间距与多个非易失性存储单元结构256之间的间距是不同的间距。在一些实施方式中，多个非易失性存储单元结构256之间的间距包括于近似10奈米至近似500奈米的范围内，以在多个非易失性存储单元结构256之间达成足够的隔离，同时在半导体装置200中达成足够高密度的非易失性存储单元结构256。然而，所述范围的其他值亦处于本揭露的范围内。
如图6F中所示，可在易失性存储器阵列202a及非易失性存储器阵列202b中沈积用于介电层610的附加的介电材料。沈积工具102可使用CVD技术、PVD技术、ALD技术、以上结合图1阐述的另一沈积技术及/或除以上结合图1阐述的沈积技术以外的沈积技术来沈积用于介电层610的附加的介电材料。在一些实施方式中，平坦化工具110可执行CMP操作来对介电层610进行平坦化。
蚀刻工具108可对介电层610的部分及介电层606的部分进行回蚀(etch back)以界定非阵列区204。回蚀会使得在易失性存储器阵列202a中形成栅极介电层230且在非易失性存储器阵列202b中形成栅极介电层268。在半导体装置的后端区中可相对不常使用高介电常数介电材料。在与半导体装置200的后端区相关联的一或多个后续工艺中，非阵列区204中残留的高介电常数介电材料可能会导致半导体处理工具102至半导体处理工具112中的一或多者受到污染。因此，蚀刻工具108可移除介电层606的位于非阵列区204中的部分，以降低非阵列区204中的高介电常数介电质污染的可能性。
如图6G中所示，可在半导体装置中沈积附加的介电材料。附加材料、介电层210与介电层610的组合可被称为介电层210。沈积工具102可使用CVD技术、PVD技术、ALD技术、以上结合图1阐述的另一沈积技术及/或除以上结合图1阐述的沈积技术以外的沈积技术来沈积附加的介电材料。在一些实施方式中，平坦化工具110可执行CMP操作来对介电层210进行平坦化。
如图6G中进一步所示，可在介电层210中将多个凹槽612形成于多个通道层232之上且形成为到达多个通道层232。可在介电层210中将多个凹槽614形成于多个通道层270之上且形成为到达多个通道层270。在一些实施方式中，使用光刻胶层中的图案在介电层210中形成多个凹槽612及多个凹槽614。在该些实施方式中，沈积工具102在介电层210上形成光刻胶层。曝光工具104将光刻胶层暴露于辐射源，以对光刻胶层进行图案化。显影工具106对光刻胶层进行显影并移除光刻胶层的部分，以暴露出图案。蚀刻工具108蚀刻至介电层210中以形成多个凹槽612及多个凹槽614。在一些实施方式中，蚀刻操作包括等离子蚀刻技术、湿式化学蚀刻技术及/或另一种类型的蚀刻技术。在一些实施方式中，光刻胶移除工具移除光刻胶层的剩余部分(例如，使用化学剥离剂、等离子灰化及/或另一技术)。在一些实施方式中，使用硬掩模层作为基于图案形成多个凹槽612及多个凹槽614的替代技术。
如图6H中所示，可在多个凹槽612中形成源极/漏极区234及源极/漏极区236。源极/漏极区234及源极/漏极区236可与多个通道层232耦合。可在多个凹槽614中形成源极/漏极区272及源极/漏极区274。源极/漏极区272及源极/漏极区274可与多个通道层270耦合。
沈积工具102可使用外延技术、CVD技术、PVD技术、ALD技术、以上结合图1阐述的另一沈积技术及/或除以上结合图1阐述的沈积技术以外的沈积技术来沈积源极/漏极区234、源极/漏极区236、源极/漏极区272及源极/漏极区274。在一些实施方式中，平坦化工具110可执行CMP操作来对源极/漏极区234、源极/漏极区236、源极/漏极区272及源极/漏极区274进行平坦化。在一些实施方式中，在形成源极/漏极区234、源极/漏极区236、源极/漏极区272及源极/漏极区274之前，在多个凹槽612及多个凹槽614中沈积一或多个衬垫层，以促进介电层210与源极/漏极区234、源极/漏极区236、源极/漏极区272及源极/漏极区274之间的黏合，并减少掺杂剂自源极/漏极区234、源极/漏极区236、源极/漏极区272及源极/漏极区274扩散至介电层210中。
如图6I中所示，可为介电层210沈积附加的介电材料。沈积工具102可使用CVD技术、PVD技术、ALD技术、以上结合图1阐述的另一沈积技术及/或除以上结合图1阐述的沈积技术以外的沈积技术来沈积附加的介电材料。在一些实施方式中，平坦化工具110可执行CMP操作来对介电层210进行平坦化。
如图6I中进一步所示，可在介电层210中形成多个内连线结构238及多个内连线结构276。可在多个源极/漏极区234之上及/或多个源极/漏极区234上形成多个内连线结构238，使得多个内连线结构238与多个源极/漏极区234耦合。可在多个源极/漏极区272之上及/或多个源极/漏极区272上形成多个内连线结构276，使得多个内连线结构276与源极/漏极区272耦合。
在一些实施方式中，使用光刻胶层中的图案在介电层210中将多个凹槽形成于源极/漏极区234及源极/漏极区272之上且形成为到达源极/漏极区234及源极/漏极区272。在该些实施方式中，沈积工具102在介电层210上形成光刻胶层。曝光工具104将光刻胶层暴露于辐射源，以对光刻胶层进行图案化。显影工具106对光刻胶层进行显影并移除光刻胶层的部分，以暴露出图案。蚀刻工具108蚀刻至介电层210中以形成多个凹槽。在一些实施方式中，蚀刻操作包括等离子蚀刻技术、湿式化学蚀刻技术及/或另一种类型的蚀刻技术。在一些实施方式中，光刻胶移除工具移除光刻胶层的剩余部分(例如，使用化学剥离剂、等离子灰化及/或另一技术)。在一些实施方式中，使用硬掩模层作为基于图案形成凹槽的替代技术。
沈积工具102及/或镀覆工具112可使用CVD技术、PVD技术、ALD技术、电镀技术、以上结合图1阐述的另一沈积技术及/或除以上结合图1阐述的沈积技术以外的沈积技术在多个凹槽中沈积多个内连线结构238及多个内连线结构276。在一些实施方式中，平坦化工具110可执行CMP操作来对多个内连线结构238及多个内连线结构276进行平坦化。在一些实施方式中，在形成多个内连线结构238及多个内连线结构276之前，在多个凹槽中沈积一或多个衬垫层，以促进介电层210与多个内连线结构238及多个内连线结构276之间的黏合，并减少电子自多个内连线结构238及多个内连线结构276迁移至介电层210中。
如图6J中所示，可为介电层210沈积附加的介电材料。沈积工具102可使用CVD技术、PVD技术、ALD技术、以上结合图1阐述的另一沈积技术及/或除以上结合图1阐述的沈积技术以外的沈积技术来沈积附加的介电材料。在一些实施方式中，平坦化工具110可执行CMP操作来对介电层210进行平坦化。
如图6J中进一步所示，可在介电层210上形成位线导电结构240及位线导电结构278。可在多个内连线结构238之上及/或多个内连线结构238上形成位线导电结构240，使得多个内连线结构238与位线导电结构240耦合。可在多个内连线结构276之上及/或多个内连线结构276上形成位线导电结构278，使得多个内连线结构276与位线导电结构278耦合。
在一些实施方式中，使用光刻胶层中的图案在介电层210中形成多个凹槽。在该些实施方式中，沈积工具102在介电层210上形成光刻胶层。曝光工具104将光刻胶层暴露于辐射源，以对光刻胶层进行图案化。显影工具106对光刻胶层进行显影并移除光刻胶层的部分，以暴露出图案。蚀刻工具108蚀刻至介电层210中以形成多个凹槽。在一些实施方式中，蚀刻操作包括等离子蚀刻技术、湿式化学蚀刻技术及/或另一种类型的蚀刻操作。在一些实施方式中，光刻胶移除工具移除光刻胶层的剩余部分(例如，使用化学剥离剂、等离子灰化及/或另一技术)。在一些实施方式中，使用硬掩模层作为基于图案形成多个凹槽的替代技术。
沈积工具102及/或镀覆工具112可使用CVD技术、PVD技术、ALD技术、电镀技术、以上结合图1阐述的另一沈积技术及/或除以上结合图1阐述的沈积技术以外的沈积技术在多个凹槽中沈积位线导电结构240及位线导电结构278。在一些实施方式中，平坦化工具110可执行CMP操作来对位线导电结构240及位线导电结构278进行平坦化。
如图6K中所示，可为介电层210沈积附加的介电材料。沈积工具102可使用CVD技术、PVD技术、ALD技术、以上结合图1阐述的另一沈积技术及/或除以上结合图1阐述的沈积技术以外的沈积技术来沈积附加的介电材料。在一些实施方式中，平坦化工具110可执行CMP操作来对介电层210进行平坦化。
如图6K中进一步所示，可在介电层210中形成多个内连线结构242及多个内连线结构280。可在多个源极/漏极区236之上及/或多个源极/漏极区236上形成多个内连线结构242，使得多个内连线结构242与多个源极/漏极区236耦合。可在多个源极/漏极区274之上及/或多个源极/漏极区274上形成多个内连线结构280，使得多个内连线结构280与多个源极/漏极区274耦合。
在一些实施方式中，使用光刻胶层中的图案在介电层210中将多个凹槽形成于多个源极/漏极区236及多个源极/漏极区274之上且形成为到达多个源极/漏极区236及多个源极/漏极区274。在该些实施方式中，沈积工具102在介电层210上形成光刻胶层。曝光工具104将光刻胶层暴露于辐射源，以对光刻胶层进行图案化。显影工具106对光刻胶层进行显影并移除光刻胶层的部分，以暴露出图案。蚀刻工具108蚀刻至介电层210中以形成多个凹槽。在一些实施方式中，蚀刻操作包括等离子蚀刻技术、湿式化学蚀刻技术及/或另一种类型的蚀刻技术。在一些实施方式中，光刻胶移除工具移除光刻胶层的剩余部分(例如，使用化学剥离剂、等离子灰化及/或另一技术)。在一些实施方式中，使用硬掩模层作为基于图案形成多个凹槽的替代技术。
沈积工具102及/或镀覆工具112可使用CVD技术、PVD技术、ALD技术、电镀技术、以上结合图1阐述的另一沈积技术及/或除以上结合图1阐述的沈积技术以外的沈积技术在多个凹槽中沈积多个内连线结构242及多个内连线结构280。在一些实施方式中，平坦化工具110可执行CMP操作来对多个内连线结构242及多个内连线结构280进行平坦化。在一些实施方式中，在形成多个内连线结构242及多个内连线结构280之前，在多个凹槽中沈积一或多个衬垫层，以促进介电层210与多个内连线结构242及多个内连线结构280之间的黏合，并减少电子自多个内连线结构242及多个内连线结构280迁移至介电层210中。
如图6L中所示，在介电层210之上及/或介电层210上、多个内连线结构242之上及/或多个内连线结构242上、及/或多个内连线结构280之上及/或多个内连线结构280上形成介电层212。可在介电层212之上及/或介电层212上形成介电层214。沈积工具102可使用CVD技术、PVD技术、ALD技术、以上结合图1阐述的另一沈积技术及/或除以上结合图1阐述的沈积技术以外的沈积技术来沈积介电层212及介电层214。在一些实施方式中，平坦化工具110可执行CMP操作来对介电层212及介电层214进行平坦化。
如图6L中进一步所示，可在介电层212及介电层214中形成选择线导电结构282。可在多个内连线结构280之上及/或多个内连线结构280上形成选择线导电结构282，使得选择线导电结构282与多个内连线结构280耦合。
在一些实施方式中，使用光刻胶层中的图案在介电层214及介电层212中形成凹槽。在该些实施方式中，沈积工具102在介电层210上形成光刻胶层。曝光工具104将光刻胶层暴露于辐射源，以对光刻胶层进行图案化。显影工具106对光刻胶层进行显影并移除光刻胶层的部分，以暴露出图案。蚀刻工具108蚀刻至介电层212及介电层214中以形成凹槽。在一些实施方式中，蚀刻操作包括等离子蚀刻技术、湿式化学蚀刻技术及/或另一种类型的蚀刻技术。在一些实施方式中，光刻胶移除工具移除光刻胶层的剩余部分(例如，使用化学剥离剂、等离子灰化及/或另一技术)。在一些实施方式中，使用硬掩模层作为基于图案形成凹槽的替代技术。
沈积工具102及/或镀覆工具112可使用CVD技术、PVD技术、ALD技术、电镀技术、以上结合图1阐述的另一沈积技术及/或除以上结合图1阐述的沈积技术以外的沈积技术在凹槽中沈积选择线导电结构282。在一些实施方式中，平坦化工具110可执行CMP操作来对选择线导电结构282进行平坦化。
如图6M中所示，可为介电层214沈积附加的介电材料。沈积工具102可使用CVD技术、PVD技术、ALD技术、以上结合图1阐述的另一沈积技术及/或除以上结合图1阐述的沈积技术以外的沈积技术来沈积附加的介电材料。在一些实施方式中，平坦化工具110可执行CMP操作来对介电层214进行平坦化。
如图6M中进一步所示，可在易失性存储器阵列202a中形成用于易失性存储器阵列202a的多个易失性存储单元结构216的多个电容器结构220。多个电容器结构220可经由多个内连线结构242而与多个易失性存储单元结构216的多个晶体管耦合。
在一些实施方式中，使用光刻胶层中的图案在介电层212及介电层214中将多个凹槽形成于多个内连线结构242之上且形成为到达多个内连线结构242。在该些实施方式中，沈积工具102在介电层214上形成光刻胶层。曝光工具104将光刻胶层暴露于辐射源，以对光刻胶层进行图案化。显影工具106对光刻胶层进行显影并移除光刻胶层的部分，以暴露出图案。蚀刻工具108蚀刻至介电层212及介电层214中以形成多个凹槽。在一些实施方式中，蚀刻操作包括等离子蚀刻技术、湿式化学蚀刻技术及/或另一种类型的蚀刻技术。在一些实施方式中，光刻胶移除工具移除光刻胶层的剩余部分(例如，使用化学剥离剂、等离子灰化及/或另一技术)。在一些实施方式中，使用硬掩模层作为基于图案形成多个凹槽的替代技术。
沈积工具102及/或镀覆工具112可使用CVD技术、PVD技术、ALD技术、电镀技术、以上结合图1阐述的另一沈积技术及/或除以上结合图1阐述的沈积技术以外的沈积技术在多个凹槽中沈积导电层248、介电层250及导电层252。
在形成多个电容器结构220之后，可为介电层214沈积附加的介电材料。沈积工具102可使用CVD技术、PVD技术、ALD技术、以上结合图1阐述的另一沈积技术及/或除以上结合图1阐述的沈积技术以外的沈积技术来沈积附加的介电材料。在一些实施方式中，平坦化工具110可执行CMP操作来对介电层214进行平坦化。
如图6M中进一步所示，可在介电层214中形成接地导电结构254。可在多个电容器结构220之上及/或多个电容器结构220上形成接地导电结构254，使得接地导电结构254与多个电容器结构220耦合。
在一些实施方式中，使用光刻胶层中的图案在介电层214中形成凹槽。在该些实施方式中，沈积工具102在介电层214上形成光刻胶层。曝光工具104将光刻胶层暴露于辐射源，以对光刻胶层进行图案化。显影工具106对光刻胶层进行显影并移除光刻胶层的部分，以暴露出图案。蚀刻工具108蚀刻至介电层214中以形成凹槽。在一些实施方式中，蚀刻操作包括等离子蚀刻技术、湿式化学蚀刻技术及/或另一种类型的蚀刻技术。在一些实施方式中，光刻胶移除工具移除光刻胶层的剩余部分(例如，使用化学剥离剂、等离子灰化及/或另一技术)。在一些实施方式中，使用硬掩模层作为基于图案形成凹槽的替代技术。
沈积工具102及/或镀覆工具112可使用CVD技术、PVD技术、ALD技术、电镀技术、以上结合图1阐述的另一沈积技术及/或除以上结合图1阐述的沈积技术以外的沈积技术在凹槽中沈积接地导电结构254。在一些实施方式中，平坦化工具110可执行CMP操作来对接地导电结构254进行平坦化。
如上所述，图6A至图6M是作为实例提供。其他实例可能不同于针对图6A至图6M所阐述的实例。
图7是本文中阐述的实例性半导体装置700的图。半导体装置700包括神经网路电路(例如，人工神经网路电路或深度神经网路电路)的部分的实例，在神经网路电路中，神经网路的节点被实施为浮动栅极结构702。神经网路可包括于半导体装置700的后端区或BEOL区中。
如图7中所示，多个浮动栅极结构702中的每一者皆包括与本文中阐述的非易失性存储单元结构256相似的配置。多个浮动栅极结构702可包括于多个介电层704至712中，所述多个介电层704至712可对应于介电层206至介电层214。多个浮动栅极结构702可串；经网路或深度神经网路。
如图7中进一步所示，每一浮动栅极结构702可包括字线导电结构714、栅极结构716、介电层706的位于字线导电结构714与栅极结构716之间的部分718、栅极介电层720及通道层722。栅极结构716藉由介电层706的部分718而被分隔开，使得栅极结构716成为浮动栅极。栅极介电层720可包括于多个浮动栅极结构702的多个栅极结构716之上及/或多个浮动栅极结构702的多个栅极结构716上，且可在多个栅极结构716之上连续地延伸。通道层722可包括于栅极介电层720之上及/或栅极介电层720上，且可跨越多个栅极结构716而在栅极介电层720之上连续地延伸，如图7中的实例中所示。
多个浮动栅极结构702的串联链(series chain)的第一端处的浮动栅极结构702可包括与延伸穿过介电层708的内连线结构726耦合的输入源极/漏极区724。内连线结构726与读取位线导电结构728耦合。因此，位于多个浮动栅极结构702的串联链的第一端处的浮动栅极结构702经由输入源极/漏极区724及内连线结构726而与读取位线导电结构728电性耦合。
在多个浮动栅极结构702的串联链的与第一端相对的第二端处的浮动栅极结构702可包括与延伸穿过介电层708的内连线结构732耦合的输出源极/漏极区730。内连线结构732与选择线导电结构734耦合。因此，位于多个浮动栅极结构702的串联链的第二端处的浮动栅极结构702经由输出源极/漏极区730及内连线结构732而与选择线导电结构734电性耦合。
如图7中进一步所示，多个浮动栅极结构702的通道层722可与多个源极/漏极区736耦合，多个源极/漏极区736与多个内连线结构738耦合。多个源极/漏极区736及多个内连线结构738将多个浮动栅极结构702与写入位线导电结构740电性耦合。多个源极/漏极区742与多个浮动栅极结构702串联地电性耦合。
如上所述，图7是作为实例提供。其他实例可能不同于针对图7所阐述的实例。
图8A及图8B是本文中阐述的半导体装置700的实例性实施方式800的图。如图8A中所示，多个浮动栅极结构702的多个栅极结构716可被配置成选择性地储存电荷。多个栅极结构716中所储存的电荷可能会影响或指示多个浮动栅极结构702的多个通道电阻(例如，通道电阻R1至R4)。穿过多个浮动栅极结构702的串联链的读取电流的量值可基于多个浮动栅极结构702的多个通道电阻而定。
如图8B中所示，穿过多个浮动栅极结构702的串联链的读取电流802可线性地取决于多个浮动栅极结构702的组合通道电阻804(例如，与多个浮动栅极结构702的组合通道电阻804成反比)。神经网路的类比状态可基于穿过多个浮动栅极结构702的串联链的读取电流802来确定。
如上所述，图8A及图8B是作为实例提供。其他实例可能不同于针对图8A及图8B所阐述的实例。
图9是本文中阐述的实例性半导体装置900的一部分的图。半导体装置900包括半导体装置的实例，半导体装置可包括存储器装置(例如，SRAM、DRAM)、逻辑装置、处理器、输入/输出装置、或者包括一或多个晶体管的另一种类型的半导体装置。半导体装置900可包括衬底902及形成于衬底902中的一或多个鳍结构904。
半导体装置900包括一或多个堆叠层，所述一或多个堆叠层包括介电层906、蚀刻终止层(ESL)908、介电层910、ESL 912、介电层914、ESL 916、介电层918、ESL 920、介电层922、ESL 924及介电层926等。包括介电层906、介电层910、介电层914、介电层918、介电层922及介电层926以对半导体装置900的各种结构进行电性隔离。介电层906、介电层910、介电层914、介电层918、介电层922及介电层926包含氮化硅(SiNx)、氧化物(例如，氧化硅(SiOx)及/或另一种氧化物材料)、及/或另一种类型的介电材料。ESL 908、ESL 912、ESL916、ESL 920、ESL 924包括材料层，所述材料层被配置成容许半导体装置900的各个部分(或其中包括的层)被选择性地蚀刻或被保护不被蚀刻，以形成半导体装置900中所包括的多个结构中的一或多者。
如图9中进一步所示，半导体装置900包括多个外延(epitaxial，epi)区928，所述多个外延(epi)区928生长及/或以其他方式形成于鳍结构904的一些部分上及/或鳍结构904的所述一些部分周围。外延区928藉由外延生长形成。在一些实施方式中，外延区928形成于鳍结构904的凹陷部分中。凹陷部分可藉由鳍结构904的应变源极漏极(strainedsource drain，SSD)蚀刻及/或另一种类型的蚀刻操作来形成。多个外延区928用作半导体装置900中所包括的多个晶体管的多个源极区或多个漏极区。
多个外延区928电性连接至半导体装置900中所包括的多个晶体管的多个金属源极或漏极接触件930。金属源极或漏极接触件(MD或CA)930包含钴(Co)、钌(Ru)及/或另一种导电或金属材料。多个晶体管更包括多个栅极932(MG)，栅极932(MG)由多晶硅材料、金属(例如，钨(W)或另一种金属)及/或另一种类型的导电材料形成。多个金属源极或漏极接触件930及多个栅极932藉由一或多个侧壁间隔件(包括位于多个金属源极或漏极接触件930的每一侧上的多个间隔件934及位于多个栅极932的每一侧上的多个间隔件936)电性隔离。间隔件934及间隔件936包含氧化硅(SiOx)、氮化硅(SixNy)、碳氧化硅(SiOC)、碳氧氮化硅(SiOCN)及/或另一种合适的材料。在一些实施方式中，自源极或漏极接触件930的侧壁省略间隔件934。
如图9中进一步所示，多个金属源极或漏极接触件930及多个栅极932电性连接至一或多种类型的内连线。多个内连线对半导体装置900的多个晶体管进行电性连接及/或将多个晶体管电性连接至半导体装置900的其他区域及/或组件。在一些实施方式中，多个内连线将半导体装置900的前端工艺(front end ofline，FEOL)区中的晶体管电性连接至半导体装置900的后端工艺(back end ofline，BEOL)区。
多个金属源极或漏极接触件930电性连接至多个源极或漏极内连线938(例如，源极/漏极通孔或VD)。多个栅极932中的一或多者电性连接至多个栅极内连线940(例如，栅极通孔或VG)。内连线938及内连线940包含导电材料，例如钨、钴、钌、铜及/或另一种类型的导电材料。在一些实施方式中，多个栅极932藉由多个栅极接触件942(CB或MP)电性连接至多个栅极内连线940，以减小多个栅极932与多个栅极内连线940之间的接触电阻。栅极接触件942包含(W)、钴(Co)、钌(Ru)、钛(Ti)、铝(Al)、铜(Cu)或金(Au)、以及导电材料的其他实例。
如图9中一步所示，多个内连线938、940电性连接至多个BEOL层，所述多个BEOL层各自包括一或多个金属化层及/或通孔。作为实例，多个内连线938、940可电性连接至包括多个导电结构944、946的M0金属化层。M0金属化层电性连接至包括多个通孔948、950的V0通孔层。V0通孔层电性连接至包括多个导电结构952、954的M1金属化层。在一些实施方式中，半导体装置900的多个BEOL层包括将半导体装置900连接至封装的附加金属化层及/或通孔。
一或多个存储单元阵列(例如，易失性存储器阵列202a、非易失性存储器阵列202b)可包括于半导体装置900的BEOL区中的一或多个层中。在一些实施方式中，易失性存储器阵列202a的多个易失性存储单元结构216及/或非易失性存储器阵列202b的多个非易失性存储单元结构256可包括于介电层914、介电层918、介电层922及/或ESL 924中。
如上所述，图9是作为实例提供。其他实例可能不同于针对图9所阐述的实例。
图10是本文中阐述的装置1000的实例性组件的图。在一些实施方式中，半导体处理工具102至半导体处理工具112中的一或多者及/或晶片/管芯运输工具114可包括一或多个装置1000及/或装置1000的一或多个组件。如图10中所示，装置1000可包括总线1010、处理器1020、存储器1030、输入组件1040、输出组件1050及通讯组件1060。
总线1010可包括使得能够在装置1000的多个组件之间进行有线及/或无线通讯的一或多个组件。总线1010可将图10所示二或更多个组件耦合于一起(例如经由操作耦合、通讯耦合、电子耦合及/或电性耦合)。处理器1020可包括中央处理单元、图形处理单元、微处理器、控制器、微控制器、数位讯号处理器、现场可编程闸阵列、应用专用积体电路及/或另一种类型的处理组件。处理器1020以硬体、韧体或硬体与软体的组合来实施。在一些实施方式中，处理器1020可包括一或多个处理器，所述一或多个处理器能够被编程以执行本文中其他处阐述的一或多个操作或工艺。
存储器1030可包括易失性及/或非易失性存储器。举例而言，存储器1030可包括随机存取存储器(random access memory，RAM)、唯读存储器(read only memory，ROM)、硬碟驱动器及/或另一种类型的存储器(例如，快闪存储器、磁性存储器及/或光学存储器)。存储器1030可包括内部存储器(例如，RAM、ROM或硬碟驱动器)及/或可移除存储器(例如，可经由通用串列总线连接(universal serial bus connection)而移除)。存储器1030可为非暂时性电脑可读取媒体。存储器1030储存与装置1000的操作相关的资讯、指令及/或软体(例如，一或多个软体应用)。在一些实施方式中，存储器1030可包括例如经由总线1010耦合至一或多个处理器(例如，处理器1020)的一或多个存储器。
输入组件1040使得装置1000能够接收输入，例如使用者输入及/或所感测的输入。举例而言，输入组件1040可包括触控屏、键盘、小键盘(keypad)、滑鼠、按钮、麦克风、开关、传感器、全球定位***传感器、加速度计、陀螺仪(gyroscope)及/或致动器。输出组件1050使得装置1000能够例如经由显示器、扬声器及/或发光二极体来提供输出。通讯组件1060使得装置1000能够经由有线连接及/或无线连接而与其他装置进行通讯。举例而言，通讯组件1060可包括接收器、发射器、收发器、数据机、网路介面卡及/或天线。
装置1000可执行本文中阐述的一或多个操作或工艺。举例而言，非暂时性电脑可读取媒体(例如，存储器1030)可储存一组指令(例如，一或多个指令或代码)以供由处理器1020执行。处理器1020可执行所述一组指令来执行本文中阐述的一或多个操作或工艺。在一些实施方式中，由一或多个处理器1020执行所述一组指令使得所述一或多个处理器1020及/或装置1000执行本文中阐述的一或多个操作或工艺。在一些实施方式中，使用固线式电路***(hardwired circuitry)代替所述指令或与所述指令进行组合来执行本文中阐述的一或多个操作或工艺。附加地或作为另外一种选择，处理器1020可被配置成执行本文中阐述的一或多个操作或工艺。因此，本文中阐述的实施方式并不限于固线式电路***与软体的任何特定组合。
图10中所示的组件的数目及布置是作为实例提供。与图10中所示的组件相比，装置1000可包括附加的组件、更少的组件、不同的组件或不同布置的组件。附加地或作为另外一种选择，装置1000的一组组件(例如，一或多个组件)可执行被阐述为由装置1000的另一组组件执行的一或多个功能。
图11是与形成本文中阐述的半导体装置相关联的实例性工艺1100的流程图。在一些实施方式中，图11所示一或多个工艺方块由一或多个半导体处理工具(例如，半导体处理工具102至半导体处理工具112中的一或多者)执行。附加地或作为另外一种选择，图11所示一或多个工艺方块可由装置1000的一或多个组件(例如处理器1020、存储器1030、输入组件1040、输出组件1050及/或通讯组件1060)来执行。
如图11中所示，工艺1100可包括在半导体装置中形成字线导电结构(方块1110)。举例而言，如本文中所述，半导体处理工具102至半导体处理工具112中的一或多者可在半导体装置200中形成字线导电结构258。
如图11中进一步所示，工艺1100可包括在字线导电结构之上形成第一介电层(方块1120)。举例而言，如本文中所述，半导体处理工具102至半导体处理工具112中的一或多者可在字线导电结构258之上形成第一介电层208。
如图11中进一步所示，工艺1100可包括在第一介电层之上形成第二介电层(方块1130)。举例而言，如本文中所述，半导体处理工具102至半导体处理工具112中的一或多者可在第一介电层208之上形成第二介电层210。
如图11中进一步所示，工艺1100可包括在字线导电结构之上形成凹槽，所述凹槽穿过第二介电层且进入第一介电层中，使得第一介电层的部分保留于字线导电结构之上(方块1140)。举例而言，如本文中所述，半导体处理工具102至半导体处理工具112中的一或多者可在字线导电结构258之上形成凹槽604，凹槽604穿过第二介电层210且进入第一介电层208中，使得第一介电层208的部分262保留于字线导电结构258之上。
如图11中进一步所示，工艺1100可包括在凹槽中形成半导体装置的非易失性存储单元结构的栅极结构，使得第一介电层的部分包括于栅极结构与字线导电结构之间(方块1150)。举例而言，如本文中所述，半导体处理工具102至半导体处理工具112中的一或多者可在凹槽604中形成半导体装置200的非易失性存储单元结构256的栅极结构260，使得第一介电层208的部分262包括于栅极结构260与字线导电结构258之间。
如图11中进一步所示，工艺1100可包括在栅极结构之上形成非易失性存储单元结构的栅极介电层(方块1160)。举例而言，如本文中所述，半导体处理工具102至半导体处理工具112中的一或多者可在栅极结构260之上形成非易失性存储单元结构256的栅极介电层268。
如图11中进一步所示，工艺1100可包括在栅极介电层之上形成非易失性存储单元结构的通道层(方块1170)。举例而言，如本文中所述，半导体处理工具102至半导体处理工具112中的一或多者可在栅极介电层268之上形成非易失性存储单元结构256的通道层270。
如图11中进一步所示，工艺1100可包括在通道层之上形成非易失性存储单元结构的多个源极/漏极区(方块1180)。举例而言，如本文中所述，半导体处理工具102至半导体处理工具112中的一或多者可在通道层270之上形成非易失性存储单元结构256的多个源极/漏极区272及274。
工艺1100可包括附加的实施方式，例如以下阐述的及/或结合本文其他处阐述的一或多个其他工艺的任何单个实施方式或实施方式的任何组合。
在第一实施方式中，工艺1100包括：在所述多个源极/漏极区中的源极/漏极区272之上形成内连线结构276，使得内连线结构276与源极/漏极区272耦合；以及在内连线结构276之上形成位线导电结构278，使得位线导电结构278与内连线结构276耦合。在第二实施方式中，单独地或与第一实施方式结合地，工艺1100包括：在所述多个源极/漏极区中的另一源极/漏极区274之上形成另一内连线结构280，使得另一内连线结构280与另一源极/漏极区274耦合；以及在另一内连线结构280之上形成选择线导电结构282，使得选择线导电结构282与另一内连线结构280耦合。
在第三实施方式中，单独地或与第一实施方式及第二实施方式中的一或多者结合地，工艺1100包括：在半导体装置200中形成另一字线导电结构222；在另一字线导电结构222之上形成另一凹槽602，另一凹槽602穿过第二介电层210且穿过第一介电层208，使得另一字线导电结构222的顶表面经由另一凹槽602而被暴露出；在另一凹槽602中形成半导体装置200的易失性存储单元结构216的另一栅极结构224，使得另一栅极结构224与另一字线导电结构222直接连接；在另一栅极结构224之上形成易失性存储单元结构216的另一栅极介电层230；在另一栅极介电层230之上形成易失性存储单元结构216的另一通道层232；以及在另一通道层232之上形成易失性存储单元结构216的多个其他的源极/漏极区234及236。
在第四实施方式中，单独地或与第一实施方式至第三实施方式中的一或多者结合地，形成凹槽604，使得凹槽604的宽度W2相对于另一凹槽602的宽度W1而言小。在第五实施方式中，单独地或与第一实施方式至第四实施方式中的一或多者结合地，在相同的蚀刻操作中形成凹槽604与另一凹槽602。在第六实施方式中，单独地或与第一实施方式至第五实施方式中的一或多者结合地，第一介电层208包括位于半导体装置200中的蚀刻终止层，且蚀刻终止层包含碳氮化硅(SiCN)或氧化铝(AlOx)中的至少一者。
尽管图11示出工艺1100的实例性方块，但在一些实施方式中，工艺1100包括相较于图11中所绘示的方块而言更多的方块、更少的方块、不同的方块或不同布置的方块。附加地或作为另外一种选择，工艺1100的方块中的二或更多者可并行地执行。
藉由此种方式，半导体装置可包括可在半导体装置的后端区中形成的非易失性存储单元结构。非易失性存储单元结构可包括其中在栅极结构与字线导电结构之间包括一部分介电层的浮动栅极结构。藉由介电层将栅极结构与字线导电结构分隔开会使栅极结构成为浮动栅极结构。此使得即使当自字线导电结构移除电源时，电荷亦能够选择性地储存于栅极结构上。非易失性存储单元结构与易失性存储单元结构(例如，DRAM存储单元结构)一起设置于半导体装置的后端区中，使得可在半导体装置的后端区中执行高速存取及长期储存。
如以上更详细地阐述，本文中阐述的一些实施方式提供一种半导体装置。所述半导体装置包括多个后端介电层。所述半导体装置包括位于所述多个后端介电层中的第一后端介电层中的导电结构。所述半导体装置包括非易失性存储单元结构的栅极结构，所述非易失性存储单元结构包括于半导体装置中，所述栅极结构位于所述多个后端介电层中的第二后端介电层及第三后端介电层中，其中栅极结构位于导电结构之上，且其中第二后端介电层的部分包括于导电结构与栅极结构之间。在一实施例中，所述半导体装置更包括所述非易失性存储单元结构的栅极介电层，位于所述栅极结构之上；所述非易失性存储单元结构的通道层，位于所述栅极介电层之上；以及所述非易失性存储单元结构的多个源极/漏极区，与所述通道层耦合，其中所述栅极介电层、所述通道层及所述多个源极/漏极区包括于所述第三后端介电层中。在一实施例中，所述半导体装置更包括另一导电结构，相邻于所述第一后端介电层中的所述导电结构；以及另一非易失性存储单元结构的另一栅极结构，所述另一非易失性存储单元结构包括于所述半导体装置中，所述另一栅极结构位于所述第二后端介电层及所述第三后端介电层中，其中所述另一栅极结构位于所述另一导电结构之上，其中所述第二后端介电层的另一部分包括于所述另一导电结构与所述另一栅极结构之间，且其中所述栅极介电层在所述栅极结构及所述另一栅极结构之上连续地延伸。在一实施例中，所述导电结构对应于与所述非易失性存储单元结构耦合的字线导电结构；其中所述半导体装置更包括：位线导电结构，与所述多个源极/漏极区中的第一源极/漏极区耦合；以及选择线导电结构，与所述多个源极/漏极区中的第二源极/漏极区耦合。在一实施例中，所述半导体装置更包括：另一导电结构，位于所述第一后端介电层中；以及易失性存储单元结构的另一栅极结构，所述易失性存储单元结构包括于所述半导体装置中，所述另一栅极结构位于所述第二后端介电层及所述第三后端介电层中，其中所述另一栅极结构位于所述另一导电结构之上，且其中所述另一栅极结构与所述另一导电结构实体接触。在一实施例中，所述栅极结构的宽度相对于所述另一栅极结构的宽度而言小。在一实施例中，所述易失性存储单元结构包括：深沟渠电容器结构，位于所述另一栅极结构的上方，其中所述易失性存储单元结构被配置成将电荷选择性地储存于所述深沟渠电容器结构中，且其中所述非易失性存储单元结构被配置成将电荷选择性地储存于所述栅极结构中。
如以上更详细地阐述，本文中阐述的一些实施方式提供一种方法。所述方法包括在半导体装置中形成字线导电结构。所述方法包括在字线导电结构之上形成第一介电层。所述方法包括在第一介电层之上形成第二介电层。所述方法包括在字线导电结构之上形成凹槽，所述凹槽穿过第二介电层且进入第一介电层中，使得第一介电层的部分保留于字线导电结构之上。所述方法包括在凹槽中形成半导体装置的非易失性存储单元结构的栅极结构，使得第一介电层的部分包括于栅极结构与字线导电结构之间。所述方法包括在栅极结构之上形成非易失性存储单元结构的栅极介电层。所述方法包括在栅极介电层之上形成非易失性存储单元结构的通道层。所述方法包括在通道层之上形成非易失性存储单元结构的多个源极/漏极区。在一实施例中，所述方法更包括：在所述多个源极/漏极区中的源极/漏极区之上形成内连线结构，使得所述内连线结构与所述源极/漏极区耦合；以及在所述内连线结构之上形成位线导电结构，使得所述位线导电结构与所述内连线结构耦合。在一实施例中，所述方法更包括：在所述多个源极/漏极区中的另一源极/漏极区之上形成另一内连线结构，使得所述另一内连线结构与所述另一源极/漏极区耦合；以及在所述另一内连线结构之上形成选择线导电结构，使得所述选择线导电结构与所述另一内连线结构耦合。在一实施例中，所述方法更包括：在所述半导体装置中形成另一字线导电结构；在所述另一字线导电结构之上形成另一凹槽，所述另一凹槽穿过所述第二介电层且穿过所述第一介电层，使得所述另一字线导电结构的顶表面经由所述另一凹槽而被暴露出；在所述另一凹槽中形成所述半导体装置的易失性存储单元结构的另一栅极结构，使得所述另一栅极结构与所述另一字线导电结构直接连接；在所述另一栅极结构之上形成所述易失性存储单元结构的另一栅极介电层；在所述另一栅极介电层之上形成所述易失性存储单元结构的另一通道层；以及在所述另一通道层之上形成所述易失性存储单元结构的多个其他源极/漏极区。在一实施例中，形成所述凹槽包括：形成所述凹槽，使得所述凹槽的宽度相对于所述另一凹槽的宽度而言小。在一实施例中，在相同的蚀刻操作中形成所述凹槽与所述另一凹槽。在一实施例中，所述第一介电层包括位于所述半导体装置中的蚀刻终止层；且其中所述蚀刻终止层包含以下中的至少一者：碳氮化硅(SiCN)，或氧化铝(AlOx)。
如以上更详细地阐述，本文中阐述的一些实施方式提供一种半导体装置。所述半导体装置包括串联连接的多个浮动栅极结构，所述多个浮动栅极结构包括：包括于所述多个浮动栅极结构中的每一者中的相应的多个栅极结构；栅极介电层，在相应的多个栅极结构之上连续地延伸；通道层，在栅极介电层之上连续地延伸。所述半导体装置包括多个字线导电结构，其中所述多个字线导电结构中的每一者与相应的多个栅极结构中的一者电性耦合。所述半导体装置包括位于相应的多个栅极结构与所述多个字线导电结构之间的介电层。在一实施例中，所述相应的多个栅极结构与所述多个字线导电结构藉由所述介电层的位于所述相应的多个栅极结构与所述多个字线导电结构之间的多个部分而被分隔开。在一实施例中，所述多个浮动栅极结构包括：相应的多个源极/漏极区，各自与所述相应的多个栅极结构中的一者电性耦合；且其中所述半导体装置更包括：写入位线导电结构，其中所述相应的多个源极/漏极区与所述写入位线导电结构连接。在一实施例中，所述多个浮动栅极结构中的第一浮动栅极结构与所述半导体装置中所包括的读取位线导电结构电性耦合；且其中所述多个浮动栅极结构中的第二浮动栅极结构与所述半导体装置中所包括的选择线导电结构电性耦合。在一实施例中，所述多个浮动栅极结构包括于所述半导体装置的后端工艺(BEOL)区中。在一实施例中，所述多个浮动栅极结构被配置为所述半导体装置中的深度神经网路电路。
以上概述了若干实施例的特征，以使本领域中的技术人员可更好地理解本实用新型的各个方面。本领域中的技术人员应理解，其可容易地使用本实用新型作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。本领域中的技术人员还应认识到，这些等效构造并不背离本实用新型的精神及范围，而且他们可在不背离本实用新型的精神及范围的条件下在本文中作出各种改变、代替及变更。

Claims (10)

1.一种半导体装置，其特征在于，包括：
多个后端介电层；
导电结构，位于所述多个后端介电层中的第一后端介电层中；以及
非易失性存储单元结构的栅极结构，所述非易失性存储单元结构包括于所述半导体装置中，所述栅极结构位于所述多个后端介电层中的第二后端介电层及第三后端介电层中，
其中所述栅极结构位于所述导电结构之上，且
其中所述第二后端介电层的部分包括于所述导电结构与所述栅极结构之间。
2.根据权利要求1所述的半导体装置，其特征在于，更包括：
所述非易失性存储单元结构的栅极介电层，位于所述栅极结构之上；
所述非易失性存储单元结构的通道层，位于所述栅极介电层之上；以及
所述非易失性存储单元结构的多个源极/漏极区，与所述通道层耦合，
其中所述栅极介电层、所述通道层及所述多个源极/漏极区包括于所述第三后端介电层中。
3.根据权利要求2所述的半导体装置，其特征在于，更包括：
另一导电结构，相邻于所述第一后端介电层中的所述导电结构；以及
另一非易失性存储单元结构的另一栅极结构，所述另一非易失性存储单元结构包括于所述半导体装置中，所述另一栅极结构位于所述第二后端介电层及所述第三后端介电层中，
其中所述另一栅极结构位于所述另一导电结构之上，
其中所述第二后端介电层的另一部分包括于所述另一导电结构与所述另一栅极结构之间，且
其中所述栅极介电层在所述栅极结构及所述另一栅极结构之上连续地延伸。
4.根据权利要求1所述的半导体装置，其特征在于，更包括：
另一导电结构，位于所述第一后端介电层中；以及
易失性存储单元结构的另一栅极结构，所述易失性存储单元结构包括于所述半导体装置中，所述另一栅极结构位于所述第二后端介电层及所述第三后端介电层中，
其中所述另一栅极结构位于所述另一导电结构之上，且
其中所述另一栅极结构与所述另一导电结构实体接触。
5.根据权利要求4所述的半导体装置，其特征在于，所述栅极结构的宽度相对于所述另一栅极结构的宽度而言小。
6.一种半导体装置，其特征在于，包括：
串联连接的多个浮动栅极结构，所述多个浮动栅极结构包括：
包括于所述多个浮动栅极结构中的每一者中的相应的多个栅极结构；
栅极介电层，在所述相应的多个栅极结构之上连续地延伸；以及
通道层，在所述栅极介电层之上连续地延伸；
多个字线导电结构，
其中所述多个字线导电结构中的每一者与所述相应的多个栅极结构中的一者电性耦合；以及
介电层，位于所述相应的多个栅极结构与所述多个字线导电结构之间。
7.根据权利要求6所述的半导体装置，其特征在于，所述相应的多个栅极结构与所述多个字线导电结构藉由所述介电层的位于所述相应的多个栅极结构与所述多个字线导电结构之间的多个部分而被分隔开。
8.根据权利要求6所述的半导体装置，其特征在于，所述多个浮动栅极结构包括：
相应的多个源极/漏极区，各自与所述相应的多个栅极结构中的一者电性耦合；且
其中所述半导体装置更包括：
写入位线导电结构，
其中所述相应的多个源极/漏极区与所述写入位线导电结构连接。
9.根据权利要求6所述的半导体装置，其特征在于，所述多个浮动栅极结构中的第一浮动栅极结构与所述半导体装置中所包括的读取位线导电结构电性耦合；且
其中所述多个浮动栅极结构中的第二浮动栅极结构与所述半导体装置中所包括的选择线导电结构电性耦合。
10.根据权利要求6所述的半导体装置，其特征在于，所述多个浮动栅极结构包括于所述半导体装置的后端工艺区中。
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