TW202407984A - 半導體裝置 - Google Patents

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濱中啓伸
久保竜士
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Abstract

本發明提供一種可提高可靠性的半導體裝置。根據實施形態，半導體裝置1包括：第一晶片20，包含基板201；以及第二晶片10，與所述第一晶片貼合。所述第二晶片包含：第一配線層116，設置有外部連接端子；第一半導體層101_1，與所述第一配線層相接觸；以及導電體130，沿第一方向延伸，端部與所述第一半導體層相接觸，且與所述第一晶片電性連接。

Description

半導體裝置
本發明的實施形態是有關於一種半導體裝置。
作為半導體裝置之一，已知有一種反及（NAND）型快閃記憶體。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2020-150037號公報 [專利文獻2]日本專利特開2021-048249號公報 [專利文獻3]日本專利特開2022-035158號公報 [專利文獻4]日本專利特開2022-041052號公報 [專利文獻5]日本專利特開2022-045192號公報
[發明所欲解決之課題] 在本發明的一實施形態中，提供一種提高了可靠性的半導體裝置。 [解決課題之手段]
實施形態的半導體裝置包括：第一晶片，包含基板；以及第二晶片，與所述第一晶片貼合。所述第二晶片包含：第一配線層，設置有外部連接端子；第一半導體層，與所述第一配線層相接觸；以及導電體，沿第一方向延伸，端部與所述第一半導體層相接觸，且與所述第一晶片電性連接。
以下，參照附圖對實施形態進行說明。再者，在以下的說明中，對具有大致相同的功能及結構的構成部件附註相同的符號。在不需要重複說明的情況下，有時會予以省略。另外，以下所示的各實施形態例示用於使該實施形態的技術思想具體化的裝置或方法。實施形態的技術思想並非將構成零件的材質、形狀、結構、配置等確定為以下所述。實施形態的技術思想在不脫離發明主旨的範圍內可施加各種變更。該些實施形態或其變形包含於申請專利範圍中記載的發明及其均等的範圍內。
1. 第一實施形態 對第一實施形態的半導體裝置進行說明。以下，作為半導體裝置，列舉在半導體基板上方三維地積層有記憶體胞元電晶體的三維積層型NAND型快閃記憶體為例進行說明。
1.1 結構 1.1.1 半導體裝置的整體結構 首先，參照圖1，對半導體裝置1的整體結構的一例進行說明。圖1是表示半導體裝置1的整體結構的框圖。再者，在圖1中，以箭頭線示出各構成部件的連接的一部分，但構成部件間的連接並不限定於該些。
半導體裝置1例如為三維積層型NAND型快閃記憶體。三維積層型NAND型快閃記憶體包含三維地配置於半導體基板上方的多個非揮發性的記憶體胞元電晶體。
如圖1所示，半導體裝置1包含陣列晶片10以及電路晶片20。半導體裝置1是將陣列晶片10與電路晶片20貼合而成的結構（以下，表述為「貼合結構」）。
陣列晶片10是設置有非揮發性的記憶體胞元電晶體的陣列的晶片。電路晶片20是設置有對陣列晶片10進行控制的電路的晶片。本實施形態的半導體裝置1是將陣列晶片10與電路晶片20貼合而形成。以下，在不限定陣列晶片10與電路晶片20中的任一者的情況下，簡單表述為「晶片」。再者，陣列晶片10可設置有多個。該情況下，多個陣列晶片10可以積層的方式貼合於電路晶片20上。
陣列晶片10包含一個或多個記憶體胞元陣列11。記憶體胞元陣列11是三維地配置有非揮發的記憶體胞元電晶體的區域。在圖1的例子中，陣列晶片10包含一個記憶體胞元陣列11。
電路晶片20包含定序器21、電壓產生電路22、列解碼器23及感測放大器24。
定序器21是半導體裝置1的控制電路。例如，定序器21連接於電壓產生電路22、列解碼器23及感測放大器24。而且，定序器21對電壓產生電路22、列解碼器23及感測放大器24進行控制。另外，定序器21基於外部控制器的控制，對半導體裝置1的整體動作進行控制。更具體而言，定序器21執行寫入動作、讀出動作及擦除動作等。
電壓產生電路22是產生寫入動作、讀出動作及擦除動作等中使用的電壓的電路。例如，電壓產生電路22連接於列解碼器23及感測放大器24。電壓產生電路22將所產生的電壓供給至列解碼器23及感測放大器24等。
列解碼器23是進行列位址的解碼的電路。列位址是指定記憶體胞元陣列11的列方向的配線的位址訊號。列解碼器23基於列位址的解碼結果，將自電壓產生電路22施加的電壓供給至記憶體胞元陣列11。
感測放大器24是進行資料的寫入及讀出的電路。感測放大器24在讀出動作時，對自記憶體胞元陣列11讀出的資料進行感測。另外，感測放大器24在寫入動作時，將與寫入資料對應的電壓供給至記憶體胞元陣列11。
接下來，對記憶體胞元陣列11的內部結構進行說明。記憶體胞元陣列11具有多個塊BLK。塊BLK例如是資料被成批地擦除的多個記憶體胞元電晶體的集合。塊BLK內的多個記憶體胞元電晶體與列及行建立對應。在圖1的例子中，記憶體胞元陣列11包含塊BLK0、塊BLK1及塊BLK2。
塊BLK包含多個串單元SU。串單元SU例如是在寫入動作或讀出動作中被成批地選擇的多個NAND串的集合。NAND串包含經串聯連接的多個記憶體胞元電晶體的集合。在圖1的例子中，各塊BLK包含四個串單元SU0～SU3。再者，記憶體胞元陣列11內的塊BLK的個數及塊BLK內的串單元SU的個數為任意的。
1.1.2 記憶體胞元陣列的電路結構 接下來，參照圖2，對記憶體胞元陣列11的電路結構的一例進行說明。圖2是記憶體胞元陣列11的電路圖。再者，圖2的例子示出了一個塊BLK的電路結構。
如圖2所示，串單元SU包含多個NAND串NS。
NAND串NS包含多個記憶體胞元電晶體MC以及選擇電晶體ST1及選擇電晶體ST2。在圖2的例子中，NAND串NS包含8個記憶體胞元電晶體MC0～MC7。再者，NAND串NS所包含的記憶體胞元電晶體MC的個數為任意的。
記憶體胞元電晶體MC是非揮發性地儲存資料的記憶體元件。記憶體胞元電晶體MC包含控制閘極及電荷蓄積膜。記憶體胞元電晶體MC可為金屬-氧化物-氮化物-氧化物-矽（Metal-Oxide-Nitride-Oxide-Silicon，MONOS）型，亦可為浮動閘極（Floating Gate，FG）型。MONOS型在電荷蓄積膜中使用絕緣層。FG型在電荷蓄積膜中使用導電體。以下，對記憶體胞元電晶體MC為MONOS型的情況進行說明。
選擇電晶體ST1及選擇電晶體ST2是開關元件。選擇電晶體ST1及選擇電晶體ST2分別在各種動作時用於選擇串單元SU。NAND串NS所包含的選擇電晶體ST1及選擇電晶體ST2的個數為任意的。選擇電晶體ST1及選擇電晶體ST2只要在NAND串NS中分別包含一個以上即可。
NAND串NS內的選擇電晶體ST2、記憶體胞元電晶體MC0～記憶體胞元電晶體MC7及選擇電晶體ST1的電流路徑串聯連接。選擇電晶體ST1的汲極與位元線BL連接。選擇電晶體ST2的源極與源極線SL連接。
同一塊BLK內的記憶體胞元電晶體MC0～記憶體胞元電晶體MC7的控制閘極分別與字元線WL0～字元線WL7共同連接。更具體而言，例如，塊BLK包含四個串單元SU0～SU3。而且，各串單元SU分別包含多個記憶體胞元電晶體MC0。塊BLK內的多個記憶體胞元電晶體MC0的控制閘極共同連接於一個字元線WL0。記憶體胞元電晶體MC1～記憶體胞元電晶體MC7亦同樣如此。
串單元SU內的多個選擇電晶體ST1的閘極共同連接於一個選擇閘極線SGD。更具體而言，串單元SU0內的多個選擇電晶體ST1的閘極共同連接於選擇閘極線SGD0。串單元SU1內的多個選擇電晶體ST1的閘極共同連接於選擇閘極線SGD1。串單元SU2內的多個選擇電晶體ST1的閘極共同連接於選擇閘極線SGD2。串單元SU3內的多個選擇電晶體ST1的閘極共同連接於選擇閘極線SGD3。
塊BLK內的多個選擇電晶體ST2的閘極共同連接於選擇閘極線SGS。再者，亦可與選擇閘極線SGD同樣地對每個串單元SU設置不同的選擇閘極線SGS。
字元線WL0～字元線WL7、選擇閘極線SGD0～選擇閘極線SGD3及選擇閘極線SGS分別與列解碼器23連接。
位元線BL共同連接於各塊BLK的各串單元SU內的一個NAND串NS。向連接於一個位元線BL的多個NAND串NS分配同一行位址。各位元線BL與感測放大器24連接。
例如，在多個塊BLK間共同具有源極線SL。
在一個串單元SU內連接於共同的字元線WL的多個記憶體胞元電晶體MC的集合例如被表述為「胞元單元CU」。例如，寫入動作及讀出動作是以胞元單元CU為單位來執行。
1.1.3 半導體裝置的貼合結構 接下來，參照圖3，對半導體裝置1的貼合結構的概要進行說明。圖3是表示半導體裝置1的貼合結構的概要的立體圖。
如圖3所示，陣列晶片10及電路晶片20各自包含設置於彼此相對向的面上的多個貼合焊墊BP。在貼合結構中，陣列晶片10的貼合焊墊BP與電路晶片20的貼合焊墊BP貼合而形成一個貼合焊墊BP。換言之，藉由將構成陣列晶片10上所設置的貼合焊墊BP的電極（導電體）與構成電路晶片20上所設置的貼合焊墊BP的電極（導電體）貼合而形成貼合焊墊BP。貼合焊墊BP包含有效焊墊（active pad）以及虛設焊墊（dummy pad）。在使半導體裝置1運作時，有效焊墊作為訊號或電源的路徑發揮功能。即，有效焊墊與訊號及電源中的任一者的路徑電性連接。在使半導體裝置1運作時，虛設焊墊不會作為訊號及電源中的任一者的路徑發揮功能。即，虛設焊墊不與訊號及電源中的任一者的路徑電性連接。
以下，將陣列晶片10與電路晶片20進行貼合的面（以下，表述為「貼合面」）設為XY面。將在XY面上彼此正交的方向設為X方向及Y方向。另外，將與XY平面大致垂直且為自陣列晶片10朝向電路晶片20的方向設為Z1方向。將與XY平面大致垂直且為自電路晶片20朝向陣列晶片10的方向設為Z2方向。在不限定Z1方向及Z2方向中的任一者的情況下，表述為Z方向。
1.1.4 半導體裝置的平面佈局 接下來，參照圖4，對半導體裝置1的平面佈局的一例進行說明。圖4是半導體裝置1的平面圖。
如圖4所示，半導體裝置1的平面佈局大致包含元件區域ER、壁區域WR、外周區域OR以及切口區域KR。進而，元件區域ER包含核心區域CR以及周邊電路區域PR。
元件區域ER是設置有記憶體胞元陣列11、定序器21、電壓產生電路22、列解碼器23及感測放大器24等構成半導體裝置1的元件的區域。
核心區域CR例如是設置於元件區域ER的中央部的矩形區域。在陣列晶片10的核心區域CR中配置記憶體胞元陣列11。電路晶片20的核心區域CR中可配置列解碼器23及感測放大器24。再者，核心區域CR可以任意的形狀配置且可配置於任意的區域中。在半導體裝置1具有多個記憶體胞元陣列11的情況下，元件區域ER可包含多個核心區域CR。
周邊電路區域PR是在元件區域ER中以包圍核心區域CR的外周的方式設置的例如四角環狀的區域。例如，在周邊電路區域PR中配置定序器21及電壓產生電路22等。或者，在周邊電路區域PR中配置用於半導體裝置1與外部設備的連接的多個外部連接端子。半導體裝置1經由外部連接端子進行與外部設備的訊號收發。另外，半導體裝置1經由外部連接端子而自外部被供給電源。
壁區域WR是以包圍元件區域ER的外周的方式設置的例如四角環狀的區域。在壁區域WR中，設置用於將半導體裝置1的外周固定於同一電位（接地電位VSS）而使電源線及井（well）等的電位穩定的構件。例如，設置於壁區域WR中的構件具有將靜電釋放至基板的功能。藉此，由靜電引起的元件等的破壞得到抑制。
外周區域OR是以包圍壁區域WR的方式設置的例如四角環狀的區域。半導體裝置1在晶圓上形成有多個，且在切晶（dicing）步驟中按照每個晶片進行切分。外周區域OR例如是為了在切晶步驟中當在半導體裝置1的端部產生了裂紋或層間絕緣膜等的剝離時抑制裂紋或剝離到達半導體裝置1的內側而設置。
切口區域KR是以包圍外周區域OR的外周的方式設置的例如四角環狀的區域。切口區域KR是包含晶片端部的端部區域。切口區域KR是設置於晶圓上所形成的多個半導體裝置1之間的區域。在切晶步驟中，藉由將切口區域KR切斷，晶圓上所形成的多個半導體裝置1按照每個晶片進行切分。例如，在切口區域KR中，設置在製造半導體裝置1時使用的對準標記（alignment mark）及特性檢查用圖案等。切口區域KR內的結構體可藉由切晶步驟而去除。
1.1.5 半導體裝置的剖面結構 接下來，參照圖5，對半導體裝置1的剖面結構的一例進行說明。圖5是表示半導體裝置1的剖面結構的一例的剖面圖。圖5的例子示出了沿著圖4的A1-A2線的X方向的剖面。
如圖5所示，半導體裝置1具有將陣列晶片10與電路晶片20貼合而成的貼合結構。陣列晶片10包含半導體層101、絕緣層102、絕緣層111、絕緣層112、絕緣層113、絕緣層114、絕緣層115、絕緣層117、絕緣層118及絕緣層121、配線層103、配線層106、配線層108及配線層116、導電體104、導電體105、導電體107、導電體109、導電體120及導電體130、電極110、表面保護層119、以及記憶體柱MP。電極110包含電極110a及電極110d。電路晶片20包含半導體基板201、N型雜質擴散區域NW、P型雜質擴散區域PW、電晶體TR、閘極絕緣膜202、閘極電極203、導電體204、導電體206、導電體208及導電體210、配線層205、配線層207及配線層209、電極211、以及絕緣層212及絕緣層213。電極211包含電極211a及電極211d。
1.1.5.1 陣列晶片的剖面結構 繼而，參照圖5，對陣列晶片10的剖面結構進行說明。
1.1.5.1.1 核心區域的結構 首先，對陣列晶片10的核心區域CR進行說明。在陣列晶片10的核心區域CR中，設置有記憶體胞元陣列11及用於將記憶體胞元陣列11與電路晶片20連接的各種配線。
半導體層101沿X方向及Y方向延伸。核心區域CR中所設置的半導體層101作為源極線SL發揮功能。例如，半導體層101包含矽。在核心區域CR中，在半導體層101的朝向Z1方向的面上，逐層交替地積層有多個絕緣層102以及多個配線層103。在圖5的例子中，逐層交替地積層有10層絕緣層102與10層配線層103。換言之，在電路晶片20與半導體層101之間，設置有沿Z方向隔開地積層的多個配線層103。配線層103沿X方向延伸。多個配線層103作為字元線WL以及選擇閘極線SGD及選擇閘極線SGS中的任一者發揮功能。絕緣層102包含氧化矽（SiO）作為絕緣材料。配線層103例如包含鎢（W）作為導電材料。
在核心區域CR中設置多個記憶體柱MP。一個記憶體柱MP對應一個NAND串NS。記憶體柱MP例如具有沿Z方向延伸的圓柱形形狀。記憶體柱MP貫通（穿過）多個絕緣層102及多個配線層103。記憶體柱MP的Z2方向的端部（底面）抵達半導體層101的膜內。記憶體柱MP包含沿Z方向延伸的半導體膜。記憶體柱MP內的半導體膜的一部分與半導體層101相接觸。關於記憶體柱MP的結構的詳細情況，將在之後敘述。
在記憶體柱MP的朝向Z1方向的面上設置導電體104。導電體104例如具有沿Z方向延伸的圓柱形形狀。在導電體104的朝向Z1方向的面上設置導電體105。核心區域CR中所設置的導電體105例如具有沿Z方向延伸的圓柱形形狀。進而，在導電體105的朝向Z1方向的面上設置配線層106。在核心區域CR中，例如設置沿X方向排列且各自沿Y方向延伸的多個配線層106。多個記憶體柱MP各自經由導電體104及導電體105而與多個配線層106中的任一者電性連接。連接有記憶體柱MP的配線層106作為位元線BL發揮功能。導電體104例如包含鎢。導電體105及配線層106例如包含銅（Cu）。
在配線層106的朝向Z1方向的面上設置導電體107。核心區域CR中所設置的導電體107例如具有沿Z方向延伸的圓柱形形狀。在導電體107的朝向Z1方向的面上設置配線層108。在配線層108的朝向Z1方向的面上設置導電體109。核心區域CR中所設置的導電體109例如具有沿Z方向延伸的圓柱形形狀。在核心區域CR中，在導電體109的朝向Z1方向的面上設置電極110a。即，核心區域CR的多個配線層106各自經由導電體107、配線層108及導電體109而與任一個電極110a電性連接。再者，設置於配線層106與電極110a之間的配線層的層數為任意的。另外，雖然在圖5中省略了圖示，但在核心區域CR中，除了設置將配線層106與電路晶片20之間電性連接的電極110a以外，亦設置將配線層103與電路晶片20之間電性連接的電極110a。電極110a與電路晶片20的電極211a相接觸。電極110a及電極211a作為貼合焊墊BPa發揮功能。貼合焊墊BPa為有效焊墊。
導電體107、配線層108、導電體109及電極110a例如包含銅作為導電材料。
絕緣層111以覆蓋絕緣層102、配線層103、記憶體柱MP、導電體104、導電體105、配線層106、導電體107、配線層108及導電體109的方式設置。在絕緣層111的朝向Z1方向的面上設置絕緣層112。在與絕緣層112為同一層的層上設置多個電極110。絕緣層112與電路晶片20的絕緣層213相接觸。即，絕緣層112與絕緣層213相接觸的面為貼合面。
在半導體層101的朝向Z2方向的面上積層絕緣層113及絕緣層114。而且，以覆蓋半導體層101以及絕緣層113及絕緣層114的方式設置絕緣層115。絕緣層113及絕緣層115例如包含氧化矽作為絕緣材料。在絕緣層114中使用具有金屬（例如銅）的抗氧化功能的絕緣材料。絕緣層114例如包含碳氮化矽（SiCN）或氮化矽（SiN）。再者，亦可省略絕緣層114。
在絕緣層115的朝向Z2方向的面上設置配線層116。核心區域CR的半導體層101在朝向Z2方向的面上的去除了絕緣層113～絕緣層115的區域中與配線層116相接觸。以下，將作為源極線SL發揮功能的半導體層101與配線層116相接觸的區域亦表述為「SL連接區域SCR」。即，SL連接區域SCR是在核心區域CR中將半導體層101上的絕緣層115、絕緣層114及絕緣層113去除之後的區域。核心區域CR的配線層116作為將半導體層101（源極線SL）與電路晶片20電性連接的路徑的一部分發揮功能。配線層116例如包含鋁（Al）。
在配線層116的朝向Z2方向的面上設置絕緣層117。在絕緣層117的朝向Z2方向的面上設置絕緣層118。而且，在絕緣層118的朝向Z2方向的面上設置表面保護層119。絕緣層117及絕緣層118以及表面保護層119以覆蓋元件區域ER、壁區域WR及外周區域OR的內周部分的方式設置。即，在外周區域OR的外周部分及切口區域KR中，絕緣層117及絕緣層118以及表面保護層119經去除。絕緣層117例如包含氧化矽作為絕緣材料。絕緣層118例如包含氮化矽作為透水性低的絕緣材料。表面保護層119例如包含聚醯亞胺等樹脂材料。
1.1.5.1.2 周邊電路區域的結構 接下來，對陣列晶片10的周邊電路區域PR進行說明。
在周邊電路區域PR的半導體層101的內部設置有絕緣層121。周邊電路區域PR的半導體層101藉由設置於絕緣層115的突出部分PT1a而與核心區域CR的半導體層101、即作為源極線SL發揮功能的半導體層101分離。換言之，周邊電路區域PR的半導體層101與作為源極線SL發揮功能的半導體層101電性絕緣。例如，突出部分PT1a具有包圍記憶體胞元陣列11的環狀形狀。再者，突出部分PT1a亦可設置於核心區域CR內。突出部分PT1a自絕緣層115的朝向Z1方向的面沿Z1方向延伸。突出部分PT1a貫通（穿過）絕緣層114、絕緣層113、半導體層101及設置於半導體層101的內部的絕緣層121，並與絕緣層111相接觸。突出部分PT1a可在內部包含孔隙（空隙）。
周邊電路區域PR包含供設置外部連接端子的外部連接端子區域BR。在外部連接端子區域BR中，絕緣層117及絕緣層118以及表面保護層119經去除，且配線層116的一部分露出。作為外部連接端子發揮功能（設置有外部連接端子）的配線層116與核心區域CR中所設置的配線層116電性絕緣。設置有外部連接端子的配線層116經由半導體層101而與多個導電體130電性連接。在圖5的例子中，沿X方向排列配置有三個導電體130。導電體130作為接觸插塞CC發揮功能。接觸插塞CC用於設置有外部連接端子的配線層116與電路晶片20的電性連接。例如，導電體130具有沿Z方向延伸的圓柱形形狀。導電體130例如包含鎢。
與配線層116相接觸的半導體層101藉由設置於絕緣層115的突出部分PT1b而與周圍的半導體層101分離。例如，突出部分PT1b具有環狀形狀。突出部分PT1b自絕緣層115的朝向Z1方向的面沿Z1方向延伸。突出部分PT1b貫通（穿過）絕緣層114、絕緣層113、半導體層101及設置於半導體層101的內部的絕緣層121，並與絕緣層111相接觸。例如，突出部分PT1b可在內部包含孔隙（空隙）。以下，對於藉由突出部分PT1b而分離的半導體層101，在與其他半導體層101區分的情況下將其表述為半導體層101_1。另外，將連接配線層116與半導體層101_1的區域亦表述為「CC連接區域CCR1」。CC連接區域CCR1是在XY平面中將半導體層101_1上的絕緣層115、絕緣層114及絕緣層113去除之後的區域。在Z方向上觀察，在半導體層101_1的至少一部分未設置絕緣層121。另外，在圖5的例子中，在Z方向上觀察，CC連接區域CCR1與外部連接端子區域BR不重疊。即，與由突出部分PT1b包圍的CC連接區域CCR1內的半導體層101_1連接的配線層116在包含突出部分PT1b的絕緣層115上沿著XY平面延伸，且在配置於突出部分PT1b的環狀形狀的外側的外部連接端子區域BR中，自絕緣層117及絕緣層118以及表面保護層119露出而形成外部連接端子。
連接於一個半導體層101_1（藉由突出部分PT1b而與周圍的半導體層101分離的半導體層101_1）的多個導電體130例如經由導電體105而與一個配線層106連接。配線層106經由導電體107、配線層108及導電體109而與任一個電極110a電性連接。即，在周邊電路區域PR中，設置用於將外部設備與電路晶片20之間電性連接的電極110a。再者，配線層106亦可經由多個導電體107、配線層108及導電體109的組而與多個電極110a電性連接。
在與絕緣層112為同一層的層上，設置多個電極110a及電極110d。電極110a與對應的電路晶片20的電極211a相接觸。電極110d與對應的電路晶片20的電極211d相接觸。電極110d及電極211d作為貼合焊墊BPd發揮功能。貼合焊墊BPd為虛設焊墊。貼合焊墊BPd相對於陣列晶片10內的記憶體胞元陣列11及各種配線、以及電路晶片20內的半導體基板201及各種配線而電性絕緣。
1.1.5.1.3 壁區域的結構 接下來，對陣列晶片10的壁區域WR進行說明。在陣列晶片10的壁區域WR中，設置多個壁結構W、以及用於將壁結構W與電路晶片20連接的各種配線。在圖5的例子中，壁結構W包含三個壁結構W_1、W_2及W_3。壁結構W_1～壁結構W_3分別包含導電體120_1～導電體120_3。導電體120_1～導電體120_3例如包含鎢。
參照圖6，對導電體120_1～導電體120_3的平面佈局進行說明。圖6是表示導電體120_1～導電體120_3的平面佈局的一例的平面圖。再者，在圖6中，為了簡化說明，省略了導電體120_1～導電體120_3以外的部分。
如圖6所示，例如，導電體120_1～導電體120_3在XY平面中具有大致四角環狀的形狀。導電體120_1～導電體120_3彼此不接觸。再者，導電體120_1～導電體120_3只要為環狀，則亦可不為四角環狀。另外，導電體120_1～導電體120_3各自亦可在XY平面中被分割成多個。導電體120_1以包圍元件區域ER（周邊電路區域PR）的方式設置。導電體120_2以包圍導電體120_1的方式設置。導電體120_3以包圍導電體120_2的方式設置。
如圖5所示，導電體120_1～導電體120_3各自沿Z方向延伸。導電體120_1～導電體120_3的Z2方向的端部與配線層116連接。更具體而言，在導電體120_1～導電體120_3的Z2方向的端部附近，半導體層101及絕緣層113～絕緣層115經去除，絕緣層111的朝向Z2方向的面在Z1方向上被挖開。即，形成了絕緣層111的槽。藉此，導電體120_1～導電體120_3的Z2方向的端部自絕緣層111的被挖開的面（槽的底面）突出。配線層116被覆沿Z2方向突出的導電體120_1～導電體120_3的端部。以下，將絕緣層111的連接配線層116與導電體120_1～導電體120_3的槽區域亦表述為「壁連接區域WCR1」。在半導體層101的側面設置有絕緣層115。因此，配線層116不與半導體層101接觸。以被覆配線層116的方式設置有絕緣層117。再者，亦可在絕緣層117的內部設置有孔隙。壁區域WR中所設置的配線層116與核心區域CR中所設置的配線層116及周邊電路區域PR中所設置的配線層116電性絕緣。
導電體120_1的Z1方向的端部不與導電體105連接。導電體120_2的Z1方向的端部經由導電體105、配線層106、導電體107、配線層108及導電體109而與電極110a電性連接。同樣地，導電體120_3的Z1方向的端部經由導電體105、配線層106、導電體107、配線層108及導電體109而與電極110a電性連接。
與導電體120_2電性連接的導電體105、配線層106、導電體107、配線層108、導電體109及電極110a各自可具有包圍元件區域ER的四角環狀的形狀。與導電體120_3電性連接的導電體105、配線層106、導電體107、配線層108、導電體109及電極110a各自可具有包圍與導電體120_2電性連接的導電體105、配線層106、導電體107、配線層108、導電體109、電極110a的四角環狀的形狀。
與周邊電路區域PR同樣地，在與絕緣層112為同一層的層上設置多個電極110a及110d。
1.1.5.1.4 外周區域的結構 接下來，對陣列晶片10的外周區域OR進行說明。外周區域OR中所設置的半導體層101與核心區域CR中所設置的半導體層101及周邊電路區域PR中所設置的半導體層101電性絕緣。以下，在要確定外周區域OR中所設置的半導體層101的情況下，將其表述為半導體層101_2。半導體層101_2的至少一部分未由表面保護層119覆蓋（保護）。即，半導體層101_2的至少一部分在Z方向上未設置於電路晶片20與表面保護層119之間。換言之，外周區域OR的一部分未藉由表面保護層119而受到表面保護。
在半導體層101_2的朝向Z2方向的面上，設置沿Z2方向延伸的多個突出部分PT2。突出部分PT2例如貫通絕緣層113。突出部分PT2的朝向Z2方向的面與絕緣層114相接觸。在Z方向上觀察，在半導體層101_2的至少一部分未設置絕緣層121。在陣列晶片10的製造步驟中，突出部分PT2使半導體層101著落於陣列晶片10的基板（未圖示）。例如，突出部分PT2用於抑制乾式蝕刻時的由半導體層101的充電（charge up）引起的發弧（arcing）。再者，亦可不設置突出部分PT2。
在陣列晶片10的外周區域OR中，在與絕緣層112為同一層的層上設置多個電極110d。
1.1.5.2 電路晶片的剖面結構 接下來，對電路晶片20的剖面結構進行說明。
在元件區域ER（核心區域CR及周邊電路區域PR）中，在半導體基板201的朝向Z2方向的面上設置多個電晶體TR。電晶體TR被用作定序器21、電壓產生電路22、列解碼器23及感測放大器24內的元件。電晶體TR包含閘極絕緣膜202、閘極電極203、形成於半導體基板201的未圖示的源極及汲極。閘極絕緣膜202設置於半導體基板201的朝向Z2方向的面上。閘極電極203設置於閘極絕緣膜202的朝向Z2方向的面上。
在壁區域WR及外周區域OR中未設置電晶體TR。
在元件區域ER中，在閘極電極203以及半導體基板201的朝向Z2方向的面上設置導電體204。在壁區域WR中，在設置於半導體基板201的N型雜質擴散區域NW及設置於半導體基板201的P型雜質擴散區域PW的朝向Z2方向的面上設置導電體204。
在導電體204的朝向Z2方向的面上設置配線層205。在配線層205的朝向Z2方向的面上設置導電體206。在導電體206的朝向Z2方向的面上設置配線層207。在配線層207的朝向Z2方向的面上設置導電體208。在導電體208的朝向Z2方向的面上設置配線層209。在配線層209的朝向Z2方向的面上設置導電體210。元件區域ER中所設置的導電體204、導電體206、導電體208及導電體210例如具有沿Z方向延伸的圓柱形形狀。壁區域WR中所設置的導電體204、導電體206、導電體208及導電體210以及配線層205、配線層207及配線層209例如具有包圍元件區域ER的四角環狀的形狀。關於設置於壁區域WR的N型雜質擴散區域NW及P型雜質擴散區域PW，既可與該些同樣地具有四角環狀的形狀，亦可設置成具有以包圍元件區域ER的方式沿著四角環狀的形狀彼此隔開地排列的多個區域。再者，設置於電路晶片20的配線層的層數為任意的。
在半導體基板201的朝向Z2方向的面上設置絕緣層212。絕緣層212以覆蓋電晶體TR、導電體204、配線層205、導電體206、配線層207、導電體208、配線層209及導電體210的方式設置。在Z2方向上的絕緣層212的上表面上設置絕緣層213。
在與絕緣層213為同一層的層上設置電極211a及電極211d。電極211a與電極110a及導電體210連接。電極211d與電極110d連接。在壁區域WR中，與導電體120_2電性連接的電極211a可具有包圍元件區域ER的四角環狀的形狀。與導電體120_3電性連接的電極211a可具有包圍與導電體120_2電性連接的電極211a的四角環狀的形狀。
閘極電極203、導電體204、導電體206、導電體208及導電體210、配線層205、配線層207及配線層209以及電極211a及電極211d由導電材料構成，可包含金屬材料、p型半導體或n型半導體等。電極211a及電極211d例如包含銅。閘極絕緣膜202、絕緣層212及絕緣層213例如包含氧化矽作為絕緣材料。
在圖5的例子中，陣列晶片10的導電體120_2與電路晶片20的半導體基板201的P型雜質擴散區域PW電性連接。陣列晶片10的導電體120_3與電路晶片20的半導體基板201的N型雜質擴散區域NW電性連接。再者，亦可為：導電體120_3與P型雜質擴散區域PW電性連接，導電體120_2與N型雜質擴散區域NW電性連接。另外，例如，導電體120_1亦可與P型雜質擴散區域PW電性連接。
1.1.6 貼合焊墊的剖面結構 接下來，參照圖7，對貼合焊墊BP的剖面結構進行說明。圖7是表示貼合焊墊BPd的剖面結構的一例的剖面圖。再者，以下關於貼合焊墊BPd的說明對於貼合焊墊BPa而言亦同樣成立。
如圖7所示，在陣列晶片10與電路晶片20的貼合步驟中，電極110d與電極211d連接。在圖7的例子中，貼合面上的電極110d的面積與電極211d的面積大致相等。在此種情況下，若在電極110d與電極211d中使用銅，則電極110d的銅與電極211d的銅一體化，確認彼此的銅的邊界可能變得困難。但是，可藉由貼合的位置偏移所引起的將電極110d與電極211d貼合後的形狀的歪斜、銅的障壁金屬的位置偏移（側面上的不連續部位的產生）來對貼合進行確認。
另外，在藉由鑲嵌（damascene）法形成電極110d及電極211d的情況下，在各自的側面具有錐形形狀。因此，關於將電極110d與電極211d貼合後的部分的沿著Z方向的剖面形狀，側壁不呈直線狀，從而呈非矩形形狀。
另外，在將電極110d與電極211d貼合的情況下，呈障壁金屬將形成該些的銅的底面、側面及上表面覆蓋的結構。與此相對，在使用了銅的一般的配線層中，在銅的上表面設置具有銅的防氧化功能的絕緣層（SiN或SiCN等），而未設置障壁金屬。因此，即使未產生貼合的位置偏移，亦能夠與一般的配線層相區分。
1.1.7 記憶體胞元陣列的剖面結構 接下來，參照圖8，對記憶體胞元陣列11的剖面結構進行說明。圖8是表示記憶體胞元陣列11的剖面結構的一例的剖面圖。在圖8中，示出記憶體胞元陣列11所包含的兩個記憶體柱MP。
如圖8所示，半導體層101例如包含三層半導體層101a、101b、101c。在半導體層101a的朝向Z1方向的面上設置半導體層101b。在半導體層101b的朝向Z1方向的面上設置半導體層101c。半導體層101b例如藉由置換（更換）設置於半導體層101a與半導體層101c之間的絕緣層121而形成。半導體層101a～半導體層101c例如包含矽。另外，半導體層101a～半導體層101c例如包含作為半導體的雜質的磷（P）。
在半導體層101的朝向Z1方向的面上，逐層交替地積層有10層絕緣層102與10層配線層103。在圖8的例子中，10層配線層103自靠近半導體層101之側起依次分別作為選擇閘極線SGS、字元線WL0～字元線WL7及選擇閘極線SGD發揮功能。再者，亦可分別設置多個作為選擇閘極線SGS及選擇閘極線SGD發揮功能的配線層103。例如，作為配線層103的導電材料，可使用氮化鈦（TiN）/鎢（W）的積層結構。該情況下，氮化鈦以覆蓋鎢的方式形成。例如在藉由化學氣相沈積（chemical vapor deposition，CVD）將鎢成膜時，氮化鈦具有作為用於抑制鎢的氧化的障壁層、或用於提高鎢的密接性的密接層的功能。另外，配線層103可包含氧化鋁（AlO）等高介電常數材料。該情況下，高介電常數材料以覆蓋導電材料的方式形成。例如，在各個配線層103中，以與設置於配線層103的上下的絕緣層102及記憶體柱MP的側面相接觸的方式設置高介電常數材料。然後，以與高介電常數材料相接觸的方式設置氮化鈦。然後，以與氮化鈦相接觸並填埋配線層103的內部的方式設置鎢。例如，在作為高介電常數材料而設置有氧化鋁的情況下，記憶體胞元電晶體MC亦被表述為金屬-鋁-氮化物-氧化物-矽（Metal-Aluminum-Nitride-Oxide-Silicon，MANOS）型。
在作為選擇閘極線SGD發揮功能的配線層103的朝向Z1方向的面上設置絕緣層111。
在記憶體胞元陣列11內設置多個記憶體柱MP。例如，記憶體柱MP具有沿Z方向延伸的大致圓柱形形狀。記憶體柱MP貫通10層配線層103。記憶體柱MP的底面抵達半導體層101。再者，記憶體柱MP亦可為在Z方向上連結有多個柱的結構。
接下來，對記憶體柱MP的內部結構進行說明。記憶體柱MP包含塊絕緣膜140、電荷蓄積膜141、隧道絕緣膜142、半導體膜143、芯膜144及頂蓋膜145。
在記憶體柱MP的側面的一部分及朝向Z2方向的底面，自外側起依次積層塊絕緣膜140、電荷蓄積膜141及隧道絕緣膜142。更具體而言，在與半導體層101b為同一層的層中及其附近，記憶體柱MP的側面的塊絕緣膜140、電荷蓄積膜141及隧道絕緣膜142被去除。以與隧道絕緣膜142的側面及底面以及半導體層101b相接觸的方式設置半導體膜143。半導體膜143是供形成記憶體胞元電晶體MC以及選擇電晶體ST1及選擇電晶體ST2的通道的區域。半導體膜143的內部由芯膜144填埋。在Z1方向上的記憶體柱MP的上部，在半導體膜143及芯膜144的上端設置頂蓋膜145。頂蓋膜145的側面與隧道絕緣膜142相接觸。頂蓋膜145例如包含矽。在頂蓋膜145的朝向Z1方向的面上設置導電體104。在導電體104的朝向Z1方向的面上設置導電體105。導電體105與配線層106連接。
參照圖9，示出記憶體柱MP的沿著XY平面的剖面結構的一例。圖9是沿著圖8的IX-IX線的剖面圖。更具體而言，圖9表示包含配線層103的層中的記憶體柱MP的剖面結構。
在包含配線層103的剖面中，芯膜144例如設置於記憶體柱MP的中央部。半導體膜143包圍芯膜144的側面。隧道絕緣膜142包圍半導體膜143的側面。電荷蓄積膜141包圍隧道絕緣膜142的側面。塊絕緣膜140包圍電荷蓄積膜141的側面。配線層103包圍塊絕緣膜140的側面。
半導體膜143用作記憶體胞元電晶體MC0～記憶體胞元電晶體MC7以及選擇電晶體ST1及選擇電晶體ST2的通道（電流路徑）。隧道絕緣膜142及塊絕緣膜140分別包含例如氧化矽。電荷蓄積膜141具有蓄積電荷的功能。電荷蓄積膜141例如包含氮化矽。
如圖8所示，藉由將記憶體柱MP與作為字元線WL0～字元線WL7發揮功能的配線層103組合而構成記憶體胞元電晶體MC0～記憶體胞元電晶體MC7。同樣地，藉由將記憶體柱MP與作為選擇閘極線SGD發揮功能的配線層103組合而構成選擇電晶體ST1。藉由將記憶體柱MP與作為選擇閘極線SGS發揮功能的配線層103組合而構成選擇電晶體ST2。藉此，各記憶體柱MP可作為一個NAND串NS發揮功能。
1.1.8 CC連接區域的結構 接下來，參照圖10對CC連接區域CCR1的結構的一例進行說明。圖10是圖5的區域E1的平面圖及剖面圖。再者，在圖10的平面圖中，省略了除半導體層101及半導體層101_1、絕緣層115的突出部分PT1b以及配線層116以外的層。另外，在圖10的剖面圖中，省略了配線層116的朝向Z2方向的面上的絕緣層117及絕緣層118以及表面保護層119。
如圖10的平面圖所示，例如，絕緣層115的突出部分PT1b具有四角環狀的形狀。將設置有突出部分PT1b的區域亦表述為「分離區域SR」。藉由分離區域SR，半導體層101_1與其他半導體層101分離。即，突出部分PT1b作為使半導體層101_1分離的分離絕緣層發揮功能。在CC連接區域CCR1中，半導體層101_1的朝向Z2方向的面與配線層116相接觸。在圖10的例子中，六個導電體130與一個半導體層101_1相接觸。換言之，六個導電體130（接觸插塞CC）經由半導體層101_1而與一個配線層116電性連接。
如圖10的剖面圖所示，周邊電路區域PR的半導體層101包含兩層半導體層（一對半導體層）101a及101c，且不包含半導體層101b。即，在下層側的半導體層101c與上層側的半導體層101a之間不設置中間半導體層。在半導體層101a與半導體層101c之間設置有絕緣層121。例如，絕緣層121包含三層絕緣層121a、121b及121c。除了核心區域CR（記憶體胞元陣列11）以外，並未進行將絕緣層121（121a～121c）置換為半導體層101b的更換處理。因此，在半導體層101內殘存有絕緣層121a～絕緣層121c。絕緣層121a及絕緣層121c例如包含氧化矽作為絕緣材料。絕緣層121b例如包含氮化矽作為絕緣材料。絕緣層121b可使用能夠充分獲得與絕緣層121a及絕緣層121c的蝕刻選擇比的材料。即，在絕緣層121b中選擇膜的組成與絕緣層121a及絕緣層121c不同的材料。
在半導體層101_1中，在半導體層101a與半導體層101c之間存在未設置絕緣層121的區域。在圖10的例子中，在CC連接區域CCR1及其附近區域中，絕緣層121經去除。因此，半導體層101_1的半導體層101a與半導體層101c相接觸。故而，導電體130經由半導體層101_1（半導體層101a及半導體層101c）而與配線層116電性連接。再者，半導體層101a與半導體層101c相接觸的區域、即未設置絕緣層121的區域亦可較分離區域SR廣。該情況下，半導體層101_1不包含絕緣層121。
配線層116在CC連接區域CCR1中形成於相對較平坦的半導體層101_1上。另外，絕緣層115的朝向Z2方向的面上的配線層116與CC連接區域CCR1的配線層116的階差較後述的壁連接區域WCR1的情況小。因此，由配線層116的階差被覆性劣化引起的配線層116的膜厚減少較壁連接區域WCR1小。
絕緣層115的突出部分PT1b貫通了絕緣層114、絕緣層113、半導體層101a、絕緣層121（121a～121c）及半導體層101c。再者，在未設置絕緣層121的區域較分離區域SR廣的情況下，突出部分PT1b亦可不貫通絕緣層121。
在突出部分PT1b的內部設置有孔隙VD。孔隙VD依存於絕緣層115形成時的階差被覆性（階梯覆蓋（step coverage））。圖10的例子示出了藉由電漿CVD成膜出絕緣層115的情況。例如，藉由電漿CVD形成的絕緣層115的階差被覆性與原子層沈積（Atomic Layer Deposition，ALD）相比並不良好。因此，容易形成孔隙VD。再者，亦可不形成孔隙VD。
1.1.9 壁連接區域的結構 接下來，參照圖11，對壁連接區域WCR1的結構進行說明。圖11是圖5的區域E2的剖面圖。在圖11的例子中，省略了配線層116的朝向Z2方向的面上的絕緣層117及絕緣層118以及表面保護層119。
如圖11所示，壁區域WR的半導體層101包含兩層半導體層101a及101c，且不包含半導體層101b。在半導體層101a與半導體層101c之間設置有絕緣層121（121a～121c）。在壁連接區域WCR1及其附近區域，半導體層101、絕緣層121、絕緣層113及絕緣層114經去除。以覆蓋絕緣層114的朝向Z2方向的面、以及半導體層101、絕緣層121、絕緣層113及絕緣層114的側面的方式形成了絕緣層115。設置於半導體層101、絕緣層121、絕緣層113及絕緣層114的側面的絕緣層115作為用於使半導體層101與配線層116電性絕緣的側壁發揮功能。
在壁連接區域WCR1中，絕緣層115經去除。而且，絕緣層111的朝向Z2方向的面在Z1方向上被挖開。藉此，導電體120_1～導電體120_3的Z2方向的端部自絕緣層111的被挖開的面（槽的底面）突出。以下，將導電體120_1～導電體120_3的自絕緣層111的槽的底面沿Z2方向突出的部分表述為導電體120_1～導電體120_3的突出部分。再者，在導電體120_1～導電體120_3的突出部分的側面，可局部地殘存絕緣層111。
配線層116以覆蓋導電體120_1～導電體120_3的突出部分的方式形成。即，配線層116與導電體120_1～導電體120_3相接觸。被覆導電體120_1～導電體120_3的配線層116的形狀依存於配線層116的階差被覆性。圖11的例子示出了使用濺鍍形成了配線層116的情況。藉由濺鍍形成的配線層116的階差被覆性例如與ALD相比並不良好。因此，在導電體120的突出部分的根基部分（絕緣層111的槽的底面附近），配線層116的膜厚較在其他區域而言變薄。導電體120的突出部分的突出量越多，則該傾向越顯著。
1.2 陣列晶片的製造方法 接下來，參照圖12～圖17，對陣列晶片10的製造方法的一例進行說明。圖12～圖17是表示陣列晶片10的製造步驟的一例的剖面圖。以下，著眼於至導電體130形成為止的步驟進行說明。
如圖12所示，首先，在陣列晶片10的半導體基板100上成膜出絕緣層113。對絕緣層113進行加工，形成與突出部分PT2對應的區域（槽）。接著，成膜出半導體層101a。此時，亦將與突出部分PT2對應的區域（槽）填埋而形成突出部分PT2。突出部分PT2與半導體基板100相接觸。在半導體層101a上依次成膜出絕緣層121a、絕緣層121b及絕緣層121c。接著，將與半導體層101_1對應的區域（即，CC連接區域CCR1）以及與半導體層101_2對應的區域（即，突出部分PT2的附近區域）的絕緣層121a、絕緣層121b及絕緣層121c去除。
如圖13所示，以覆蓋半導體層101a以及絕緣層121a、絕緣層121b及絕緣層121c的方式成膜出半導體層101c。在絕緣層121a、絕緣層121b及絕緣層121c經去除的區域中，半導體層101a與半導體層101c相接觸。接著，在核心區域CR的記憶體胞元陣列11中，逐層交替地積層多個絕緣層102與多個犧牲層150。犧牲層150在後述的步驟中被更換為配線層103。例如，犧牲層150中可使用氮化矽。然後，以覆蓋半導體基板100的朝向Z1方向的整個面的方式成膜出絕緣層111。
如圖14所示，在核心區域CR的記憶體胞元陣列11中形成記憶體柱MP。更具體而言，首先，形成與記憶體柱MP對應的記憶體孔。記憶體孔貫通犧牲層150、絕緣層102、半導體層101c及絕緣層121a～絕緣層121c。而且，記憶體孔的底面抵達半導體層101a的膜中。依次成膜出塊絕緣膜140、電荷蓄積膜141、隧道絕緣膜142、半導體膜143及芯膜144來填埋記憶體孔。接著，將記憶體柱MP上部的半導體膜143及芯膜144去除，並成膜出頂蓋膜145。將絕緣層111的朝向Z1方向的面上的塊絕緣膜140、電荷蓄積膜141、隧道絕緣膜142、半導體膜143、芯膜144及頂蓋膜145去除。
如圖15所示，以覆蓋記憶體柱MP的上表面的方式成膜出絕緣層111。接著，將絕緣層121更換為半導體層101b。更具體而言，例如，在記憶體胞元陣列11的未圖示的區域中形成狹縫。狹縫貫通絕緣層111、犧牲層150、絕緣層102、半導體層101c及絕緣層121c。狹縫的底面抵達絕緣層121的膜中。例如，藉由濕式蝕刻，自狹縫的側面將絕緣層121及各記憶體柱MP的塊絕緣膜140的一部分、電荷蓄積膜141的一部分及隧道絕緣膜142的一部分去除。在將絕緣層121、塊絕緣膜140、電荷蓄積膜141及隧道絕緣膜142去除之後的區域形成半導體層101b。藉此，將記憶體柱MP的半導體膜143與半導體層101連接。
如圖16所示，接著，將犧牲層150更換為配線層103。更具體而言，例如，藉由濕式蝕刻，自狹縫的側面將犧牲層150去除。在將犧牲層150去除之後的區域形成配線層103。
如圖17所示，在記憶體柱MP上形成導電體104。在周邊電路區域PR中形成導電體130。在壁區域WR中形成導電體120_1～導電體120_3。此時，導電體130及導電體120_1～導電體120_3的底面抵達半導體層101c的膜中。
1.3 貼合結構的製造方法 接下來，參照圖18～圖22，對貼合結構的製造方法的一例進行說明。圖18～圖22是表示貼合結構的製造步驟的一例的剖面圖。以下，著眼於至配線層116形成為止的步驟進行說明。
如圖18所示，在將陣列晶片10與電路晶片20貼合後，例如藉由化學機械研磨（Chemical Mechanical Polishing，CMP）將半導體基板100去除。接著，在絕緣層113的朝向Z2方向的面上成膜出絕緣層114及絕緣層115。再者，此時的絕緣層115是出於絕緣層114的表面保護之目的而成膜，因此可為相對較薄的膜。
如圖19所示，將半導體層101分離。更具體而言，在周邊電路區域PR中，形成與突出部分PT1a及突出部分PT1b對應的槽。即，對絕緣層115、絕緣層114、絕緣層113、半導體層101a、絕緣層121及半導體層101c進行加工。槽的底面抵達絕緣層111。藉此，形成半導體層101_1。另外，在壁區域WR中，形成與導電體120_1～導電體120_3及其附近區域對應的槽。藉此，形成外周區域OR的半導體層101_2。在槽的底面，導電體120_1～導電體120_3的Z2方向的端部露出。
如圖20所示，成膜出絕緣層115。此時，關於絕緣層115的膜厚，為了填埋突出部分PT1b（及突出部分PT1a）、並且為了在壁區域WR中在露出至槽的側面的半導體層101的側面形成側壁，而形成為相對較厚的膜。
如圖21所示，對SL連接區域SCR、CC連接區域CCR1及壁連接區域WCR1進行成批加工。更具體而言，在核心區域CR的SL連接區域SCR及周邊電路區域PR的CC連接區域CCR1中，對絕緣層115、絕緣層114及絕緣層113進行加工。藉此，半導體層101a露出。此時，在壁區域WR的壁連接區域WCR1中，對絕緣層115及絕緣層111進行加工。藉此，絕緣層111被挖開，導電體120_1～導電體120_3的突出部分露出。
如圖22所示，形成配線層116。
1.4 本實施形態的效果 若為本實施形態的結構，則可提高半導體裝置1的可靠性。以下對本效果進行說明。
例如，在導電體120與配線層116的連接部分，自絕緣層111的槽的底面突出有導電體120。而且，以被覆導電體120的突出部分的方式形成有配線層116。在此種結構中，起因於配線層116形成時的階差被覆性，導電體120的突出部分的側面及根基部分處的配線層116的膜厚減少。當導電體120的突出量變多時，該傾向變得顯著。當配線層116的膜厚減少時，電遷移（Electromigration，EM）耐受性劣化。因此，當配線層116中流動的電流量增加時，容易產生配線層116的斷線。但是，導電體120用於將半導體裝置1的外周固定於同一電位（接地電位VSS）。另外，導電體120以包圍元件區域ER的方式設置，因此與配線層116相接觸的區域相對較廣。因此，自配線層116流向導電體120的電流量（電流密度）比較少。另外，導電體120藉由與配線層116相接觸而可抑制水自晶片端部的滲透，因此，此種結構較佳。與此相對，在與導電體130連接的配線層116設置有外部連接端子。因此，自配線層116流向導電體130（接觸插塞CC）的電流量比較多。故而，若將相同的結構應用於導電體130與配線層116的連接部分，則有因EM耐受性劣化而可靠性降低之虞。
與此相對，若為本實施形態的結構，則在周邊電路區域PR中，配線層116可經由半導體層101而與導電體130連接。藉此，可減少配線層116的連接部分（CC連接區域CCR1）中的配線層116的階差。另外，配線層116與平坦的半導體層101相接觸。因此，可抑制起因於配線層116形成時的階差被覆性的膜厚降低。藉此，可抑制由配線層116的膜厚減少引起的可靠性的降低。
進而，若為本實施形態的結構，則在周邊電路區域PR中，可減少配線層116的階差。藉此，可減少半導體裝置1的Z2方向上的表面的階差。藉此，在使多個半導體裝置1積層時，可減少在經積層的半導體裝置1之間產生孔隙的風險。
1.5 變形例 接下來，就第一實施形態對三個變形例進行說明。以下，以與第一實施形態的不同點為中心進行說明。
1.5.1 第一變形例 首先，參照圖23，對第一實施形態的第一變形例進行說明。圖23是表示半導體裝置1的剖面結構的一例的剖面圖。
如圖23所示，在本例中，在壁區域WR中，與CC連接區域CCR1的結構同樣地，導電體120_1～導電體120_3經由半導體層101而與配線層116電性連接。
與配線層116相接觸的半導體層101藉由設置於絕緣層115的突出部分PT1b而與周圍的半導體層101分離。以下，對於壁區域WR中藉由突出部分PT1b而分離的環狀區域內的半導體層101，在與其他半導體層101區分的情況下將其表述為半導體層101_3。另外，將連接半導體層101_3與配線層116的區域亦表述為「壁連接區域WCR2」。壁連接區域WCR2是在壁區域WR中將半導體層101_3上的絕緣層115、絕緣層114及絕緣層113去除之後的區域。在Z方向上觀察，在半導體層101_3的至少一部分未設置絕緣層121。藉此，導電體120_1～導電體120_3經由半導體層101_3而與配線層116電性連接。
1.5.2 第二變形例 接下來，參照圖24，對第一實施形態的第二變形例進行說明。圖24是表示半導體裝置1的剖面結構的一例的剖面圖。
如圖24所示，在本例中，在第一實施形態的圖5中，設置於絕緣層113與絕緣層115之間的絕緣層114被廢棄。
1.5.3 第三變形例 接下來，參照圖25，對第一實施形態的第三變形例進行說明。圖25是CC連接區域CCR1的平面圖及剖面圖。
如圖25所示，在本例中，在第一實施形態的圖10中，設置於絕緣層121a與絕緣層121c之間的絕緣層121b被廢棄。
1.5.4 變形例的效果 若為第一實施形態的第一變形例～第三變形例的結構，則可獲得與第一實施形態相同的效果。
2. 第二實施形態 接下來，對第二實施形態進行說明。在第二實施形態中，對與第一實施形態不同的半導體裝置1的結構進行說明。以下，以與第一實施形態的不同點為中心進行說明。
2.1 半導體裝置的剖面結構 首先，參照圖26，對半導體裝置1的剖面結構的一例進行說明。圖26是表示半導體裝置1的剖面結構的一例的剖面圖。圖26的例子示出了圖4的沿著A1-A2線的X方向的剖面。
如圖26所示，陣列晶片10的核心區域CR及外周區域OR以及電路晶片20的結構與第一實施形態相同。
首先，對陣列晶片10的周邊電路區域PR進行說明。在本實施形態中，設置有外部連接端子的配線層116與半導體層101（101c）及多個導電體130相接觸。在圖26的例子中，沿X方向排列配置有三個導電體130。導電體130貫通了半導體層101（101c）。導電體130的Z2方向的端部與設置有外部連接端子的配線層116相接觸。
與配線層116相接觸的半導體層101藉由絕緣層115而與周圍的半導體層101分離。以下，將分離的半導體層101表述為半導體層101_4。另外，將連接配線層116與半導體層101_4及導電體130的區域亦表述為「CC連接區域CCR2」。CC連接區域CCR2是在周邊電路區域PR中將絕緣層115、絕緣層114、絕緣層113、半導體層101a及絕緣層121去除之後的區域。
導電體130的Z1方向的端部的連接與第一實施形態的圖5相同。
接下來，對陣列晶片10的壁區域WR進行說明。與周邊電路區域PR同樣地，壁區域WR的配線層116與半導體層101（101c）及導電體120_1～導電體120_3相接觸。導電體120_1～導電體120_3貫通了半導體層101（101c）。導電體120_1～導電體120_3的Z2方向的端部與配線層116相接觸。
與配線層116相接觸的半導體層101藉由絕緣層115而與周圍的半導體層101分離。以下，將分離的半導體層101表述為半導體層101_5。另外，將連接配線層116與半導體層101_5及導電體120_1～導電體120_3的區域亦表述為「壁連接區域WCR3」。壁連接區域WCR3是在壁區域WR中將絕緣層115、絕緣層114、絕緣層113、半導體層101a及絕緣層121去除之後的區域。
導電體120_1～導電體120_3的Z1方向的端部的連接與第一實施形態的圖5相同。
2.2 CC連接區域的結構 接下來，參照圖27，對CC連接區域CCR2的結構的一例進行說明。圖27是圖26的區域E3的平面圖及剖面圖。再者，在圖27的平面圖中，省略了除半導體層101及半導體層101_4、作為分離區域SR發揮功能的絕緣層115以及配線層116以外的層。另外，在圖27的剖面圖中，省略了配線層116的朝向Z2方向的面上的絕緣層117及絕緣層118以及表面保護層119。再者，壁連接區域WCR3的結構與將導電體130置換為導電體120_1～導電體120_3的情況相同。
如圖27的平面圖所示，利用絕緣層115設置了四角環狀的分離區域SR。藉由分離區域SR，半導體層101_4與其他半導體層101分離。在CC連接區域CCR2中，半導體層101_4的朝向Z2方向的面及多個導電體130與配線層116相接觸。在圖27的例子中，六個導電體130與一個配線層116相接觸。
如圖27的剖面圖所示，除半導體層101_4之外的周邊電路區域PR的半導體層101包含兩層半導體層101a及101c，且不包含半導體層101b。在周邊電路區域PR的半導體層101（除半導體層101_4之外的區域）中，在半導體層101a與半導體層101c之間設置有絕緣層121a及絕緣層121c。即，未設置絕緣層121b。
半導體層101_4為半導體層101c。半導體層101_4不包含半導體層101a及半導體層101b。在半導體層101_4的除CC連接區域CCR2之外的區域中，在半導體層101c的朝向Z2方向的面上設置有絕緣層121b及絕緣層121c。再者，亦可不殘存絕緣層121b及絕緣層121c。
在分離區域SR中，將絕緣層114、絕緣層113、半導體層101a、絕緣層121a～絕緣層121c及半導體層101c呈四角環狀去除。在半導體層101_4的除CC連接區域CCR2之外的區域中，絕緣層114、絕緣層113、半導體層101a及絕緣層121a經去除。而且，以將絕緣層114的面上、絕緣層114、絕緣層113、半導體層101a、絕緣層121a、絕緣層121c及半導體層101c的側面、以及半導體層101_4上方的絕緣層121b的面上覆蓋的方式設置有絕緣層115。與絕緣層114、絕緣層113、半導體層101a、絕緣層121a、絕緣層121c及半導體層101c的側面相接觸的絕緣層115作為分離區域SR發揮功能。在分離區域SR中，絕緣層115與絕緣層111相接觸。
在CC連接區域CCR2中，半導體層101_4（101c）上的絕緣層115、絕緣層121b及絕緣層121c經去除。導電體130的Z2方向的端部貫通半導體層101_4並沿Z2方向突出。以覆蓋CC連接區域CCR2的半導體層101_4及導電體130的突出部分的方式設置有配線層116。即，配線層116與導電體130相接觸。
將半導體層101_4、即半導體層101c的朝向Z2方向的面的Z2方向的高度位置設為T1。將導電體130的Z2方向的端部的Z2方向的高度位置設為T2。將半導體層101a的朝向Z1方向的面的Z2方向的高度位置設為T3。若如此，則高度位置T1、高度位置T2及高度位置T3處於T1＜T2＜T3的關係。換言之，在Z方向上，導電體130的Z2方向的端部位於一對半導體層101a與半導體層101c之間。
2.3 陣列晶片的製造方法 接下來，參照圖28～圖33，對陣列晶片10的製造方法的一例進行說明。圖28～圖33是表示陣列晶片10的製造步驟的一例的剖面圖。以下，著眼於至導電體130形成為止的步驟進行說明。
如圖28所示，首先，在陣列晶片10的半導體基板100上成膜出絕緣層113。對絕緣層113進行加工，形成與突出部分PT2對應的區域（槽）。接著，成膜出半導體層101a。此時，亦將與突出部分PT2對應的區域（槽）填埋而形成突出部分PT2。突出部分PT2與半導體基板100相接觸。在半導體層101a上成膜出絕緣層121a及絕緣層121b。接著，將除記憶體胞元陣列11、與半導體層101_4對應的區域及與半導體層101_5對應的區域以外的絕緣層121b去除。
如圖29所示，在絕緣層121a及絕緣層121b上成膜出絕緣層121c。將與半導體層101_2對應的區域（即，突出部分PT2的附近區域）的絕緣層121a及絕緣層121c去除。接著，成膜出半導體層101c。在突出部分PT2的附近區域，半導體層101a與半導體層101c相接觸。接著，在核心區域CR中，逐層交替地積層多個絕緣層102與多個犧牲層150。然後，以覆蓋半導體基板100的朝向Z1方向的整個面的方式形成絕緣層111。
如圖30所示，與第一實施形態的圖14的說明同樣地，在核心區域CR的記憶體胞元陣列11中形成記憶體柱MP。
如圖31所示，與第一實施形態的圖15的說明同樣地，將絕緣層121、以及外周由絕緣層121包圍的部分的塊絕緣膜140、電荷蓄積膜141及隧道絕緣膜142更換為半導體層101b。
如圖32所示，與第一實施形態的圖16的說明同樣地，將犧牲層150更換為配線層103。
如圖33所示，與第一實施形態的圖17的說明同樣地，在記憶體柱MP上形成導電體104。在周邊電路區域PR中形成導電體130。在壁區域WR中，形成導電體120_1～導電體120_3。在加工與導電體130及導電體120_1～導電體120_3對應的圖案時，將絕緣層121b用作蝕刻停止層（etching stopper）。例如，導電體130及導電體120_1～導電體120_3的底面貫通半導體層101c、絕緣層121c及絕緣層121b而抵達絕緣層121a。再者，導電體130及導電體120_1～導電體120_3的底面亦可處於絕緣層121b的膜中。換言之，在Z方向上，導電體130及導電體120_1～導電體120_3的Z2方向的端部位於半導體層101a與半導體層101c之間。
2.4 貼合結構的製造方法 接下來，參照圖34～圖38，對貼合結構的製造方法的一例進行說明。圖34～圖38是表示貼合結構的製造步驟的一例的剖面圖。以下，著眼於至配線層116形成為止的步驟進行說明。
如圖34所示，在將陣列晶片10與電路晶片20貼合後，例如藉由CMP將半導體基板100去除。接著，在絕緣層113的朝向Z2方向的面上成膜出絕緣層114及絕緣層115。再者，此時的絕緣層115是出於絕緣層114的表面保護之目的而成膜，因此可為相對較薄的膜。
如圖35所示，將半導體層101分離。更具體而言，在周邊電路區域PR及壁區域WR中，對分離區域SR及其內部區域的絕緣層115、絕緣層114、絕緣層113、半導體層101a、絕緣層121a、絕緣層121c及半導體層101c進行加工。此時，在與半導體層101_4及半導體層101_5對應的區域中，絕緣層121b作為蝕刻停止層發揮功能。因此，半導體層101_4及半導體層101_5以及其上的絕緣層121b及絕緣層121c未被去除而殘存。再者，只要殘存半導體層101_4及半導體層101_5、即半導體層101c，則其上表面的絕緣層121b及絕緣層121c亦可被去除。
如圖36所示，成膜出絕緣層115。此時，關於絕緣層115的膜厚，為了填埋分離區域SR而形成相對較厚的膜。
如圖37所示，對SL連接區域SCR、CC連接區域CCR2及壁連接區域WCR3進行成批加工。更具體而言，在核心區域CR的SL連接區域SCR中，對絕緣層115、絕緣層114及絕緣層113進行加工。藉此，SL連接區域SCR的半導體層101a露出。另外，在周邊電路區域PR的CC連接區域CCR2及壁區域WR的壁連接區域WCR3中，對絕緣層115以及絕緣層121b及絕緣層121c進行加工。此時，半導體層101c作為蝕刻停止層發揮功能。因此，可防止絕緣層111受到加工。藉此，在CC連接區域CCR2中，半導體層101_4及導電體130露出。另外，在壁連接區域WCR3中，半導體層101_5及導電體120_1～導電體120_3露出。
如圖38所示，形成配線層116。配線層116與自半導體層101_4露出的導電體130及自半導體層101_5露出的導電體120_1～導電體120_3相接觸。
2.5 本實施形態的效果 若為本實施形態的結構，則可獲得與第一實施形態相同的效果。
具體而言，若為本實施形態的結構，則在CC連接區域CCR2的加工中，藉由將半導體層101c用作蝕刻停止層，可抑制絕緣層111受到蝕刻的情況。藉此，可減少導電體130自半導體層101_4（101c）的突出量。另外，可減少配線層116的階差。因此，可抑制起因於配線層116形成時的階差被覆性的膜厚降低。藉此，可抑制由配線層116的膜厚減少引起的可靠性的降低。
另外，若為本實施形態的結構，則在周邊電路區域PR中，可減少配線層116的階差。藉此，可減少半導體裝置1的Z2方向上的表面的階差。藉此，在使多個半導體裝置1積層時，可減少在經積層的半導體裝置1之間產生孔隙的風險。
進而，若為本實施形態的結構，則在加工與導電體130對應的圖案（孔）時，可將絕緣層121b用作蝕刻停止層。因此，可將導電體130的Z2方向的端部設置於半導體層101a與半導體層101c之間。藉此，在CC連接區域CCR2的加工後，可使導電體130的Z2方向的端部露出。藉此，導電體130與配線層116相接觸。因此，可抑制將導電體130與配線層116連接的路徑中的電阻值的上升。
2.6 變形例 接下來，就第二實施形態對兩個變形例進行說明。以下，以與第二實施形態的不同點為中心進行說明。
2.6.1 第一變形例 首先，參照圖39，對第二實施形態的第一變形例進行說明。圖39是表示半導體裝置1的剖面結構的一例的剖面圖。
如圖39所示，在本例中，與第一實施形態的壁連接區域WCR1的結構同樣地，導電體120_1～導電體120_3的Z2方向的端部自絕緣層111的被挖開的面突出。而且，配線層116以覆蓋沿Z2方向突出的導電體120_1～導電體120_3的端部的方式形成。
2.6.2 第二變形例 接下來，參照圖40，對第二實施形態的第二變形例進行說明。圖40是CC連接區域CCR2的平面圖及剖面圖。
如圖40所示，在本例中，在CC連接區域CCR2中，半導體層101_4（101c）經去除。該情況下，在CC連接區域CCR2中，配線層116貫通（穿過）半導體層101_4（101c）並與絕緣層111相接觸。例如，在對CC連接區域CCR2進行加工時未殘存作為蝕刻停止層的半導體層101c的情況下，可成為此種結構。
2.6.3 變形例的效果 若為第二實施形態的第一變形例及第二變形例的結構，則可獲得與第二實施形態相同的效果。
3. 變形例等 上述實施形態的半導體裝置1包括：第一晶片（20），包含基板（201）；以及第二晶片（10），與所述第一晶片貼合。所述第二晶片包含：第一配線層（116），設置有外部連接端子；第一半導體層（101_1），與所述第一配線層相接觸；以及導電體（130），沿第一方向（Z方向）延伸，端部與所述第一半導體層相接觸，且與所述第一晶片電性連接。
藉由應用上述實施形態，可提高半導體裝置1的可靠性。
再者，實施形態並不限於上述所說明的形態，能夠進行各種變形。
進而，上述實施形態中的所謂「連接」，亦包含在其間介隔存在例如電晶體或電阻等其他任一部件而經間接連接的狀態。
進而，上述實施形態中的所謂「同一層」，例如包含即使因基底的階差而在Z方向的高度上產生了偏差，亦藉由同一步驟而成膜的層。
實施形態為例示，且發明的範圍並不限定於該些。
1:半導體裝置 10:陣列晶片/第二晶片 11:記憶體胞元陣列 20:電路晶片/第一晶片 21:定序器 22:電壓產生電路 23:列解碼器 24:感測放大器 100:半導體基板 101、101_2～101_5、101a～101c:半導體層 101_1:半導體層/第一半導體層 102、111、112、113～115、117、118、121、121a～121c、212、213:絕緣層 103、106、108、205、207、209:配線層 104、105、107、109、120_1、120_2、120_3、130、204、206、208、210:導電體 110a、110d、211a、211d:電極 116:配線層/第一配線層 119:表面保護層 140:塊絕緣膜 141:電荷蓄積膜 142:隧道絕緣膜 143:半導體膜 144:芯膜 145:頂蓋膜 150:犧牲層 201:半導體基板/基板 202:閘極絕緣膜 203:閘極電極 A1-A2、IX-IX:線 BL、BL0、BL1、BLn:位元線 BLK、BLK0、BLK1、BLK2:塊 BP、BPa、BPd:貼合焊墊 BR:外部連接端子區域 CC:接觸插塞 CCR1、CCR2:CC連接區域 CR:核心區域 CU:胞元單元 E1、E2、E3:區域 ER:元件區域 KR:切口區域 MC0～MC7:記憶體胞元電晶體 MP:記憶體柱 NS:NAND串 NW :N型雜質擴散區域 OR:外周區域 PR:周邊電路區域 PT1a、PT1b、PT2:突出部分 PW:P型雜質擴散區域 SCR:SL連接區域 SGD、SGD0～SGD3、SGS:選擇閘極線 SL:源極線 SR:分離區域 ST1、ST2:選擇電晶體 SU0～SU3:串單元 T1、T2、T3:高度位置 TR:電晶體 VD:孔隙 W_1、W_2、W_3:壁結構 WCR1、WCR2、WCR3:壁連接區域 WL0～WL7:字元線 WR:壁區域 X、Y、Z、Z1、Z2:方向
圖1是表示第一實施形態的半導體裝置的整體結構的框圖。 圖2是第一實施形態的半導體裝置所包含的記憶體胞元陣列的電路圖。 圖3是表示第一實施形態的半導體裝置的貼合結構的概要的立體圖。 圖4是第一實施形態的半導體裝置的平面圖。 圖5是表示第一實施形態的半導體裝置的剖面結構的一例的剖面圖。 圖6是表示第一實施形態的半導體裝置中的壁區域的導電體的平面佈局的一例的平面圖。 圖7是表示第一實施形態的半導體裝置中的貼合焊墊的剖面結構的一例的剖面圖。 圖8是表示第一實施形態的半導體裝置中的記憶體胞元陣列的剖面結構的一例的剖面圖。 圖9是表示第一實施形態的半導體裝置中的記憶體柱沿著XY平面的剖面結構的一例的剖面圖。 圖10是圖5的區域E1的平面圖及剖面圖。 圖11是圖5的區域E2的剖面圖。 圖12是表示第一實施形態的半導體裝置中的陣列晶片的製造步驟的一例的剖面圖。 圖13是表示第一實施形態的半導體裝置中的陣列晶片的製造步驟的一例的剖面圖。 圖14是表示第一實施形態的半導體裝置中的陣列晶片的製造步驟的一例的剖面圖。 圖15是表示第一實施形態的半導體裝置中的陣列晶片的製造步驟的一例的剖面圖。 圖16是表示第一實施形態的半導體裝置中的陣列晶片的製造步驟的一例的剖面圖。 圖17是表示第一實施形態的半導體裝置中的陣列晶片的製造步驟的一例的剖面圖。 圖18是表示第一實施形態的半導體裝置中的貼合結構的製造步驟的一例的剖面圖。 圖19是表示第一實施形態的半導體裝置中的貼合結構的製造步驟的一例的剖面圖。 圖20是表示第一實施形態的半導體裝置中的貼合結構的製造步驟的一例的剖面圖。 圖21是表示第一實施形態的半導體裝置中的貼合結構的製造步驟的一例的剖面圖。 圖22是表示第一實施形態的半導體裝置中的貼合結構的製造步驟的一例的剖面圖。 圖23是表示第一實施形態的第一變形例的半導體裝置的剖面結構的一例的剖面圖。 圖24是表示第一實施形態的第二變形例的半導體裝置的剖面結構的一例的剖面圖。 圖25是第一實施形態的第三變形例的半導體裝置中的CC連接區域的平面圖及剖面圖。 圖26是表示第二實施形態的半導體裝置的剖面結構的一例的剖面圖。 圖27是圖26的區域E3的平面圖及剖面圖。 圖28是表示第二實施形態的半導體裝置中的陣列晶片的製造步驟的一例的剖面圖。 圖29是表示第二實施形態的半導體裝置中的陣列晶片的製造步驟的一例的剖面圖。 圖30是表示第二實施形態的半導體裝置中的陣列晶片的製造步驟的一例的剖面圖。 圖31是表示第二實施形態的半導體裝置中的陣列晶片的製造步驟的一例的剖面圖。 圖32是表示第二實施形態的半導體裝置中的陣列晶片的製造步驟的一例的剖面圖。 圖33是表示第二實施形態的半導體裝置中的陣列晶片的製造步驟的一例的剖面圖。 圖34是表示第二實施形態的半導體裝置中的貼合結構的製造步驟的一例的剖面圖。 圖35是表示第二實施形態的半導體裝置中的貼合結構的製造步驟的一例的剖面圖。 圖36是表示第二實施形態的半導體裝置中的貼合結構的製造步驟的一例的剖面圖。 圖37是表示第二實施形態的半導體裝置中的貼合結構的製造步驟的一例的剖面圖。 圖38是表示第二實施形態的半導體裝置中的貼合結構的製造步驟的一例的剖面圖。 圖39是表示第二實施形態的第一變形例的半導體裝置的剖面結構的一例的剖面圖。 圖40是第二實施形態的第二變形例的半導體裝置中的CC連接區域的平面圖及剖面圖。
10:陣列晶片/第二晶片
20:電路晶片/第一晶片
201:半導體基板/基板
101、101_2:半導體層
101_1:半導體層/第一半導體層
102、111、112、113~115、117、118、121、212、213:絕緣層
103、106、108、205、207、209:配線層
104、105、107、109、120_1、120_2、120_3、130、204、206、 208、210:導電體
110a、110d、211a、211d:電極
116:配線層/第一配線層
119:表面保護層
202:閘極絕緣膜
203:閘極電極
A1-A2:線
BPa、BPd:貼合焊墊
BR:外部連接端子區域
CC:接觸插塞
CCR1:CC連接區域
CR:核心區域
E1、E2:區域
MP:記憶體柱
NW:N型雜質擴散區域
OR:外周區域
PR:周邊電路區域
PT1a、PT1b、PT2:突出部分
PW:P型雜質擴散區域
SCR:SL連接區域
TR:電晶體
W_1、W_2、W_3:壁結構
WCR1:壁連接區域
WR:壁區域
X、Y、Z1、Z2:方向

Claims (20)

  1. 一種半導體裝置，包括： 第一晶片，包含基板；以及 第二晶片，與所述第一晶片貼合， 所述第二晶片包含： 第一配線層，設置有外部連接端子； 第一半導體層，與所述第一配線層相接觸；以及 導電體，沿第一方向延伸，端部與所述第一半導體層相接觸，且與所述第一晶片電性連接。
  2. 如請求項1所述的半導體裝置，其中， 所述第一半導體層包含： 下層半導體層，與所述導電體相接觸；以及 上層半導體層，設置於所述下層半導體層上，且與所述第一配線層相接觸。
  3. 如請求項1所述的半導體裝置，其中， 所述第二晶片更包含： 第二半導體層，至少一部分與所述第一半導體層設置於同一層，且與所述第一半導體層電性絕緣； 多個第二配線層，在所述第二半導體層與所述第一晶片之間沿所述第一方向分開地積層；以及 記憶體柱，沿所述第一方向延伸，穿過所述多個第二配線層，且端部與所述第二半導體層相接觸。
  4. 如請求項1所述的半導體裝置，其中， 所述第二晶片更包含： 第三半導體層，與所述第一半導體層設置於同一層，且與所述第一半導體層電性絕緣； 分離絕緣層，設置於所述第一半導體層與所述第三半導體層之間，且包圍所述第一半導體層；以及 中間絕緣層，設置於所述第三半導體層的內部。
  5. 如請求項1所述的半導體裝置，其中， 所述第一晶片包括第一焊墊，所述第一焊墊設置於與所述第二晶片的貼合面， 所述第二晶片更包含第二焊墊，所述第二焊墊設置於所述貼合面，與所述導電體電性連接，且與所述第一焊墊相接觸。
  6. 如請求項2所述的半導體裝置，其中， 所述第二晶片更包含中間絕緣層，所述中間絕緣層設置於所述下層半導體層的一部分與所述上層半導體層的一部分之間。
  7. 如請求項6所述的半導體裝置，其中， 所述中間絕緣層更包含： 一對第一絕緣層，設置於下層側及上層側；以及 第二絕緣層，設置於一對第一絕緣層之間，其組成與所述一對第一絕緣層不同。
  8. 如請求項3所述的半導體裝置，其中， 所述第二晶片更包含： 第三配線層，與所述第一配線層設置於同一層，與所述第一配線層電性絕緣，且與所述第二半導體層相接觸；以及 層間絕緣層，在所述第三配線層與所述第二半導體層未接觸的區域中，設置於所述第三配線層與所述第二半導體層之間。
  9. 如請求項3所述的半導體裝置，其中， 所述記憶體柱更包含： 第四半導體層，沿所述第一方向延伸，且與所述第二半導體層連接；以及 電荷蓄積膜，設置於所述多個第二配線層與所述第四半導體層之間。
  10. 如請求項4所述的半導體裝置，其中， 所述分離絕緣層具有孔隙。
  11. 一種半導體裝置，包括： 第一晶片，包含基板；以及 第二晶片，與所述第一晶片貼合， 所述第二晶片包含： 第一配線層，設置有外部連接端子； 第一半導體層，與所述第一配線層相接觸；以及 導電體，沿第一方向延伸，穿過所述第一半導體層，端部與所述第一配線層相接觸，且與所述第一晶片電性連接。
  12. 如請求項11所述的半導體裝置，其中， 所述第二晶片更包含： 第二半導體層，至少一部分與所述第一半導體層設置於同一層，且與所述第一半導體層電性絕緣； 多個第二配線層，在所述第二半導體層與所述第一晶片之間沿所述第一方向分開地積層；以及 記憶體柱，沿所述第一方向延伸，穿過所述多個第二配線層，且端部與所述第二半導體層相接觸。
  13. 如請求項11所述的半導體裝置，其中， 所述第二晶片更包含： 下層半導體層，與所述第一半導體層設置於同一層，且與所述第一半導體層電性絕緣； 分離絕緣層，設置於所述第一半導體層與所述下層半導體層之間，且包圍所述第一半導體層； 第一絕緣層，設置於所述下層半導體層上； 上層半導體層，設置於所述第一絕緣層上；以及 第二絕緣層，在所述第一配線層與所述第一半導體層未接觸的區域中，設置於所述第一半導體層的上方，其組成與所述第一絕緣層不同。
  14. 如請求項13所述的半導體裝置，其中， 所述分離絕緣層進而設置於所述第一配線層與所述第二絕緣層之間。
  15. 如請求項11所述的半導體裝置，其中， 所述第一晶片包含第一焊墊，所述第一焊墊設置於與所述第二晶片的貼合面， 所述第二晶片更包含第二焊墊，所述第二焊墊設置於所述貼合面，與所述導電體電性連接，且與所述第一焊墊相接觸。
  16. 一種半導體裝置，包括： 第一晶片，包含基板；以及 第二晶片，與所述第一晶片貼合， 所述第二晶片包含： 一對半導體層，沿第一方向彼此分開地設置； 第一絕緣層，設置於所述一對半導體層之間； 導電體，沿第一方向延伸，所述第一方向上的端部的高度位置位於所述一對半導體層之間，且與所述第一晶片電性連接；以及 第一配線層，與所述導電體的所述端部相接觸，且設置有外部連接端子。
  17. 如請求項16所述的半導體裝置，其中， 所述第二晶片更包含： 第一半導體層，與所述一對半導體層中的設置於所述第一晶片側的半導體層設置於同一層，且與所述一對半導體層電性絕緣；以及 分離絕緣層，設置於所述一對半導體層中的設置於所述第一晶片側的所述半導體層與所述第一半導體層之間，且包圍所述第一半導體層。
  18. 如請求項17所述的半導體裝置，其中， 在所述第一配線層與所述導電體的所述端部相接觸的區域中，所述第一配線層沿所述第一方向穿過所述第一半導體層。
  19. 如請求項16所述的半導體裝置，其中， 所述第二晶片更包含： 第二半導體層，包含分別與所述一對半導體層設置於同一層的下層半導體層及上層半導體層、以及設置於所述下層半導體層與所述上層半導體層之間的中間半導體層，且與所述一對半導體層電性絕緣； 多個第二配線層，在所述第二半導體層與所述第一晶片之間，沿所述第一方向分開地積層；以及 記憶體柱，沿所述第一方向延伸，穿過所述多個第二配線層，且端部與所述第二半導體層相接觸。
  20. 如請求項16所述的半導體裝置，其中， 所述第一晶片包含第一焊墊，所述第一焊墊設置於與所述第二晶片的貼合面， 所述第二晶片更包含第二焊墊，所述第二焊墊設置於所述貼合面，與所述導電體電性連接，且與所述第一焊墊相接觸。
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