TW202405965A - 圖案化金屬層的檢測方法及其半導體結構 - Google Patents
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Abstract
一種圖案化金屬層的檢測方法包括下列步驟。提供包括佈線區、非佈線區以及設置於佈線區的接墊的半導體基板。形成暴露至少部分接墊的保護層於半導體基板上。形成種子層於保護層上。形成包括設置於佈線區內的線路圖案以及設置於非佈線區的對位圖案的圖案化金屬層於種子層上。線路圖案電性連接接墊，且對位圖案與線路圖案電性絕緣。進行蝕刻製程以移除被圖案化金屬層所暴露的部分種子層。對經蝕刻的對位圖案的進行截斷製程，以暴露經蝕刻的對位圖案的截面。依據對位圖案的原始尺寸以及截面的經蝕刻尺寸得到圖案化金屬層的尺寸參數。
Description
本發明是有關於一種圖案化金屬層的檢測方法及其半導體結構。
在半導體和電子元件的製造中，蝕刻製程是在半導體基板上形成金屬層和結構的製程中被廣泛地使用的方法，其主要在基板上產生圖形化的金屬。舉例來說，形成圖案化金屬層的方法可先在整個基板表面上沉積種子層，接著於其上形成圖案化光阻層，並以此圖案化光阻層為罩幕進行電鍍製程以形成金屬層，之後移除圖案化光阻層，再通過蝕刻移除未被金屬層所覆蓋的種子層。然而，在以蝕刻移除種子層的過程中，由於垂直蝕刻（vertical etch）與側向蝕刻（lateral etch）在蝕刻速率上可能會因蝕刻液（etchant）與被蝕刻金屬材質不同而有所差異。因此，蝕刻製程步驟容易在圖案化金屬層中產生不利製程的因素，例如容易產生底切（undercut）現象。
目前圖案化金屬層的數據檢測(例如底切量)一般都是在晶圓製程完成後透過剖切截面的方式來進行分析，然而，此種方法會破壞晶圓，也無法達到即時監控，因而導致晶圓材料及時間上的浪費。
本發明提供一種圖案化金屬層的檢測方法及其半導體結構，主要是在半導體製作過程中對圖案化金屬層，例如底切量進行即時檢測，且無須犧牲（破壞）已製成的半導體結構。
在本發明的一實施例中，一種圖案化金屬層的檢測方法包括下列步驟。提供半導體基板，其中半導體基板包括佈線區、非佈線區以及設置於佈線區的電性接墊。形成保護層於半導體基板上，其中保護層暴露至少部分電性接墊。形成種子層於保護層上。形成圖案化金屬層於種子層上，其中圖案化金屬層包括設置於佈線區內的線路圖案以及設置於非佈線區的對位圖案，其中線路圖案電性連接電性接墊，且對位圖案與線路圖案電性絕緣。進行蝕刻製程以移除被圖案化金屬層所暴露的部分種子層。對經蝕刻的對位圖案的進行截斷製程，以移除經蝕刻的對位圖案的部分並暴露經蝕刻的對位圖案的截面。依據對位圖案的原始尺寸以及截面的經蝕刻尺寸得到圖案化金屬層一個尺寸參數。
在本發明的一實施例中，一種半導體結構包括半導體基板、第一介電層、圖案化金屬層及第二介電層。半導體基板包括佈線區以及非佈線區。第一介電層設置於半導體基板上並包括位於佈線區的第一開口。圖案化金屬層，設置於第一介電層上並經由第一開口與半導體基板電性連接，其中圖案化金屬層包括設置於佈線區內的線路圖案以及設置於非佈線區且與線路圖案電性絕緣的至少一對位圖案，其中至少一對位圖案的高度小於線路圖案的高度。第二介電層設置於圖案化金屬層上並覆蓋對位圖案。
基於上述，本揭露對經蝕刻的圖案化金屬層中位於非佈線區的對位圖案進行截斷製程，以暴露經蝕刻的對位圖案的截面，便可依據對位圖案的原始尺寸以及經蝕刻的對位圖案的截面的經蝕刻尺寸得到圖案化金屬層的一個尺寸參數(例如是底切量)。因此，上述方法可在半導體結構的製造過程中進行，可即時對蝕刻製程中的數據(例如底切量)進行監控，並可即時停止對異常品進行後續製程，提升製程效率更可避免異常品的流出。並且，此方法無須對完成的半導體結構進行截切及破壞式的檢驗，因而可減少對成品的浪費。此外，經截斷製程後殘留的對位圖案可留在半導體結構上，除了可做為是否已實施底切量檢測的判斷標記，也有助於日後如有再次量測的需求時，可再次提供量測的依據。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之各實施例的詳細說明中，將可清楚的呈現。以下實施例中所提到的方向用語，例如：「上」、「下」、「前」、「後」、「左」、「右」等，僅是參考附加圖式的方向。因此，使用的方向用語是用來說明，而並非用來限制本發明。並且，在下列各實施例中，相同或相似的元件將採用相同或相似的標號。
圖1至圖10是依照本揭露的實施例的半導體結構的部分製造流程的剖面示意圖。在一些實施例中，半導體結構的製造流程可包括下列步驟。首先，請參照圖1，提供半導體基板110。在一些實施例中，半導體基板110可包括佈線區R1、非佈線區R2以及至少一電性接墊114。半導體基板110可為包含半導體材料的任何結構，包含但不限於基體矽、半導體晶圓、絕緣層上矽（SOI）基板或矽鍺基板等。具體而言，半導體基板110可包括基材112，基材112可包括半導體材料如III族元素、IV族元素與V族元素等，本揭露並不侷限於此。在本實施例中，半導體基板110可為矽晶圓。
在本實施例中，佈線區R1可位於基材112的中央區域，而非佈線區R2則可位於基材112的周圍區域，其可環繞佈線區R1設置。電性接墊114可設置於佈線區R1內。電性接墊114可與半導體基板110的內部線路連接並可視為其內部線路所延伸出來的末端結構，其可用以與外部元件（例如隨後接合於其上的晶片等）電性且/或物理性耦合。於部分實施方式中，電性接墊114的導電材料可包括銅、鎢、鋁、銀、金、類似物或其組合。
接著，可形成保護層116於半導體基板110上，其中保護層116暴露至少部分的電性接墊114。在一些實施例中，保護層116可包括多層的子材料層(multiple sub-layers) 或單一材料層(single layer)。保護層116的材料可包括氧化矽、氮化矽、苯環丁烯（BCB）聚合物、聚醯亞胺（polyimide；PI）、聚苯並噁唑（polybenzoxazole；PBO）或其組合。保護層116可使用化學氣相沉積(chemical vapor deposition，CVD)製程、原子層沉積(atomic layer deposition，ALD)製程、旋塗(spin-on)製程、其他可應用的製程、或前述之組合來形成保護層116。
在一實施例中，非佈線區R2可僅包含非功能性半導體材料。亦即，非佈線區R2可不包含任何積體電路，而佈線區R1可包括一或多個功能電路，諸如成像陣列、讀出電路、控制電路、處理器、記憶體或其他功能電路。此外，在一實施例中，非佈線區R2可自佈線區R1的邊緣一直延伸至半導體基板110的外邊緣。
請接續參照圖2，形成（第一）介電層120於半導體基板110上，且介電層120包括暴露電性接墊114的第一開口122。在一實施例中，第一介電層120包括例如氧化矽、氮化矽、氮氧化矽、苯環丁烯（BCB）聚合物、聚醯亞胺（polyimide；PI）、聚苯並噁唑（polybenzoxazole；PBO）或其他適合材料或其組合。形成第一介電層120的方法可包括CVD、PVCVD等。在一些實施例中，第一介電層120的第一開口122可藉由微影製程以及蝕刻製程而形成。
請參照圖3，接著，形成種子層130於保護層116上。具體而言，種子層130形成於第一介電層120上，並且，種子層130可共型地（conformally）覆蓋第一介電層120的上表面以及覆蓋被第一開口122所暴露的電性接墊114的上表面。種子層130可經由濺鍍製程而形成。在一實施例中，種子層130可為鈦/銅複合層，其中，鈦濺鍍薄膜接觸第一介電層120、外露於第一開口122的電性接墊114等。銅濺鍍薄膜則可形成於鈦濺鍍薄膜上。當然，本實施例僅用以舉例說明，本揭露並不侷限於此。
接著，請參照圖4至圖6，形成圖案化金屬層150於種子層130上。在本實施例中，圖案化金屬層150可包括設置於佈線區R1內的線路圖案152以及設置於非佈線區R2的對位圖案154。線路圖案152經由第一開口122而電性連接電性接墊114，且對位圖案154與線路圖案152電性絕緣。在本實施例中，半導體基板110為晶圓，而圖案化金屬層150則為晶圓上之重佈線路層。在本實施例中，對位圖案154可用於做為曝光顯影製程中，電路圖案間疊對其對位精準度的參考依據，。於部分實施方式中，對位圖案154可為虛設（dummy）金屬圖案。
具體而言，形成圖案化金屬層150的方法可包括下列步驟。形成如圖4所示的圖案化光阻層140於半導體基板110上，其中，圖案化光阻層140包括多個開口142、144，以分別暴露對應線路圖案152以及對應對位圖案154的部分種子層130。在一實施例中，可先經由例如旋轉塗佈等濕式製程或是例如乾膜等乾式製程形成光阻層。在形成光阻層後，可再對光阻層進行圖案化以形成包括多個開口142、144的圖案化光阻層140。在本實施例中，開口142可暴露種子層130中對應線路圖案152的一部分，而開口144可暴露種子層130中對應對位圖案154的另一部分。
接著，請參照圖5，進行電鍍製程，以形成圖案化金屬層150於開口142、144內。換句話說，圖案化金屬層150經由電鍍製程而形成在外露於圖案化光阻層140的開口142、144的部分種子層130上。如此，圖案化金屬層150可包括對應於開口142的線路圖案152及對應於開口144的對位圖案154。
接著，請參閱圖6，在形成圖案化金屬層150之後，移除圖案化光阻層140。在一實施例中，圖案化光阻層140可被剝離以使種子層130未被圖案化金屬層150所覆蓋的部分外露。
請接續參照圖7，進行蝕刻製程，以移除被圖案化金屬層150所暴露的部分種子層130。在本實施例中，可藉由使用圖案化金屬層150當作罩幕來對外露的部分種子層130進行蝕刻，以移除未被圖案化金屬層150所覆蓋的部分而形成在圖案化金屬層150下方的圖案化種子層130’。一般而言，用於蝕刻的蝕刻劑通常為各向同性的，其意指蝕刻劑將以相同速率進行全向蝕刻。因此，在蝕刻劑於垂直方向作用以移除外露的種子層130時，其亦將在圖案化金屬層150及種子層130的下部側向地蝕刻。此類結構下面的側向蝕刻被稱為「底切（undercut）」。圖7為顯示已在圖案化金屬層150及種子層130的下部形成側向蝕刻或「底切」的示例圖，其會在金屬層150及種子層130的下部形成凹槽C1。此種底切可能產生一些不良的影響，例如圖案化金屬層因為電力流動的面積減少而降低其電性效能以及由於接觸面積減少而導致容易脫層的現象等。因此，必須對蝕刻製程導致的底切量進行量測與監控。
圖11及圖12是依照本揭露的實施例的半導體結構的部分製造流程的局部放大示意圖。請同時參照圖8、圖9及圖11，有鑒於此，在本實施例中，可接續對經蝕刻的對位圖案154’的進行截斷製程，以移除經蝕刻的對位圖案154’的一部分，並暴露經蝕刻的對位圖案154’的截面。在本實施例中，圖案化金屬層可如圖11所示包括銅層156以及表面處理層157、158，其中，銅層156覆蓋種子層130’，且表面處理層157、158覆蓋銅層156。在本實施例中，表面處理層157、158之材料為鎳/金層。舉例來說，表面處理層157可為鎳層，而表面處理層158可為金層，但本揭露並不以此為限。上述的底切所造成的凹槽C1一般是發生在銅層156，也就是說，銅層156的直徑D2實質上會小於表面處理層157、158的直徑D1。在本實施例中，銅層156包括彼此絕緣的線路部1561以及對位部1562，其中，線路部1561即為線路圖案152’的銅層，而對位部1562則為對位圖案154’的銅層。如此，在底切的作用下，線路部1561的截面寬度會小於對應的表面處理層157、158的截面寬度。
請參照圖11及圖12，上述的截斷製程包括以例如用於剪力測試的刀具160對所述對位圖案154’進行截斷。在此截斷製程中，由於刀具160會從銅層156的位置開始推動，故銅層156會被截斷，而表面處理層157、158則會被刀具160整層剝除，也就是說，截斷製程會移除整層的表面處理層157、158以及部分的銅層156，因此，被暴露的經蝕刻的對位圖案154’’的截面即為經蝕刻的銅層156的截面。並且，經截斷的對位圖案154’’的橫截面上具有沿同一方向錯動變形的痕跡。進一步而言，未經截斷的線路圖案152’可包括線路部1561以及覆蓋此線路部1561的表面處理層157、158，而經截斷的對位圖案154’’則僅包括對位部1562，而不包括覆蓋於對位部1562上的表面處理層。因此，經截斷的對位圖案154’’的高度小於線路圖案152’的高度。此進行截斷後的對位圖案154’’可作為是否已實施底切量檢測的判斷標記。
接著，可依據對位圖案154的原始尺寸以及經蝕刻的對位圖案154’’的截面的經蝕刻尺寸得到圖案化金屬層的尺寸參數。在本實施例中，尺寸參數可例如為圖案化金屬層的底切量或其他可能的尺寸參數。具體而言，對位圖案154的原始尺寸為未經蝕刻的對位圖案154的原始尺寸（例如圖6所示的對位圖案154的尺寸），而對位圖案154’’的截面的經蝕刻尺寸則為經過蝕刻且經截斷後的對位圖案154’’的截面的尺寸（例如圖12所示的對位圖案154’’的尺寸）。在一實施例中，由於表面處理層157、158一般較不會造成底切，因此，表面處理層157、158的尺寸（例如圖11所示的表面處理層157、158的直徑D1）約可視為對位圖案154的原始尺寸，而經蝕刻後的對位圖案154’的銅層1562的截面尺寸（例如圖11所示的對位圖案154’的銅層1562的直徑D2）約可視為對位圖案154’’的截面的經過蝕刻後的尺寸。因此，直徑D1與直徑D2之間的差的一半（即，(D1-D2)/2）可視為圖案化金屬層150經蝕刻後的底切量，但本揭露並不以此為限。
因此，本實施例可例如利用光學量測裝置量測圖案化金屬層150未經蝕刻前的對位圖案154的原始尺寸，並在進行蝕刻製程及截斷製程之後，量測經蝕刻且截斷後的對位圖案154’’的截面的經蝕刻尺寸，便可依據原始尺寸與經蝕刻尺寸而得到圖案化金屬層150經蝕刻後的底切量（例如為原始尺寸與經蝕刻尺寸的差的一半）。並且，此殘餘的對位圖案154’’可視為底切量檢測標記。
接著，請參照圖10，在量測完對位圖案154’’的經蝕刻尺寸之後，可形成第二介電層170，其中，第二介電層170設置於圖案化金屬層150上並覆蓋對位圖案154’’。具體而言，第二介電層170可與對位圖案154’’的銅層的對位部（如圖12所示的對位部1562’’）的上表面接觸。在一實施例中，第二介電層170的材料可相似或相同於第一介電層120，其可包括氧化矽、氮化矽、氮氧化矽、苯環丁烯（BCB）聚合物、聚醯亞胺（polyimide；PI）、聚苯並噁唑（polybenzoxazole；PBO）或其他適合材料或其組合。形成第二介電層170的方法可包括CVD、PVCVD等。在一些實施例中，第二介電層170可包括開口172，以暴露至少部分的圖案化金屬層的線路圖案152’。在本實施例中，第二介電層170的開口172可藉由微影製程以及蝕刻製程而形成。至此，半導體結構100的製作可大致上完成。在本實施例中，截斷後殘留的對位圖案154’’可被第二介電層170所覆蓋，並留在成品的半導體結構100上，以供日後作為是否已實施底切量檢測的判斷標記。
圖13是依照本揭露的實施例的半導體結構的基板的上視及局部放大示意圖。圖14是依照本揭露的實施例的半導體結構的局部剖面示意圖。需注意的是，圖13及圖14的對位圖案是以未經截斷的對位圖案154’來舉例說明對位圖案的設置位置，本領域具通常知識者應了解，圖13及圖14的配置方式也可適用於經截斷後的對位圖案154’’。請同時參照圖13及圖14，對位圖案154’設置於半導體基板110的非佈線區R2，並且，非佈線區R2可為半導體基板110上的任意的無佈置功能線路的區域，如圖13所示，非佈線區R2可例如位在相鄰兩個佈線區R1之間。也就是說，對位圖案154’ 可設置在半導體基板110上的任何無佈置功能線路的區域，以供對位之用。在本實施例中，第一介電層120可包括暴露非佈線區R2的第二開口124，其中，對位圖案154’可包括多個擬接墊圖案，其分別環繞設置於第二開口124的周圍。在一實施例中，截斷製程可例如僅對多個擬接墊圖案的其中幾個進行。舉例而言，截斷製程可僅圖13所示的最下方的擬接墊圖案進行。因此，位於第二開口124的下側的擬接墊圖案為經截斷的對位圖案154’’。當然，本揭露並不以此為限。
綜上所述，本揭露對經蝕刻的圖案化金屬層中位於非佈線區的對位圖案進行截斷製程，以暴露經蝕刻的對位圖案的截面，便可依據對位圖案的原始尺寸以及經蝕刻的對位圖案的截面的經蝕刻尺寸得到圖案化金屬層的底切量。因此，上述方法可在半導體結構的製造過程中進行，可即時對蝕刻製程的底切量進行監控，並可即時停止對異常品進行後續製程，提升製程效率更可避免異常品的流出。並且，此方法無須對完成的半導體結構進行截切及破壞，因而可減少對成品的浪費。此外，經截斷製程後殘留的對位圖案可留在半導體結構上，以作為是否已實施底切量檢測的判斷標記。
100:半導體結構
110:半導體基板
112:基材
114:電性接墊
116:保護層
118:密封環
120:介電層、第一介電層
122:第一開口
124:第二開口
130:種子層
130’:圖案化種子層
140:圖案化光阻層
142、144:開口
150:圖案化金屬層
152、152’:線路圖案
154、154’、154’’:對位圖案
156: 銅層
1561:線路部
1562、1562’’:對位部
157、158:表面處理層
160:刀具
170:第二介電層
C1:凹槽
D1、D2:直徑
R1:佈線區
R2:非佈線區
圖1至圖10是依照本揭露的實施例的半導體結構的部分製造流程的剖面示意圖。
圖11及圖12是依照本揭露的實施例的半導體結構的部分製造流程的局部放大示意圖。
圖13是依照本揭露的實施例的半導體結構的基板的上視及局部放大示意圖。
圖14是依照本揭露的實施例的半導體結構的局部剖面示意圖。
110:半導體基板
114:電性接墊
120:介電層、第一介電層
130’:圖案化種子層
152’:線路圖案
154’:對位圖案
160:刀具
R1:佈線區
R2:非佈線區
Claims (18)
- 一種圖案化金屬層的檢測方法，包括： 提供一半導體基板，其中該半導體基板包括一佈線區、一非佈線區以及設置於該佈線區的一電性接墊； 形成一保護層於該半導體基板上，其中該保護層暴露至少部分該電性接墊； 形成一種子層於該保護層上； 形成一圖案化金屬層於該種子層上，其中該圖案化金屬層包括設置於該佈線區內的一線路圖案以及設置於該非佈線區的一對位圖案，其中該線路圖案電性連接該電性接墊，且該對位圖案與該線路圖案電性絕緣； 進行一蝕刻製程以移除被該圖案化金屬層所暴露的部分該種子層； 對經蝕刻的該對位圖案的進行一截斷製程，以移除經蝕刻的該對位圖案的一部分並暴露經蝕刻的該對位圖案的一截面； 以及 依據該對位圖案的一原始尺寸以及該截面的一經蝕刻尺寸得到該圖案化金屬層的一尺寸參數。
- 如請求項1所述的檢測方法，更包括： 在形成該種子層於該保護層上之前，形成一介電層於該半導體基板上，且該介電層包括暴露該電性接墊的一第一開口，其中該種子層覆蓋該介電層的一上表面以及被暴露的該電性接墊的一上表面。
- 如請求項2所述的檢測方法，其中形成該圖案化金屬層於該種子層上的方法包括： 形成一圖案化光阻層於該半導體基板上，其中該圖案化光阻層包括多個開口，分別暴露對應該線路圖案以及對應該對位圖案的部分； 進行一電鍍製程以形成該圖案化金屬層於該多個開口內；以及 移除該圖案化光阻層。
- 如請求項2所述的檢測方法，其中該介電層包括暴露該非佈線區的一第二開口，其中該對位圖案包括多個擬接墊圖案，分別環繞設置於該第二開口周圍。
- 如請求項1所述的檢測方法，其中該圖案化金屬層包括一銅層以及一表面處理層，其中該銅層覆蓋該種子層，且該表面處理層覆蓋該銅層。
- 如請求項5所述的檢測方法，其中該截斷製程包括以刀具對該對位圖案進行截斷，以移除該表面處理層以及部分的該銅層，該截面為經蝕刻的該銅層的截面。
- 如請求項6所述的檢測方法，其中該經蝕刻尺寸為經蝕刻的該銅層的一截面尺寸。
- 如請求項6所述的檢測方法，其中該圖案化金屬層的該尺寸參數包括底切量(undercut)。
- 如請求項6所述的檢測方法，其中該進行截斷後之至少一個對位圖案為是否已實施底切量檢測的判斷標記。
- 一種半導體結構，包括： 一半導體基板，包括一佈線區以及一非佈線區； 一第一介電層，設置於該半導體基板上並包括位於該佈線區的一第一開口； 一圖案化金屬層，設置於該第一介電層上並經由該第一開口與該半導體基板電性連接，其中該圖案化金屬層包括設置於該佈線區內的一線路圖案以及設置於該非佈線區且與該線路圖案電性絕緣的至少一對位圖案，其中該至少一對位圖案的高度小於該線路圖案的高度；以及 一第二介電層，設置於該圖案化金屬層上並覆蓋該對位圖案。
- 如請求項10所述的半導體結構，其中該第一介電層包括暴露該非佈線區的一第二開口，其中該對位圖案包括多個擬接墊圖案，分別環繞設置於該第二開口周圍。
- 如請求項10所述的半導體結構，其中該圖案化金屬層包括一銅層以及一表面處理層，其中該銅層包括彼此絕緣的一線路部以及對位部，該線路圖案包括該線路部以及覆蓋該線路部的該表面處理層，該對位圖案包括該對位部。
- 如請求項12所述的半導體結構，其中該線路部的一截面寬度小於該表面處理層的一截面寬度。
- 如請求項12所述的半導體結構，其中該第二介電層與該對位部的一上表面接觸。
- 如請求項12所述的半導體結構，其中該至少一對位圖案的橫截面上具有沿同一方向錯動變形的痕跡。
- 請求項12所述的半導體結構，其中該半導體基板為晶圓，而圖案化金屬層為晶圓上之重佈線路層。
- 請求項12所述的半導體結構，其中該表面處理層之材料為鎳/金層。
- 請求項12所述的半導體結構，其中該至少一個對位圖案之高度相較於該缐路圖案之高度為低，形成一底切量檢測標記。
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| TW111127959A TWI823495B (zh) | 2022-07-26 | 2022-07-26 | 圖案化金屬層的檢測方法及其半導體結構 |
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