TW202341261A - 半導體晶片架構以及製造其的方法 - Google Patents

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Abstract

本發明提供一種半導體晶片架構及製造其的方法。半導體晶片架構包含：晶圓；前段製程（FEOL）層，位於晶圓的第一側上，FEOL層包含晶圓的第一側上的半導體裝置及半導體裝置上的層間介電（ILD）結構、晶圓中的淺溝槽隔離（STI）結構以及晶圓；中段製程（MOL）層，設置於第一FEOL層上，MOL層包含接觸件及連接至接觸件的通孔；絕緣層，位於晶圓的第一側上且在水平方向上鄰近於通孔；以及電源軌，自晶圓的與第一側相對的第二側穿透晶圓，其中通孔在垂直方向上延伸穿過ILD結構、STI結構以及晶圓以接觸電源軌。

Description

半導體晶片架構以及製造其的方法
本揭露的實例實施例是關於包含於半導體晶片架構中的反向高縱橫比接觸（high aspect ratio contact；HARC）結構及製造所述半導體晶片架構的方法。
隨著包含於半導體晶片架構中的電晶體的大小減小，正在開發多堆疊半導體晶片以在有限面積內以緊密大小垂直地堆疊多個電晶體。為了實施多堆疊半導體晶片架構（諸如，三維（three-dimensionally；3D）堆疊半導體晶片架構或背側電源軌半導體晶片架構），需要高縱橫比接觸（HARC）結構。然而，在HARC結構製造製程中，可能難以對準例如HARC通孔及接觸結構。HARC通孔與接觸結構之間產生的未對準可導致半導體晶片架構的效能劣化。
此背景技術章節中所揭露的資訊在達成本申請案的實施例之前已由發明者知曉，或為在達成實施例的過程中獲取的技術資訊。因此，其可含有未形成已由公眾知曉的先前技術的資訊。
一或多個實例實施例提供包含於半導體晶片架構中的反向高縱橫比接觸（HARC）結構及製造所述半導體晶片架構的方法。
根據實例實施例的態樣，提供一種半導體晶片架構，包含：晶圓；前段製程（front-end-of-line；FEOL）層，位於晶圓的第一側上，FEOL層包含晶圓的第一側上的半導體裝置、晶圓中的淺溝槽隔離（shallow trench isolation；STI）結構以及半導體裝置及晶圓上的層間介電（interlayer dielectric；ILD）結構；中段製程（middle-of-line；MOL）層，設置於第一FEOL層上，MOL層包含接觸件及連接至接觸件的通孔；絕緣層，位於晶圓的第一側上且在水平方向上鄰近於通孔；電源軌，自晶圓的與第一側相對的第二側穿透晶圓，其中通孔在垂直方向上延伸穿過ILD結構、STI結構以及晶圓以接觸電源軌。
根據實例實施例的另一態樣，提供一種半導體晶片架構，包含：晶圓；前段製程（FEOL）層，位於晶圓的第一側上，FEOL層包含晶圓的第一側上的半導體裝置、晶圓中的淺溝槽隔離（STI）結構以及半導體裝置及晶圓上的ILD結構；中段製程（MOL）層，設置於第一FEOL層上，MOL層包含接觸件及連接至接觸件的通孔；閘極多晶矽切割圖案，位於晶圓的第一側上且在水平方向上鄰近於通孔；電源軌，自晶圓的與第一側相對的第二側穿透晶圓，其中通孔在垂直方向上延伸穿過ILD結構、STI結構以及晶圓以接觸電源軌。
根據實例實施例的另一態樣，提供一種製造半導體晶片架構的方法，方法包含：形成包含氧化層的晶圓；在晶圓的第一側上形成半導體裝置；在半導體裝置及晶圓上形成ILD結構；基於包括第一圖案及第二圖案的自對準接觸（self-align contact；SAC）圖案而圖案化ILD結構；基於SAC圖案，將基於第一圖案的ILD結構及晶圓蝕刻至氧化層的水平高度以形成第一溝槽且將基於第二圖案的ILD結構蝕刻至半導體裝置的水平高度以形成第二溝槽；用至少一種金屬材料填充第一溝槽及第二溝槽以分別形成通孔及接觸件；以及形成自晶圓的與第一側相對的第二側穿透晶圓的電源軌，使得電源軌接觸通孔。
本文中所描述的實例實施例為實例，且因此，本揭露不限於此，且可以各種其他形式實現。以下描述中所提供的實例實施例中的各者不排除與本文中亦提供或本文中未提供但與本揭露一致的另一實例或另一實例實施例的一或多個特徵相關聯。舉例而言，即使特定實例或實例實施例中所描述的物質未在另外的不同實例或實例實施例描述，除非在其描述中另外提及，否則所述物質仍可理解為與不同實例或實施例有關或與不同實例或實施例組合。
另外，應理解，對原理、態樣、實例以及實例實施例的所有描述均意欲涵蓋所述原理、態樣、實例以及實例實施例的結構及功能等效物。另外，此等等效物應理解為不僅包含當前眾所周知的等效物，且亦包含未來待開發的等效物，亦即，發明以執行相同功能的所有裝置，無論其結構如何。
應理解，當將半導體裝置的元件、組件、層、圖案、結構、區等（在下文中統稱為「元件」）稱為「在」半導體裝置的另一元件「上方」、「之上」、「上」、「下方」、「之下」、「底下」、「連接至」或「耦接至」所述另一元件時，其可直接「在」所述另一元件「上方」、「之上」、「上」、「下方」、「之下」、「底下」、「連接至」或「耦接至」所述另一元件，或可存在***元件。相反，當將半導體裝置的元件稱為「直接在」半導體裝置的另一元件「上方」、「直接在」所述另一元件「之上」、「直接在」所述另一元件「上」、「直接在」所述另一元件「下方」、「直接在」所述另一元件「之下」、「直接在」所述另一元件「底下」、「直接連接至」或「直接耦接至」所述另一元件時，不存在***元件。貫穿本揭露，相似編號指代相似元件。
為易於描述，本文中可使用諸如「在…上方」、「在…之上」、「在…上」、「上部」、「在…下方」、「在…之下」、「在…底下」、「下部」、「頂部」以及「底部」及類似者的空間相對術語以描述如在諸圖中所示出的一個元件與另一元件的關係。應理解，除了圖中所描繪的定向之外，此類空間相對術語意欲涵蓋半導體裝置在使用或操作中的不同定向。舉例而言，若翻轉圖式中的半導體裝置，則描述為「在」其他元件「下方」或「在」其他元件「底下」的元件將隨後定向「在」其他元件「之上」。因此，術語「在…下方」可涵蓋在…之上以及在…下方兩者的定向。半導體裝置可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞可相應地進行解釋。
如本文中所使用，諸如「…中的至少一者」的表述在位於元件清單之前時修飾整個元件清單，而並不修飾清單中的個別元件。舉例而言，表述「a、b以及c中的至少一者」應理解為包含僅a、僅b、僅c、a及b兩者、a及c兩者、b及c兩者，或a、b以及c中的所有。在本文中，當術語「相同」用於比較兩個或多於兩個元件的尺寸時，所述術語可覆蓋「實質上相同」的尺寸。
將理解，儘管本文中可使用術語「第一」、「第二」、「第三」、「第四」等來描述各種元件，但此等元件不應受此等術語限制。此等術語僅用於將一個元件與另一元件區分開來。因此，在不脫離本揭露的教示的情況下，下文所論述的第一元件可稱為第二元件。
亦應理解，即使製造設備或結構的某一步驟或操作比另一步驟或操作更晚描述，所述步驟或操作亦可比另一步驟或操作更晚執行，除非將所述另一步驟或操作描述為在所述步驟或操作之後執行。
本文中參考作為實例實施例（及中間結構）的示意性圖示的橫截面圖示來描述實例實施例。因此，預期圖解圖示的形狀可以因為例如製造技術及/或公差而有所變化。因此，實例實施例不應視為受限於本文中所示出的區的特定形狀，而應包含由於例如製造造成的形狀偏差。舉例而言，示出為矩形之植入區通常將在其邊緣具有圓形或曲線特徵及/或植入物濃度梯度，而非自植入區至非植入區之二元改變。同樣，由植入形成的埋入區可在埋入區與進行植入的表面之間的區中產生某種植入。因此，諸圖中所示出的區在本質上為示意性的，且其形狀並不意欲示出裝置區的實際形狀，且並不意欲限制本揭露的範疇。此外，在圖式中，出於清楚起見，可放大層及區的大小及相對大小。
出於簡潔起見，在本文中可或可不詳細地描述半導體裝置的一般元件。
在下文中，將參考隨附圖式詳細解釋實施例。本文所描述的實施例為實例實施例，且因此本揭露不限於此。
圖1示出根據實例實施例的背側配電網路（BSPDN）半導體晶片架構的透視圖。
如圖1中所示出，BSPDN半導體晶片架構1可包含晶圓100、設置於晶圓100的第一側（前側）上的信號配線層200a以及設置於晶圓100的與第一側相對的第二側（背側）上的配電網路（power distribution network；PDN）層200b。
晶圓100可包含例如矽（Si）基底、玻璃基底、藍寶石基底等，不限於此。如圖1中所示出，晶圓100可為圓形面板，但晶圓100的形狀不限於此。舉例而言，晶圓100可為四邊形面板。晶圓100可包含單個層或多個層。
根據本實施例的BSPDN半導體晶片架構1可藉由自晶圓100的第一側移除PDN來減少佈線擁塞且減小BSPDN半導體晶片的大小。因此，更簡化的PDN層200b可設置於晶圓100的第二側上。
應理解，根據實施例，雖然在圖1中信號配線層200a及PDN層200b分別由晶圓100分離以在其間具有空間，但此等兩個層中的至少一者可接合至晶圓100或以其它方式與晶圓100整合，或一或多個***層可設置於其間。
圖2A及圖2B示出製造半導體晶片架構中的高縱橫比接觸（HARC）通孔結構的方法。
參考圖2A，方法可包含提供裝置基底（晶圓）1100。裝置基底1100可由例如矽（Si）的半導體材料形成，或可為絕緣層上矽（silicon-on-insulator；SOI）基底的部分，不限於此。裝置基底1100可包含包含氧化材料的氧化層1110。
淺溝槽隔離（STI）結構1120可形成於裝置基底1100中。STI結構1120可在D2方向上水平地延伸且在D1方向上水平地彼此間隔開，且可包含氧化矽（SiO）或氮化矽（SiN），不限於此。半導體裝置1130可形成於裝置基底1100的第一側上，且可在D1方向上由STI結構1120彼此隔離。半導體裝置1130可包含電晶體。電晶體中的各者可包含磊晶層，所述磊晶層可為源極/汲極區、形成通道結構的鰭片以及閘極結構，不限於此。下文所描述的電晶體可為一或多個FinFET、奈米線電晶體、奈米片電晶體等。
層間介電（ILD）結構1140可形成於STI結構1120及半導體裝置1130上。ILD結構1140可形成於STI結構1120及半導體裝置1130的暴露表面上。此外，氮化物間隔件層1111可形成在半導體裝置1130與ILD結構1140之間及STI結構1120與裝置基底1100之間。
如圖2A中所示出，可藉由將ILD結構1140、氮化物間隔件層1111、STI結構1120以及裝置基底1100蝕刻至氧化層1110的水平高度在垂直方向（負D3方向）上形成第一溝槽。可用諸如例如鎢（W）或鈷（Co）的金屬材料填充第一溝槽以形成HARC通孔1116。HARC通孔1116可鄰近於半導體裝置1130形成且自半導體裝置1130的第一側（上部表面）或氮化物間隔件層1111的上部表面的水平高度垂直延伸至氧化層1110的水平高度，例如氧化層1110的上部表面。
參考圖2B，可藉由將一或多個氮化物間隔件層1111及HARC通孔1116蝕刻至半導體裝置1130的上部表面的水平高度來形成一或多個第二溝槽。可用諸如例如鎢（W）或鈷（Co）的金屬材料填充第二溝槽以形成主動閘極上的接觸件1115。
主動閘極上的接觸件1115可直接接觸一或多個半導體裝置1130及HARC通孔1116的上部表面。主動閘極上的接觸件1115及HARC通孔1116可為包含於半導體晶片架構的中段製程（MOL）層中的結構，不限於此。
此外，如圖2C中所示出，包含用於分配電源的電源軌的後段製程（back-end-of-line；BEOL）層可設置於裝置基底1100的第二側上。
舉例而言，參考圖2C，翻轉圖2B的系統，且可提供載體晶圓1100'。載體晶圓1100'可包含Si。第一BEOL層1190可形成於載體晶圓1100'上。BEOL接觸結構1170可形成於第一BEOL層1190上，且ILD結構1180可形成為鄰近於BEOL接觸結構1170且在第一BEOL層1190與ILD結構1140之間。
圖2B中所示的半導體晶片架構可翻轉且附接至ILD結構1180使得主動閘極上的接觸件1115接觸ILD結構1180及BEOL接觸結構1170。
裝置基底1100可蝕刻至氮化物間隔件層1111以暴露STI結構1120、HARC通孔1116以及半導體裝置1130。可暴露STI結構1120的上部表面及側表面、HARC通孔1116的上部表面及側表面以及半導體裝置130的上部表面。此處，STI結構1120的上部表面是指其在圖2B中的底部表面，HARC通孔1116的上部表面是指其在圖2B中的底部表面，且半導體裝置1130的上部表面是指其在圖2B中的底部表面。
參考圖2C，ILD結構1140'設置於STI結構1120、HARC通孔1116以及半導體裝置1130上。可圖案化及蝕刻ILD結構1140'以形成暴露HARC通孔1116的上部表面的溝槽。可用金屬材料填充溝槽以形成背側電源軌1210。背側電源軌1210可接觸HARC通孔1116的上部表面。背側電源軌1210可為例如矽穿孔（through-silicon via；TSV）或埋入式電源軌（buried power rail；BPR）。此外，背側電源軌1210可包含銅（Cu）、Co、W、鉬（Mo）或釕（Ru），不限於此。第二BEOL層1190'可設置於ILD結構1140'上且連接至背側電源軌1210。圖2C中的半導體晶片架構可稱作對應於圖1中的I-I'的橫截面圖的BSPDN半導體晶片架構10。
主動閘極上的接觸件1115及HARC通孔1116可將半導體裝置1130連接至自裝置基底1100的第二側提供的埋入式電源軌。HARC通孔1116可連接至自裝置基底1100的第二側延伸穿過裝置基底1100的埋入式電源軌。
參考圖2A及圖2B，由於用於HARC通孔1116及主動閘極上的接觸件1115的溝槽基於孔蝕刻製程單獨蝕刻，可能難以恰好對準HARC通孔1116及主動閘極上的接觸件1115或確保製程容限。此外，可發生深接觸表面損壞。
圖3A示出半導體晶片架構的平面圖，且圖3B示出包含圖2B中的HARC通孔結構的半導體晶片架構的平面圖。
圖3A示出半導體晶片架構可包含半導體裝置1130及ILD結構1140。半導體裝置1130可包含閘極結構1117及設置於閘極結構1117的側表面上的間隔件層1112。
參考圖3B，如半導體晶片架構中的部分I所示，在鄰近閘極結構1117的間隔件層1112之間圖案化對應於HARC通孔1116的圓形區域以形成HARC通孔1116，且在鄰近閘極結構1117的間隔件層1112之間圖案化對應於主動閘極上的接觸件1115的橢圓形區域以形成主動閘極上的接觸件1115。
然而，由於鄰近閘極結構1117的間隔件層1112之間的寬度約20奈米，可能難以將對應於主動閘極上的接觸件1115的橢圓形區域對準且蝕刻至對應於HARC通孔1116的圓形區域。此外，在形成用於HARC通孔1116及主動閘極上的接觸件1115的溝槽時可發生深接觸表面損壞，且可增加製造成本。
圖4A、圖4B、圖4C、圖4D、圖4E、圖4F、圖4G以及圖4H示出根據實例實施例的製造包含HARC通孔結構的BSPDN半導體晶片架構的方法。
參考圖4A，方法可包含提供裝置基底（晶圓）100。在下文中，晶圓100可稱作裝置基底100。裝置基底100可由例如Si的半導體材料形成，或可為SOI基底的部分，不限於此。裝置基底100可包含包含氧化材料的氧化層110。
STI結構120可形成於裝置基底100中。STI結構120可在D2方向上水平地延伸且在D1方向上彼此間隔開，且可包含SiO或SiN，不限於此。半導體裝置130可形成於裝置基底100的第一側上，且可在D1方向上由STI結構120彼此隔離。半導體裝置130可包含電晶體。電晶體中的各者可包含磊晶層，所述磊晶層可為源極/汲極區、形成通道結構的鰭片以及圍繞鰭片的閘極結構，不限於此。在本文中，半導體裝置130可指包含源極/汲極區、鰭片以及閘極結構的前段製程（FEOL）層。下文所描述的電晶體可為一或多個FinFET、奈米線電晶體、奈米片電晶體等。
參考圖4B，ILD結構140可形成於STI結構120及半導體裝置130上。ILD結構140可形成於STI結構120及半導體裝置130的暴露表面上。此外，氮化物間隔件層111可形成在半導體裝置130與ILD結構140之間及STI結構120與裝置基底100之間。
參考圖4C，可蝕刻ILD結構140以形成延伸至對應於STI結構120的上部表面的裝置基底100的上部表面的水平高度的溝槽，且可用諸如例如SiN、碳氮化矽（SiCN）、離子摻雜碳等材料填充溝槽以形成絕緣層112。可在水平方向上鄰近於半導體裝置130形成絕緣層112。
參考圖4D，反向接觸結構圖案印刷為ILD結構140上的線型自對準接觸（SAC）。線SAC圖案包含基於絕緣層112及第一間隔件層123形成（如下文在圖7A中更詳細地描述）的對應於HARC通孔116的第一區域及對應於兩個主動閘極上的接觸件115的第二區域。基於第一區域將ILD結構140及裝置基底100蝕刻至氧化層110的上部表面的水平高度以形成對應於HARC通孔116的溝槽114。基於包含於相同圖案中的第二區域將ILD結構140及一或多個氮化物間隔件層111蝕刻至半導體裝置130的上部表面的水平高度以基於線SAC圖案形成對應於兩個主動閘極上的接觸件115的溝槽113。可經由單獨蝕刻製程形成溝槽114及溝槽113。
參考圖4E，可用諸如例如W或Co的金屬材料填充溝槽114及溝槽113以形成HARC通孔116及主動閘極上的接觸件115。可一體形成HARC通孔116及主動閘極上的接觸件115。
HARC通孔116及主動閘極上的接觸件115接觸一或多個半導體裝置130，且HARC通孔116延伸至裝置基底100中的氧化層的上部表面的水平高度。主動閘極上的接觸件115及HARC通孔116可為包含於半導體晶片架構的中段製程（MOL）層中的結構，不限於此。
參考圖4F，翻轉圖4E的系統，且可提供載體晶圓100'。載體晶圓100'可包含Si。第一BEOL層190可形成於載體晶圓100'上。BEOL接觸結構170可形成於第一BEOL層190上，且ILD結構180可形成為鄰近於BEOL接觸結構170且在第一BEOL層190與ILD結構140之間。
圖4E中所示的半導體晶片架構可翻轉且附接至ILD結構180使得主動閘極上的接觸件115接觸ILD結構180及BEOL接觸結構170。
參考圖4G，裝置基底100可蝕刻至氮化物間隔件層111以暴露STI結構120、HARC通孔116以及半導體裝置130。可暴露STI結構120的上部表面及側表面、HARC通孔116的上部表面及側表面以及半導體裝置130的上部表面。此處，STI結構120的上部表面是指其在圖4E中的底部表面，HARC通孔116的上部表面是指其在圖4E中的底部表面，且半導體裝置130的上部表面是指其在圖4E中的底部表面。
參考圖4H，ILD結構140'設置於STI結構120、HARC通孔116以及半導體裝置130上。可圖案化且蝕刻ILD結構140'以形成暴露HARC通孔116的上部表面的溝槽。可用金屬材料填充溝槽以形成背側電源軌210。背側電源軌210可接觸HARC通孔116的上部表面。背側電源軌210可為例如矽穿孔（TSV）或埋入式電源軌（BPR）。此外，背側電源軌210可包含銅（Cu）、Co、W、鉬（Mo）或釕（Ru），不限於此。第二BEOL層190'可設置於ILD結構140'上且連接至背側電源軌210。圖4H中的半導體晶片架構可稱作對應於圖1中的I-I'的橫截面圖的BSPDN半導體晶片架構10。
圖5A、圖5B以及圖5C示出根據另一實例實施例的製造半導體晶片架構中的HARC通孔結構的方法。
參考圖5A，可基於第二間隔件層121蝕刻ILD結構140以形成延伸至對應於STI結構120的上部表面的裝置基底100的上部表面的水平高度的溝槽，且可用諸如例如SiN、SiCN、離子摻雜碳等材料填充溝槽以形成絕緣層112'。可鄰近於半導體裝置130形成絕緣層112'。
參考圖5B，反向接觸結構圖案印刷為線型自對準接觸（SAC）。線SAC圖案包含基於絕緣層112'及第一間隔件層123形成（如下文在圖7B中更詳細地描述）的對應於HARC通孔116'的第一區域及對應於兩個主動閘極上的接觸件115'的第二區域。基於線SAC圖案，將基於第一區域的ILD結構140及裝置基底100蝕刻至氧化層110的上部表面的水平高度以形成對應於HARC通孔116'的溝槽114'，且將基於第二區域的ILD層140及一或多個氮化物間隔件層111蝕刻至半導體裝置130的上部表面的水平高度以形成對應於兩個主動閘極上的接觸件115'的溝槽113'。可經由單獨蝕刻製程形成溝槽114'及溝槽113'。
參考圖5C，可用諸如例如W或Co的金屬材料填充溝槽114'及溝槽113'以形成HARC通孔116'及主動閘極上的接觸件115'。可一體形成HARC通孔116'及主動閘極上的接觸件115'。
HARC通孔116'及主動閘極上的接觸件115'接觸半導體裝置130，且HARC通孔116'延伸至裝置基底100中的氧化層的上部表面的水平高度。主動閘極上的接觸件115'及HARC通孔116'可為包含於半導體晶片架構的中段製程（MOL）層中的結構，不限於此。
HARC通孔116'及主動閘極上的接觸件115'可接觸半導體裝置130且HARC通孔116'可接觸埋入式電源軌210，如圖5C中所示出。
圖6A、圖6B以及圖6C示出根據另一實例實施例的製造半導體晶片架構中的HARC通孔結構的方法。
參考圖6A，可鄰近於半導體裝置130形成閘極多晶矽切割圖案117'。如圖7C中更詳細描述，閘極多晶矽切割圖案117'在與閘極結構117及第一間隔件層123延伸的D1方向垂直的D2方向上水平地延伸。
基於閘極多晶矽切割圖案117'，線SAC圖案設置於對應於HARC通孔116"的第一區域及對應於兩個主動閘極上的接觸件115"的第二區域上。
參考圖6B，基於基於閘極多晶矽切割圖案117'及第一間隔件層123而形成的第一區域而將ILD結構140及裝置基底100蝕刻至氧化層110的上部表面的水平高度以形成對應於HARC通孔116"的溝槽114"。基於線SAC圖案，將基於第二區域的ILD結構140及一或多個氮化物間隔件層111蝕刻至半導體裝置130的上部表面的水平高度以形成對應於兩個主動閘極上的接觸件115"的溝槽113"。可經由單獨蝕刻製程形成溝槽114''及溝槽113''。
參考圖6C，可用諸如例如W或Co的金屬材料填充溝槽114"及溝槽113"以形成HARC通孔116"及主動閘極上的接觸件115"。可一體形成HARC通孔116"及主動閘極上的接觸件115"。
HARC通孔116"及主動閘極上的接觸件115"可接觸半導體裝置130且HARC通孔116"可接觸埋入式電源軌210，如圖4H中所示出。
圖7A示出包含圖4E中的HARC通孔的半導體晶片架構中的自對準接觸（SAC）圖案的平面圖。
參考圖7A，半導體晶片架構包含ILD結構140及半導體裝置130。半導體裝置130包含閘極結構117及在D1方向上水平地延伸的設置於閘極結構117的側表面上的第一間隔件層123。
如半導體晶片架構中的部分A中所示，圖案化對應於HARC通孔116的第一圖案119且隨後圖案化第二圖案118。基於第一間隔件層123及絕緣層112圖案化第一圖案119。第二圖案118基於大於對應於主動閘極上的接觸件115的區域的區域而圖案化，且包含設置於閘極結構117的側表面上的第一間隔件層123。
基於包含對應於HARC通孔116的第一圖案119的線SAC圖案，將ILD結構140及裝置基底100蝕刻至氧化層110的上部表面的水平高度以形成對應於HARC通孔116的溝槽114。基於包含第二圖案118的線SAC圖案，將ILD結構140及一或多個氮化物間隔件層111蝕刻至半導體裝置130的上部表面的水平高度以形成對應於兩個主動閘極上的接觸件115的溝槽113。可單獨蝕刻溝槽114及溝槽113。
可用金屬材料填充溝槽114及溝槽113以形成HARC通孔116及主動閘極上的接觸件115。
因此，基於線SAC圖案，可改進主動閘極上的接觸件115與HARC通孔116的對準且可確保製程容限。此外，可避免深接觸表面損壞。
圖7B示出包含圖5C中的HARC通孔的半導體晶片架構中的自對準接觸（SAC）圖案的平面圖。
參考圖7B，半導體晶片架構包含ILD結構140及半導體裝置130。半導體裝置130包含閘極結構117及在D1方向上延伸的設置於閘極結構117的側表面上的第一間隔件層123。此外，半導體晶片架構包含在垂直於閘極結構117及第一間隔件層123的D2方向上延伸的第二間隔件層121。
如半導體晶片架構中的部分B中所示，圖案化對應於HARC通孔116的第一圖案119'且隨後圖案化第二圖案118'。基於第一間隔件層123、絕緣層112'以及第二間隔件層121來圖案化第一圖案119'。第二圖案118'基於大於對應於主動閘極上的接觸件115'的區域的區域而圖案化，且包含設置於閘極結構117的側表面上的第一間隔件層123。
基於包含對應於HARC通孔116'的第一圖案119'的線SAC圖案，將ILD結構140及裝置基底100蝕刻至氧化層110的上部表面的水平高度以形成對應於HARC通孔116'的溝槽114'。基於包含第二圖案118'的線SAC圖案，將ILD結構140及一或多個氮化物間隔件層111蝕刻至半導體裝置130的上部表面的水平高度以形成對應於兩個主動閘極上的接觸件115'的溝槽113'。可單獨蝕刻溝槽114'及溝槽113'。
可用金屬材料填充溝槽114'及溝槽113'以形成HARC通孔116'及主動閘極上的接觸件115'。
因此，基於線SAC圖案，可改進主動閘極上的接觸件115'與HARC通孔116'的對準且可確保製程容限。此外，可避免深接觸表面損壞。
圖7C示出包含圖6C中的HARC通孔的半導體晶片架構中的自對準接觸（SAC）圖案的平面圖。
參考圖7C，半導體晶片架構包含ILD結構140及半導體裝置130。半導體裝置130包含閘極結構117及設置於閘極結構117的側表面上的第一間隔件層123。此外，半導體晶片架構包含在垂直於閘極結構117及第一間隔件層123的D1方向上水平地延伸的閘極多晶矽切割圖案117'。
如半導體晶片架構中的部分C所示，蝕刻包含第一間隔件層123的圖案118"以形成基於第一間隔件層123及閘極多晶矽切割圖案117'的HARC通孔116"，及基於線SAC圖案的主動閘極上的接觸件115"。圖案118"大於對應於主動閘極上的接觸件115"及HARC通孔116"的區域，且包含設置於閘極結構117的側表面上的第一間隔件層123。
基於閘極多晶矽切割圖案117'及第一間隔件層123，將ILD結構140及裝置基底100蝕刻至氧化層110的上部表面的水平高度以形成對應於HARC通孔116"的溝槽114"。基於包含圖案118"的線SAC圖案，將ILD結構140及一或多個氮化物間隔件層111蝕刻至半導體裝置130的上部表面的水平高度以形成對應於兩個主動閘極上的接觸件115"的溝槽113"。可單獨蝕刻溝槽114"及溝槽113"。
可用金屬材料填充溝槽114"及溝槽113"以形成HARC通孔116"及主動閘極上的接觸件115"。
因此，可改進主動閘極上的接觸件115"與HARC通孔116"的對準且可避免深接觸表面損壞。此外，由於在根據圖7C的實例實施例中不需要對應於HARC通孔116"的區域的反向圖案化，故可簡化製造製程且可降低成本。
圖8示出根據實例實施例的包含HARC通孔的半導體晶片架構的方法的流程圖。
在操作S110中，形成半導體晶片架構的前段製程（FEOL）層。FEOL層包含：裝置基底，包含氧化層；STI結構，設置於裝置基底中；半導體裝置，設置於裝置基底的上部表面上；以及ILD結構，設置於半導體裝置及STI結構上。
在操作S120中，在ILD結構中將第一溝槽蝕刻至STI結構的上部表面的水平高度，且在第一溝槽中填充絕緣材料以形成絕緣層。
在操作S130中，基於包含基於絕緣層及第一間隔件層形成的對應於HARC通孔的第一圖案的線SAC圖案，將ILD結構、氮化物間隔件層、STI結構以及裝置基底蝕刻至氧化層的上部表面的水平高度以形成第二溝槽。
在操作S140中，基於包含第二圖案的線SAC圖案，將ILD結構及一或多個氮化物間隔件層蝕刻至半導體裝置的上部表面的水平高度以形成對應於兩個主動閘極上的接觸件的第三溝槽。
在操作S150中，用金屬材料填充第二溝槽以形成高縱橫比接觸（HARC）通孔且用金屬材料填充第三溝槽以形成主動閘極上的接觸件。
圖9示出根據另一實例實施例的製造半導體晶片架構中的HARC通孔結構的方法的流程圖。
在操作S210中，形成半導體晶片架構的前段製程（FEOL）層。FEOL層包含：裝置基底，包含氧化層；STI結構，設置於裝置基底中；半導體裝置，設置於裝置基底的第一側上；以及ILD結構，設置於半導體裝置及STI結構上。
在操作S220中，在ILD結構中將第一溝槽蝕刻至STI結構的上部表面的水平高度，且在第一溝槽中填充絕緣材料以形成絕緣層。
在操作S230中，基於包含基於絕緣層、第一間隔件層以及第二間隔件層形成的對應於HARC通孔的第一圖案的線SAC圖案，將ILD結構、氮化物間隔件層、STI結構以及裝置基底蝕刻至氧化層的上部表面的水平高度以形成第二溝槽。
在操作S240中，基於包含第二圖案的線SAC圖案，將ILD結構及一或多個氮化物間隔件層蝕刻至半導體裝置的上部表面的水平高度以形成對應於兩個主動閘極上的接觸件的第三溝槽。
在操作S250中，用金屬材料填充第二溝槽以形成高縱橫比接觸（HARC）通孔且用金屬材料填充第三溝槽以形成主動閘極上的接觸件。
圖10示出根據又另一實例實施例的包含HARC通孔的半導體晶片架構的方法的流程圖。
在操作S310中，形成半導體晶片架構的前段製程（FEOL）層。FEOL層包含：裝置基底，包含氧化層；STI結構，設置於裝置基底中；半導體裝置，設置於裝置基底的第一側上；以及ILD結構，設置於半導體裝置及STI結構上。
在操作320中，基於閘極多晶矽切割圖案及設置於閘極結構的側表面上的間隔件層，將反向接觸結構圖案印刷為ILD結構上的線型自對準接觸（SAC）圖案。
在操作S330中，基於包含基於閘極多晶矽切割圖案及第一間隔件層形成的對應於HARC通孔的第一圖案的線SAC圖案，將ILD結構、氮化物間隔件層、STI結構以及裝置基底蝕刻至氧化層的上部表面的水平高度以形成第二溝槽。
在操作S340中，基於包含第二圖案的線SAC圖案，將ILD結構及一或多個氮化物間隔件層蝕刻至半導體裝置的上部表面的水平高度以形成對應於兩個主動閘極上的接觸件的第三溝槽。
在操作S350中，用金屬材料填充第二溝槽以形成高縱橫比接觸（HARC）通孔且用金屬材料填充第三溝槽以形成主動閘極上的接觸件。
圖11示出根據實例實施例的可併有半導體晶片架構的半導體架構。
參考圖11，根據實施例的半導體封裝2000可包含安裝於基底2100上的處理器2200及半導體裝置2300。處理器2200及/或半導體裝置2300可包含以上實施例中所描述的半導體晶片架構中的一或多者。
圖12示出根據實例實施例的電子系統的示意性方塊圖。
參考圖12，根據實施例的電子系統3000可包含使用匯流排3400來執行資料通信的微處理器3100、記憶體3200以及使用者介面3300。微處理器3100可包含中央處理單元（central processing unit；CPU）或應用程式處理器（application processor；AP）。電子系統3000可更包含與微處理器3100直接通信的隨機存取記憶體（random access memory；RAM）3500。微處理器3100及/或隨機存取記憶體3500可實施於單個模組或封裝中。使用者介面3300可用於將資料輸入至電子系統3000，或自電子系統3000輸出資料。舉例而言，使用者介面3300可包含但不限於鍵盤、觸控板、觸控螢幕、滑鼠、掃描器、語音偵測器、液晶顯示器（liquid crystal display；LCD）、微發光裝置（light-emitting device；LED）、有機發光二極體（organic light-emitting diode；OLED）裝置、主動矩陣發光二極體（active-matrix light-emitting diode；AMOLED）裝置、印表機、照明系統或各種其他輸入/輸出裝置。記憶體3200可儲存微處理器3100的操作碼、由微處理器3100處理的資料或自外部裝置接收到的資料。記憶體3200可包含記憶體控制器、硬碟或固態硬碟（solid state drive；SSD）。
電子系統3000中的至少微處理器3100、記憶體3200及/或RAM 3500可包含如以上實施例中所描述的半導體晶片架構。
應理解，本文中所描述的實施例應僅按描述性意義來考慮，而非出於限制目的。通常應將各實施例內的特徵或態樣的描述視為可用於其他實施例中的其他類似特徵或態樣。
雖然已參考圖式描述實施例，但所屬領域中具有通常知識者應理解，可在不脫離如由以下申請專利範圍及其等效物定義的精神及範疇的情況下在其中進行形式及細節的各種變化。
1、10:背側配電網路半導體晶片架構 100:晶圓 100'、1100':載體晶圓 110、1110:氧化層 111、1111:氮化物間隔件層 112、112':絕緣層 113、113'、113''、114、114'、114'':溝槽 115、115'、115''、1115:主動閘極上的接觸件 116、116'、116''、1116:高縱橫比接觸通孔 117、1117:閘極結構 117':閘極多晶矽切割圖案 118、118':第二圖案 118'':圖案 119、119':第一圖案 120、1120:淺溝槽隔離結構 121:第二間隔件層 123:第一間隔件層 130、1130、2300:半導體裝置 140、140'、180、1140、1140'、1180:層間介電結構 170、1170:後段製程接觸結構 190、1190:第一後段製程層 190'、1190':第二後段製程層 200a:信號配線層 200b:電源分佈網路層 210、1210:背側電源軌 1100:裝置基底 1112:間隔件層 2000:半導體封裝 2100:基底 2200:處理器 3000:電子系統 3100:微處理器 3200:記憶體 3300:使用者介面 3400:匯流排 3500:隨機存取記憶體 A、B、C、I:部分 D1、D2、D3:方向 I-I':線 S110、S120、S130、S140、S150、S210、S220、S230、S240、S250、S310、S320、S330、S340、S350:操作
自結合隨附圖式的以下描述，本揭露的實例實施例的上述及/或其他態樣、特徵以及優勢將更顯而易見，在隨附圖式中： 圖1示出根據實例實施例的背側配電網路（back side power distribution network；BSPDN）半導體晶片架構的透視圖。 圖2A、圖2B以及圖2C示出製造半導體晶片架構中的HARC通孔結構的方法。 圖3A示出半導體晶片架構的平面圖。 圖3B示出包含圖2B中的HARC通孔結構的半導體晶片架構的平面圖。 圖4A、圖4B、圖4C、圖4D、圖4E、圖4F、圖4G以及圖4H示出根據實例實施例的製造包含HARC通孔結構的BSPDN半導體晶片架構的方法。 圖5A、圖5B以及圖5C示出根據另一實例實施例的製造半導體晶片架構中的HARC通孔結構的方法。 圖6A、圖6B以及圖6C示出根據另一實例實施例的製造半導體晶片架構中的HARC通孔結構的方法。 圖7A示出圖4D中的半導體晶片架構中的自對準接觸（SAC）圖案的平面圖。 圖7B示出包含圖5B中的HARC通孔結構的半導體晶片架構中的自對準接觸（SAC）圖案的平面圖。 圖7C示出包含圖6B中的HARC通孔結構的半導體晶片架構中的自對準接觸（SAC）圖案的平面圖。 圖8示出根據實例實施例的製造包含HARC通孔結構的BSPDN半導體晶片架構的方法的流程圖。 圖9示出根據另一實例實施例的形成半導體晶片架構中的HARC通孔結構的方法的流程圖。 圖10示出根據又另一實例實施例的形成半導體晶片架構中的HARC通孔結構的方法的流程圖。 圖11示出根據實例實施例的可併有半導體晶片架構的半導體架構。 圖12示出根據實例實施例的電子系統的示意性方塊圖。
10:背側配電網路半導體晶片架構
100':載體晶圓
111:氮化物間隔件層
112:絕緣層
115:主動閘極上的接觸件
116:高縱橫比接觸通孔
120:淺溝槽隔離結構
130:半導體裝置
140、140'、180:層間介電結構
170:後段製程接觸結構
190:第一後段製程層
190':第二後段製程層
210:背側電源軌

Claims (20)

  1. 一種半導體晶片架構，包括： 晶圓； 前段製程層，位於所述晶圓的第一側上，所述前段製程層包括位於所述晶圓的所述第一側上的半導體裝置、位於所述晶圓中的淺溝槽隔離結構以及位於所述半導體裝置及所述晶圓上的層間介電結構； 中段製程層，設置於所述前段製程層上，所述中段製程層包括接觸件及連接至所述接觸件的通孔； 絕緣層，位於所述晶圓的所述第一側上且在水平方向上鄰近於所述通孔；以及 電源軌，自所述晶圓的與所述第一側相對的第二側穿透所述晶圓， 其中所述通孔在垂直方向上延伸穿過所述層間介電結構、所述淺溝槽隔離結構以及所述晶圓以接觸所述電源軌。
  2. 如請求項1所述的半導體晶片架構，其中所述通孔為高縱橫比接觸通孔，所述高縱橫比接觸通孔在所述垂直方向上穿透所述層間介電結構及所述晶圓以接觸所述電源軌。
  3. 如請求項1所述的半導體晶片架構，其中所述絕緣層在所述垂直方向上自所述接觸件的上部表面的水平高度延伸至所述淺溝槽隔離結構的上部表面，且在所述水平方向上直接接觸所述通孔的側表面。
  4. 如請求項1所述的半導體晶片架構，其中所述半導體裝置包括閘極結構及設置於所述閘極結構的側表面上的第一間隔件層，以及 其中所述接觸件設置在直接在在所述水平方向上面向彼此的鄰近閘極結構的側表面上的所述第一間隔件層之間。
  5. 如請求項4所述的半導體晶片架構，更包括在與所述第一間隔件層延伸的方向垂直的方向上延伸的第二間隔件層， 其中所述通孔在所述水平方向上直接鄰近於所述第二間隔件層。
  6. 如請求項3所述的半導體晶片架構，其中所述絕緣層包括氮化矽（SiN）、碳氮化矽（SiCN）以及離子摻雜碳（C）中的一者。
  7. 一種半導體晶片架構，包括： 晶圓； 前段製程層，位於所述晶圓的第一側上，所述前段製程層包括位於所述晶圓的所述第一側上的半導體裝置、位於所述晶圓中的淺溝槽隔離結構以及層間介電結構； 中段製程層，設置於所述前段製程層上，所述中段製程層包括接觸件及連接至所述接觸件的通孔； 閘極多晶矽切割圖案，位於所述晶圓的所述第一側上且在水平方向上鄰近於所述通孔；以及 電源軌，自所述晶圓的與所述第一側相對的第二側穿透所述晶圓， 其中所述通孔在垂直方向上延伸穿過所述層間介電結構、所述淺溝槽隔離結構以及所述晶圓以接觸所述電源軌。
  8. 如請求項7所述的半導體晶片架構，其中所述通孔為高縱橫比接觸通孔，所述高縱橫比接觸通孔在所述垂直方向上穿透所述層間介電結構及所述晶圓以接觸所述電源軌。
  9. 如請求項7所述的半導體晶片架構，其中所述半導體裝置包括閘極結構及直接在所述閘極結構的側表面上的間隔件層， 其中所述接觸件設置在直接在在所述水平方向上面向彼此的鄰近閘極結構上的所述間隔件層之間。
  10. 如請求項9所述的半導體晶片架構，其中所述閘極多晶矽切割圖案在與所述閘極結構延伸的方向垂直的方向上延伸，且所述閘極多晶矽切割圖案在所述水平方向上直接鄰近於所述通孔。
  11. 如請求項7所述的半導體晶片架構，其中所述接觸件及所述通孔包括鎢（W）及鈷（Co）中的一者。
  12. 一種製造半導體晶片架構的方法，所述方法包括： 形成包含氧化層的晶圓； 在所述晶圓的第一側上形成半導體裝置； 在所述半導體裝置及所述晶圓上形成層間介電結構； 基於包括第一圖案及第二圖案的自對準接觸圖案而圖案化所述層間介電結構； 基於所述自對準接觸圖案，將基於所述第一圖案的所述層間介電結構及所述晶圓蝕刻至所述氧化層的水平高度以形成第一溝槽且將基於所述第二圖案的所述層間介電結構蝕刻至所述半導體裝置的水平高度以形成第二溝槽； 用至少一種金屬材料填充所述第一溝槽及所述第二溝槽以分別形成通孔及接觸件；以及 形成自所述晶圓的與所述第一側相對的第二側穿透所述晶圓的電源軌，使得所述電源軌接觸所述通孔。
  13. 如請求項12所述的製造半導體晶片架構的方法，更包括： 在蝕刻所述第一溝槽之前，將所述層間介電結構蝕刻至所述晶圓的所述第一側的水平高度以形成第三溝槽； 用絕緣材料填充所述第三溝槽以形成絕緣層。
  14. 如請求項13所述的製造半導體晶片架構的方法，其中基於基於所述絕緣層及直接設置於閘極結構的側表面上的第一間隔件層而形成的所述第一圖案來蝕刻所述第一溝槽，以及 其中所述通孔鄰近於所述絕緣層形成。
  15. 如請求項14所述的製造半導體晶片架構的方法，其中基於基於所述第一間隔件層及所述第一溝槽而形成的所述第二圖案來蝕刻所述第二溝槽。
  16. 如請求項13所述的製造半導體晶片架構的方法，其中基於基於所述絕緣層、設置於閘極結構的側表面上的第一間隔件層以及在與所述第一間隔件層延伸的方向垂直的方向上水平地延伸的第二間隔件層而形成的所述第一圖案來蝕刻所述第一溝槽。
  17. 如請求項12所述的製造半導體晶片架構的方法，更包括： 形成在與閘極結構延伸的方向垂直的方向上延伸且在所述閘極結構之間的閘極多晶矽切割圖案。
  18. 如請求項17所述的製造半導體晶片架構的方法，其中基於基於所述閘極多晶矽切割圖案及直接設置於所述閘極結構的側表面上的第一間隔件層而形成的所述第一圖案來蝕刻所述第一溝槽。
  19. 如請求項18所述的製造半導體晶片架構的方法，其中基於基於所述第一間隔件層及所述第一溝槽而形成的所述第二圖案來蝕刻所述第二溝槽。
  20. 如請求項18所述的製造半導體晶片架構的方法，其中所述通孔直接鄰近於所述閘極多晶矽切割圖案形成。
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