TW202339212A - 半導體記憶裝置 - Google Patents

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Abstract

實施方式提供一種積體性高的半導體記憶裝置。實施方式的半導體記憶裝置具有積層體、多條位元線以及多個柱狀體。多條位元線包括：第一位元線、第二位元線、第三位元線、及第四位元線。多個柱狀體包括：第一柱狀體、第二柱狀體、第三柱狀體、第四柱狀體、第五柱狀體、第六柱狀體、第七柱狀體、及第八柱狀體。第一柱狀體電性連接於第一位元線。第二柱狀體電性連接於第三位元線。第三柱狀體電性連接於第二位元線。第四柱狀體電性連接於第四位元線。第五柱狀體電性連接於第二位元線。第六柱狀體電性連接於第四位元線。第七柱狀體電性連接於第一位元線。第八柱狀體電性連接於第三位元線。

Description

半導體記憶裝置
[相關申請案] 本申請案享有以日本專利申請案2022-44896號（申請日：2022年3月22日）為基礎申請案的優先權。本申請案藉由參照該基礎申請案而包含基礎申請案的全部內容。 本發明的實施方式是有關於一種半導體記憶裝置。
已知有三維地積層有記憶體單元的與非（NAND）型快閃記憶體。
本發明提供一種積體性高的半導體記憶裝置。
實施方式的半導體記憶裝置具有積層體、多條位元線、至少一個以上的第一絕緣體、至少一個以上的第二絕緣體、多個柱狀體、以及多個層間連接點。積層體於第一方向上交替地積層有多個導電層與多個絕緣層。多條位元線於積層體的上方沿與第一方向交叉的第二方向延伸，且於與第一方向及第二方向交叉的第三方向上互相隔開間隔地配置。第一絕緣體於積層體內沿第一方向及第三方向延伸，並沿第二方向將多個導電層分斷。第二絕緣體沿第一方向及第二方向延伸，並沿第二方向將多個導電層中的至少包含最上層的一部分分斷。多個柱狀體於第一絕緣體與第二絕緣體之間及所鄰接的第二絕緣體之間的各區域中的互相鄰接的第一區域及第二區域內，沿第一方向延伸並分別包括半導體主體。多個層間連接點分別將多個柱狀體中的任一者與多條位元線中的任一者連接。多條位元線包括於第三方向上依次並排的第一位元線、第二位元線、第三位元線、及第四位元線。多個柱狀體包括於第二方向上依次並排的第一柱狀體、第二柱狀體、第三柱狀體、第四柱狀體、第五柱狀體、第六柱狀體、第七柱狀體、及第八柱狀體。第一柱狀體以自第一方向觀察時與第一位元線重疊的方式配置。第二柱狀體以自第一方向觀察時與第三位元線重疊的方式配置。第三柱狀體以自第一方向觀察時與第二位元線重疊的方式配置。第四柱狀體以自第一方向觀察時與第四位元線重疊的方式配置。第五柱狀體以自第一方向觀察時與第二位元線重疊的方式配置。第六柱狀體以自第一方向觀察時與第四位元線重疊的方式配置。第七柱狀體以自第一方向觀察時與第一位元線重疊的方式配置。第八柱狀體以自第一方向觀察時與第三位元線重疊的方式配置。第一柱狀體電性連接於第一位元線。第二柱狀體電性連接於第三位元線。第三柱狀體電性連接於第二位元線。第四柱狀體電性連接於第四位元線。第五柱狀體電性連接於第二位元線。第六柱狀體電性連接於第四位元線。第七柱狀體電性連接於第一位元線。第八柱狀體電性連接於第三位元線。
再者，理想的是於相鄰的第一絕緣體之間，沿著第二方向交替地反覆配置有第一區域與第二區域。
另外，理想的是分別與第二柱狀體及第三柱狀體連接的層間連接點彼此的第二方向上的間隔、以及分別與第六柱狀體及第七柱狀體連接的層間連接點彼此的第二方向上的間隔較分別與第一柱狀體及第二柱狀體連接的層間連接點彼此的第二方向上的間隔、分別與第三柱狀體及第四柱狀體連接的層間連接點彼此的第二方向上的間隔、分別與第四柱狀體及第五柱狀體連接的層間連接點彼此的第二方向上的間隔、分別與第五柱狀體及第六柱狀體連接的層間連接點彼此的第二方向上的間隔、分別與第七柱狀體及第八柱狀體連接的層間連接點彼此的第二方向上的間隔大。
另外，理想的是多個層間連接點以如下間隔全部成為相同大小的方式配置：分別與第一柱狀體及第二柱狀體連接的層間連接點彼此的第二方向上的間隔、分別與第三柱狀體及第四柱狀體連接的層間連接點彼此的第二方向上的間隔、分別與第四柱狀體及第五柱狀體連接的層間連接點彼此的第二方向上的間隔、分別與第五柱狀體及第六柱狀體連接的層間連接點彼此的第二方向上的間隔、以及分別與第七柱狀體及第八柱狀體連接的層間連接點彼此的第二方向上的間隔。
另外，理想的是多個柱狀體於自第一方向俯視時以大致等間距配置。
以下，參照圖式對實施方式的半導體記憶裝置進行說明。於以下的說明中，對具有相同或類似功能的結構標註相同的符號。而且，有時省略該些結構的重覆說明。另外，於以下的說明中，關於具有大致相同的功能及結構的構成元件，標註相同符號。構成參照符號的文字後的數字根據包含相同文字的參照符號進行參照，且用於對具有相同結構的元件彼此進行區分。在不需要相互區分由包含相同文字的參照符號表示的元件的情況下，該些元件分別被僅包含文字的參照符號參照。圖式是示意性或概念性者，各部分的厚度與寬度的關係、部分間的大小的比率等未必與現實者相同。
於本申請案中，所謂「連接」，不限定於物理性連接的情況，亦包含電性連接的情況。於本申請案中，所謂「平行」、「正交」或「相同」，亦包含分別為「大致平行」、「大致正交」或「大致相同」的情況。於本申請案中，所謂「沿A方向延伸」，例如是指A方向的尺寸較後述的X方向、Y方向、及Z方向的各尺寸中的最小尺寸大。此處所述的「A方向」是任意的方向。
首先，對X方向、Y方向、Z方向進行定義。X方向及Y方向是與後述的基板Sub的表面大致平行的方向。X方向與Y方向互相正交。Z方向是與X方向及Y方向正交且遠離基板Sub的方向。但是，該些表達是為了方便，並不規定重力方向。於本實施方式中，Z方向是「第一方向」的一例，Y方向是「第二方向」的一例，X方向是「第三方向」的一例。
於以下所參照的圖式中，例如，Y方向對應於位元線BL的延伸方向，Z方向對應於相對於用於形成半導體記憶裝置1的基板Sub的表面的鉛垂方向。於平面圖中，為了容易觀察圖，而對一部分結構適宜附加了陰影線。附加於平面圖中的陰影線未必與附加了陰影線的構成元件的原材料或特性相關聯。於平面圖及剖面圖各者中，為了容易觀察圖，而適宜省略了配線、接點、層間絕緣膜等一部分構成元件的圖示。
＜1＞第一實施方式 以下，對第一實施方式的半導體記憶裝置1進行說明。
＜1-1＞半導體記憶裝置1的整體結構 圖1是表示半導體記憶裝置1及記憶體控制器2的框圖。半導體記憶裝置1是非揮發性的半導體記憶裝置，且例如是NAND型快閃記憶體。半導體記憶裝置1例如包括記憶體單元陣列10、列解碼器11、感測放大器12、及定序器13。
記憶體單元陣列10包括多個區塊BLK0～BLKn（n為1以上的整數）。各區塊BLK是非揮發性的記憶體單元電晶體MT（參照圖2）的集合。於記憶體單元陣列10設置有多條位元線及多條字元線。各記憶體單元電晶體MT連接於一條位元線以及一條字元線。關於記憶體單元陣列10的詳細的結構，將在後面敘述。
列解碼器11基於自外部的記憶體控制器2接收到的位址資訊ADD，選擇一個區塊BLK。列解碼器11藉由向多個字元線各者印可所期望的電壓，來控制對記憶體單元陣列10的資料的寫入動作及讀出動作。
感測放大器12根據自記憶體控制器2接收到的寫入資料DAT向各位元線施加所期望的電壓。感測放大器12基於位元線的電壓對記憶體單元電晶體MT中所記憶的資料進行判定，並將判定出的讀出資料DAT發送至記憶體控制器2。
定序器13基於自記憶體控制器2接收到的命令CMD，對半導體記憶裝置1整體的動作進行控制。
以上所說明的半導體記憶裝置1及記憶體控制器2可藉由該些的組合來構成一個半導體裝置。半導體裝置例如可列舉SD（註冊商標）卡之類的記憶卡或固態硬碟（Solid State Drive，SSD）等。
＜1-2＞記憶體單元陣列10的電路結構 接著，對記憶體單元陣列10的電性結構進行說明。
圖2是表示記憶體單元陣列10的一部分等效電路的圖。圖2提取並示出了記憶體單元陣列10中所包括的一個區塊BLK。區塊BLK包括多個（例如四個）串STR0～STR3。
各串STR0～STR3是多個NAND串NS的集合體。各NAND串NS的其中一端連接於位元線BL0～位元線BLm（m為1以上的整數）中的任一者。NAND串NS的另一端連接於源極線SL。各NAND串NS包括多個記憶體單元電晶體MT0～MTn（n為1以上的整數）、第一選擇電晶體S1、及第二選擇電晶體S2。
多個記憶體單元電晶體MT0～MTn互相串聯地電性連接。記憶體單元電晶體MT包括控制閘極及記憶體積層膜（例如電荷蓄積膜），非揮發地記憶資料。記憶體單元電晶體MT根據施加至控制閘極的電壓使記憶體積層膜的狀態發生變化（例如，於電荷蓄積膜蓄積電荷）。記憶體單元電晶體MT的控制閘極連接於對應的字元線WL0～字元線WLn中的任一者。記憶體單元電晶體MT經由字元線WL而與列解碼器11電性連接。
各NAND串NS中的第一選擇電晶體S1連接於多個記憶體單元電晶體MT0～MTn與任一位元線BL0～BLm之間。第一選擇電晶體S1的汲極連接於任一位元線BL0～BLm。第一選擇電晶體S1的源極連接於記憶體單元電晶體MTn。各NAND串NS的第一選擇電晶體S1的控制閘極連接於任一選擇閘極線SGD0～SGD3。第一選擇電晶體S1經由選擇閘極線SGD而與列解碼器11電性連接。在將規定的電壓印可至選擇閘極線SGD0～選擇閘極線SGD3中的任一者的情況下，第一選擇電晶體S1將NAND串NS與位元線BL連接。
各NAND串NS的第二選擇電晶體S2連接於多個記憶體單元電晶體MT0～MTn與源極線SL之間。第二選擇電晶體S2的汲極連接於記憶體單元電晶體MT0。第二選擇電晶體S2的源極連接於源極線SL。第二選擇電晶體S2的控制閘極連接於選擇閘極線SGS。第二選擇電晶體S2經由選擇閘極線SGS而與列解碼器11電性連接。在將規定的電壓印可至選擇閘極線SGS的情況下，第二選擇電晶體S2將NAND串NS與源極線SL連接。
再者，記憶體單元陣列10亦可為以上所說明以外的其他電路結構。例如，各區塊BLK中所包括的各串STR的個數、各NAND串NS中所包括的記憶體單元電晶體MT、以及選擇電晶體STD及選擇電晶體STS的個數亦可變更。另外，NAND串NS可包括一個以上的虛擬電晶體。
＜1-3＞記憶體單元陣列10的結構 以下，對本實施方式中的記憶體單元陣列10的結構的一例進行說明。
再者，於以下所參照的圖式中的平面圖中，為了容易觀察圖，適宜附加了陰影線。附加於平面圖的陰影線未必與附加了陰影線的構成元件的原材料或特性相關聯。於剖面圖中，為了容易觀察圖，適宜省略了絕緣層（層間絕緣膜）、配線、接點等構成元件。
＜1-3-1＞記憶體單元陣列10的平面佈局 使用圖3對第一實施方式的半導體記憶裝置1所包括的記憶體單元陣列10的平面佈局的一例進行說明。
圖3是表示第一實施方式的半導體記憶裝置1的一部分的平面圖。具體而言，圖3是記憶體單元陣列10的單元陣列區域的特徵部分的平面圖。圖3是俯視積層體20時的圖，且由虛線表示位於積層體20的Z方向上方的位元線BL1～位元線BL4。於圖3中，提取並示出了與一個區塊BLK對應的區域。
如圖3所示，記憶體單元陣列10包括多個狹縫ST（於圖3中為ST1、ST2）、以及多個狹縫SHE（於圖3中為SHE1～SHE3）。多個狹縫ST分別是沿Z方向貫通積層體20、沿Y方向對積層體20進行區分的槽。即，狹縫ST沿Z方向及X方向延伸，藉由狹縫ST沿Y方向將沿Z方向積層的多個導電層21分斷。多個狹縫SHE分別自積層體20的位元線側的上表面20a到達積層體20的中途。上表面20a為「第一面」的一例。多個狹縫ST及多個狹縫SHE均沿X方向延伸。
多個狹縫ST分別沿著X方向延伸而設置，並沿Y方向排列。於Y方向上相鄰的狹縫ST間，佈局有多個狹縫SHE。多個狹縫SHE分別沿著X方向延伸而設置，並沿Y方向排列。
具體而言，狹縫ST例如將與閘極電極、選擇閘極線SGD、及選擇閘極線SGS分別對應的多個導電層21分斷。換言之，狹縫ST沿X方向延伸，使與閘極電極、選擇閘極線SGD及選擇閘極線SGS分別對應的多個導電層21於Y方向上隔離。
另一方面，狹縫SHE自積層體20的上表面20a設置至積層體20的中途。即，狹縫SHE沿Z方向及X方向延伸，藉由狹縫SHE將多個導電層21中的至少包含最上層（即，最靠近位元線BL的導電層21）的一部分沿Y方向分斷。具體而言，例如，狹縫SHE設置至與選擇閘極線SGD對應的導電層21（導電層21C）的位置。即，狹縫SHE沿X方向延伸，使與選擇閘極線SGD對應的導電層21（導電層21C）於Y方向上隔離。
狹縫ST具有於槽的內部埋入了包括絕緣構件的第一絕緣體41的結構。狹縫SHE具有於槽的內部埋入了包括絕緣構件的第二絕緣體42的結構。再者，於狹縫ST內，亦可經由第一絕緣體41埋入導電體。該被埋入的導電體亦可用作源極線SL的接點。
於以上所說明的記憶體單元陣列10的平面佈局中，由狹縫ST及狹縫SHE分隔的區域分別對應於一個串STR。例如，於圖3所示的例子中，分別沿X方向延伸，由狹縫SHE1～狹縫SHE3分隔的串STRa、串STRb沿Y方向排列。即，串STRa、串STRb隔著狹縫SHE2而於Y方向上鄰接。而且，於記憶體單元陣列10，例如於Y方向上反覆配置有圖3所示的佈局。此處，串STRa為「第一區域」的一例，串STRb為「第二區域」的一例。
＜1-3-2＞單元區域中的記憶體單元陣列10的結構 接著，對第一實施方式的半導體記憶裝置1的單元區域中的記憶體單元陣列10的詳細的平面佈局進行說明。再者，以下所說明的柱狀體30、接點CP、層間連接點V1、位元線BL的數量為一個例子，本實施方式並不限定於此。即，本實施方式中的接點CP、層間連接點V1、位元線BL的數量可於不脫離本實施方式的主旨的範圍內進行各種變更。
如圖3所示，記憶體單元陣列10包括多個柱狀體30、多個接點CP、多個層間連接點V1及多條位元線BL。具體而言，記憶體單元陣列10於每一個串STR中例如包括由配置於Y方向的不同位置的四個柱狀體30、與其對應的四個接點CP及四個層間連接點V1、以及四條位元線BL（BL1～BL4）組成的群組。
多個柱狀體30各者例如作為一個NAND串NS發揮功能。
多個柱狀體30沿著多個「行」以及「列」而設置。
排列有多個柱狀體30的各「列」分別沿Y方向延伸，於位元線BL1與位元線BL2之間、以及位元線BL3與位元線BL4之間設置有兩行。具體而言，於位元線BL1與位元線BL2之間設有第一行Y1，於位元線BL3與位元線BL4之間設置有第二行Y2。再者，於圖3中省略了一部分圖示，但於記憶體單元陣列10中，亦有將包括四個柱狀體30、與其對應的四個接點CP及四個層間連接點V1、以及四條位元線BL（BL1～BL4）的群組例如於X方向上亦反覆配置的情況。在此情況下，圖3所示的第一行Y1與第二行Y2於X方向上交替地設置。
關於排列有多個柱狀體30的「列」，沿X方向延伸，於狹縫ST間，沿Y方向設置有多列。具體而言，於圖3所示的例子中，於各串STR中分別設置有四列。此處，串STRa中的四個列於Y方向上自靠近狹縫ST1的列起依次被標記為X1、X2、X3、X4，串STRb中的四個列於Y方向上自靠近狹縫ST1的列起依次被標記為X5、X6、X7、X8。另外，有時亦將列Xm（m為1～8）稱為「第m列」（例如，在列X1的情況下為「第一行」）。
於本實施方式的記憶體單元陣列10中，於各列中，與第一行Y1或第二行Y2的任一者對應地設置柱狀體30。
多個柱狀體30分別沿Z方向延伸，例如，分別沿Z方向貫通積層體20。多個柱狀體30例如自Z方向俯視時沿Y方向呈鋸齒狀排列。於各個串STR中，於Y方向上呈鋸齒狀並排的柱狀體30的數量例如相同。圖3所示的串STR分別是四個柱狀體30於Y方向上呈鋸齒狀並排。柱狀體30於自Z方向俯視時例如為圓或橢圓。
此處，於串STRa（即第一區域）中，將於Y方向上呈鋸齒狀並排的柱狀體30分別稱為第一柱狀體30A、第二柱狀體30B、第三柱狀體30C、第四柱狀體30D。於串STRb（即第二區域）中，將於Y方向上呈鋸齒狀並排的柱狀體30分別稱為第五柱狀體30E、第六柱狀體30F、第七柱狀體30G、第八柱狀體30H。
於串STRa中，按照第一柱狀體30A、第二柱狀體30B、第三柱狀體30C、第四柱狀體30D的順序於Y方向上並排。於串STRb中，按照第五柱狀體30E、第六柱狀體30F、第七柱狀體30G、第八柱狀體30H的順序於Y方向上並排。
具體而言，如圖3所示，在串STRa的情況下，第一柱狀體30A設置於第一行Y1的第一列，第二柱狀體30B設置於第二行Y2的第二列，第三柱狀體30C設置於第一行Y1的第三列，第四柱狀體30D設置於第二行Y2的第四列。即，第一柱狀體30A及第三柱狀體30C分別以自Z方向觀察時與第一位元線BL1及第二位元線BL2此兩者重疊的方式配置，第二柱狀體30B及第四柱狀體30D分別以自Z方向觀察時與第三位元線BL3及第四位元線BL4此兩者重疊的方式配置。另外，第二柱狀體30B於Y方向上配置於第一柱狀體30A與第三柱狀體30C之間，第四柱狀體30D於Y方向上相對於第三柱狀體30C配置於與第二柱狀體30B相反之側。
另一方面，於串STRb的情況下，第五柱狀體30E設置於第一行Y1的第五列，第六柱狀體30F設置於第二行Y2的第六列，第七柱狀體30G設置於第一行Y1的第七列，第八柱狀體30H設置於第二行Y2的第八列。即，第五柱狀體30E及第七柱狀體30G分別以自Z方向觀察時與第一位元線BL1及第二位元線BL2此兩者重疊的方式配置，第六柱狀體30F及第八柱狀體30H分別以自Z方向觀察時與第三位元線BL3及第四位元線BL4此兩者重疊的方式配置。另外，第六柱狀體30F於Y方向上配置於第五柱狀體30E與第七柱狀體30G之間，第八柱狀體30H於Y方向上相對於第七柱狀體30G配置於與第六柱狀體30F相反之側。
多條位元線BL分別沿Y方向延伸，並沿X方向排列。各位元線BL佈局成針對每個串STR與兩個柱狀體30重疊。另外，將與第一柱狀體30A、第二柱狀體30B、第三柱狀體30C、第四柱狀體30D、第五柱狀體30E、第六柱狀體30F、第七柱狀體30G、第八柱狀體30H中的任一者電性連接的位元線BL分別稱為第一位元線BL1、第二位元線BL2、第三位元線BL3、第四位元線BL4。按照第一位元線BL1、第二位元線BL2、第三位元線BL3、第四位元線BL4的順序於X方向上並排。
再者，於圖3所示的本例中，於各柱狀體30重疊地佈局有兩條位元線BL。例如，第一柱狀體30A以自Z方向觀察時與第一位元線BL1與第二位元線BL2此兩條位元線重疊的方式配置。於與柱狀體30重疊的兩條位元線BL中的一條位元線BL和該柱狀體30之間設置有層間連接點V1。各柱狀體30經由層間連接點V1而與所對應的位元線BL電性連接。具體而言，各柱狀體30經由設置於位元線BL的下方的層間連接點V1與設置於該層間連接點V1的下方的接點CP而與位元線BL連接。
此處，於串STRa中，第一柱狀體30A與第一位元線BL1電性連接，第二柱狀體30B與第三位元線BL3電性連接，第三柱狀體30C與第二位元線BL2電性連接，第四柱狀體30D與第四位元線BL4電性連接。
另一方面，在與串STRa於Y方向上隔著狹縫SHE2而鄰接的串STRb中，第五柱狀體30E與第二位元線BL2電性連接，第六柱狀體30F與第四位元線BL4電性連接，第七柱狀體30G與第一位元線BL1電性連接，第八柱狀體30H與第三位元線BL3電性連接。
再者，作為第一實施方式的變形例，如圖4所示，於串STRa中，可為第一柱狀體30A與第二位元線BL2電性連接，第二柱狀體30B與第四位元線BL4電性連接，第三柱狀體30C與第一位元線BL1電性連接，第四柱狀體30D與第三位元線BL3電性連接的佈局。在此種情況下，於串STRb中，第五柱狀體30E與第一位元線BL1電性連接，第六柱狀體30F與第三位元線BL3電性連接，第七柱狀體30G與第二位元線BL2電性連接，第八柱狀體30H與第四位元線BL4電性連接。
另外，於本實施方式中，在將與第一柱狀體30A～第八柱狀體30H分別對應的層間連接點V1彼此的Y方向上的間隔（間距）分別定義為間距P1、間距P2、間距P3、間距P4、間距P5、間距P6、間距P7的情況下，理想的是間距P2及間距P6較間距P1、間距P3、間距P4、間距P5、間距P7大。即，分別與第二柱狀體30B及第三柱狀體30C連接的層間連接點V1彼此的Y方向上的間距P2、分別與第六柱狀體30F及第七柱狀體30G連接的層間連接點V1彼此的Y方向上的間距P6可較與其他柱狀體30對應的層間連接點V1彼此的間距大。於在各個柱狀體30各形成一個接點CP的情況下，容易產生層間連接點V1的間隔接近的部分。因此，藉由增大層間連接點V1的間隔接近的部分的層間連接點V1的Y方向上的間距，可降低因藉由光微影製作各層間連接點V1時的製造誤差而導致層間連接點V1彼此接觸（短路）的可能，且可提高一個區塊BLK內的柱狀體30的積體性。
另外，於本實施方式中，理想的是與第一柱狀體30A及第二柱狀體30B連接的層間連接點V1彼此的間距P1、與第三柱狀體30C及第四柱狀體30D連接的層間連接點V1彼此的間距P3、與第四柱狀體30D及第五柱狀體30E連接的層間連接點V1彼此的間距P4、與第五柱狀體30E及第六柱狀體30F連接的層間連接點V1彼此的間距P5、以及與第七柱狀體30G及第八柱狀體30H連接的層間連接點V1彼此的間距P7全部為相同大小。藉此，可進一步提高一個區塊BLK內的柱狀體30的積體性。
另外，關於多個柱狀體30的配置，於X方向上相鄰的柱狀體30間的間距亦可不相同。但是，就多個柱狀體30的積體性的觀點而言，理想的是多個柱狀體30於自Z方向俯視時以大致等間距配置。同樣地，於Y方向上相鄰的柱狀體30間的間距亦可不相同，但理想的是於Y方向上多個柱狀體30亦以大致等間距配置。具體而言，理想的是多個柱狀體30沿Y方向以成為相同間距的方式配置，並且於X方向上亦以相同間距配置。藉此，可進一步提高一個區塊BLK內的柱狀體30的積體性。
以上，對本實施方式的半導體記憶裝置1的單元區域中的記憶體單元陣列10的詳細的平面佈局進行了說明，但本實施方式的半導體記憶裝置1並不限於圖3所示的佈局。本實施方式的半導體記憶裝置1例如亦可為於相鄰的狹縫ST之間，串STRa與串STRb沿著Y方向交替地反覆配置的佈局。
另外，於以上所說明的記憶體單元陣列10的平面佈局中，相鄰的狹縫ST間所佈局的狹縫SHE的條數能夠設計為任意的條數。相鄰的兩條狹縫ST間的串STR的個數基於相鄰的兩條狹縫ST間所佈局的狹縫SHE的條數而變化。
＜1-3-3＞記憶體單元陣列10的單元區域中的剖面結構 接著，使用圖5對第一實施方式的半導體記憶裝置1所包括的記憶體單元陣列10的單元區域中的剖面結構的一例進行說明。
圖5是沿著圖3的C-C線的剖面圖，且示出了第一實施方式的半導體記憶裝置1所包括的記憶體單元陣列10的單元區域中的剖面結構的一例。
記憶體單元陣列10具有基板Sub、源極線SL、積層體20、多個柱狀體30、多個接點CP、多個層間連接點V1以及多條位元線BL。
基板Sub例如是矽基板。於基板Sub上，例如形成有記憶體單元陣列10的單元陣列區域及周邊區域。
源極線SL配置於基板Sub上。源極線SL包括導電體或半導體。源極線SL例如是p型的半導體。源極線SL沿X方向及Y方向擴展。
積層體20於Z方向上具有多個導電層21以及多個絕緣層22。導電層21與絕緣層22交替地積層。多個導電層21分別沿X方向及Y方向擴展。多個絕緣層22分別沿X方向及Y方向擴展。導電層21例如為金屬或半導體。導電層21例如為鎢、摻雜有雜質的多晶矽。導電層21的數量是任意的。
導電層21例如於功能上分為三個。
導電層21A處於多個導電層21中最靠近源極線SL處。導電層21A可為多層。導電層21A例如作為與第二選擇電晶體S2相連的選擇閘極線SGS發揮功能。
導電層21B處於多個導電層21中緊接於導電層21A之後靠近源極線SL處。導電層21B分別連接於字元線WL。導電層21B作為記憶體單元電晶體MT的閘極電極發揮功能。導電層21B可為多層。
導電層21C是多個導電層21中除導電層21A、導電層21B以外的層。導電層21C例如是自積層體20上起數層的導電層。導電層21C例如作為與第一選擇電晶體S1相連的選擇閘極線SGD發揮功能。
絕緣層22處於導電層21與源極線SL之間及於Z方向上相鄰的導電層21之間。絕緣層22例如包含矽氧化物。絕緣層22將鄰接的導電層21之間絕緣。絕緣層22的數量由導電層21的數量決定。
位元線BL經由接點CP及層間連接點V1而設置於最上層的導電層21（導電層21C）的上方。位元線BL形成於沿著Y方向延伸的線上。位元線BL例如包含銅（Cu）。
多個柱狀體30分別沿著Z方向延伸而設置，貫通積層體20，其底部與源極線SL接觸。
圖6是將第一實施方式的柱狀體30的附近放大的剖面圖。圖7是沿著導電層21將第一實施方式的柱狀體30附近切斷的剖面圖。圖6是以YZ面將柱狀體30切斷的剖面，圖7是以XY面將柱狀體30切斷的剖面。柱狀體30處於積層體20內所形成的記憶體孔MH內。
柱狀體30分別具有芯31、半導體主體32、記憶體膜33。於記憶體孔MH內，自內側起依次為芯31、半導體主體32、記憶體膜33。
芯31沿Z方向延伸，且為柱狀。芯31例如包含矽氧化物。芯31處於半導體主體32的內側。
半導體主體32沿Z方向延伸。半導體主體32為具有底的筒狀。半導體主體32被覆芯31的外側面。半導體主體32例如包含矽。矽例如是使非晶矽結晶化而成的多晶矽。半導體主體32為第一選擇電晶體S1、記憶體單元電晶體MT及第二選擇電晶體S2各自的通道。通道是源極側與汲極側之間載子的流路。
記憶體膜33沿Z方向延伸。記憶體膜33被覆半導體主體32的外側面。記憶體膜33處於記憶體孔MH的內表面與半導體主體32的外側面之間。記憶體膜33例如包括穿隧絕緣膜34、電荷蓄積膜35及罩絕緣膜36。按照穿隧絕緣膜34、電荷蓄積膜35、罩絕緣膜36的順序，處於靠近半導體主體32處。
穿隧絕緣膜34位於電荷蓄積膜35與半導體主體32之間。穿隧絕緣膜34例如包含矽氧化物或矽氧化物以及矽氮化物。穿隧絕緣膜34是半導體主體32與電荷蓄積膜35之間的勢壘。
電荷蓄積膜35位於各個導電層21及絕緣層22與穿隧絕緣膜34之間。電荷蓄積膜35例如包含矽氮化物。電荷蓄積膜35與多個導電層21各者交叉的部分分別作為電晶體發揮功能。記憶體單元電晶體MT根據電荷蓄積膜35與多個導電層21交叉的部分（電荷蓄積部）內有無電荷、或所蓄積的電荷量來保持資料。電荷蓄積部處於各個導電層21與半導體主體32之間，周圍由絕緣材料包圍。
罩絕緣膜36例如位於各個絕緣層22與電荷蓄積膜35之間。罩絕緣膜36例如包含矽氧化物。罩絕緣膜36於加工時保護電荷蓄積膜35免受蝕刻。可無罩絕緣膜36，亦可於導電層21與電荷蓄積膜35之間殘留一部分，並用作阻擋絕緣膜。
另外，如圖6所示，於各個導電層21與絕緣層22之間、及各個導電層21與記憶體膜33之間亦可具有阻擋絕緣膜21a、障壁膜21b。阻擋絕緣膜21a抑制反向穿隧。反向穿隧是電荷自導電層21返回至記憶體膜33的現象。障壁膜21b提高導電層21與阻擋絕緣膜21a之間的密接性。阻擋絕緣膜21a例如是積層有氧化矽膜、金屬氧化物膜、多個絕緣膜的積層結構膜。金屬氧化物的一例為鋁氧化物。例如在導電層21為鎢的情況下，作為一例，障壁膜21b是氮化鈦、氮化鈦與鈦的積層結構膜。
接點CP及層間連接點V1是將柱狀體30與位元線BL電性相連的接觸插塞。接點CP及層間連接點V1處於層間絕緣層（未圖示）內。接點CP及層間連接點V1沿Z方向貫通該層間絕緣層。接點CP及層間連接點V1包含導電材料。接點CP及層間連接點V1例如為鎢。
層間連接點V1將接點CP與位元線BL電性相連。於自Z方向俯視時，層間連接點V1較接點CP小，其大部分內包於接點CP。層間連接點V1的幾何中心例如分別自接點CP的幾何中心偏移。再者，圖3、圖4所示的與第一柱狀體30A～第八柱狀體30H分別對應的層間連接點V1彼此的Y方向上的間距P1、間距P2、間距P3、間距P4、間距P5、間距P6、間距P7是指將層間連接點V1的幾何中心彼此連結的距離。
＜1-4＞效果 如以上所述的本實施方式的半導體記憶裝置1般，藉由實現隔著狹縫SHE於Y方向上相鄰的各串STR（於圖3中為串STRa及串STRb）中的各層間連接點V1的配置位置的最佳化，於藉由光微影來製作各層間連接點V1時，可防止層間連接點V1彼此的接觸（短路），並且可提高一個區塊BLK內的柱狀體30的積體性。其結果，可提高記憶體電晶體MT的積體性。
另外，第一實施方式的半導體記憶裝置1中，任一柱狀體30均並非虛擬，可作為記錄區域發揮功能。即，作為記憶區域發揮功能的柱狀體30緊密地排列，第一實施方式的半導體記憶裝置1的積體性優異。
以上，對若干實施方式進行了說明，但實施方式並不限定於所述例子。例如，記憶體積層膜可為根據極化的方向記憶資料的鐵電場效電晶體（Ferroelectric field effect transistor，FeFET）記憶體中所包含的強介電體膜。強介電體膜例如由鉿氧化物形成。
已對本發明的若干實施方式進行了說明，但該些實施方式是作為例子進行提示，並不意圖限定發明的範圍。該些實施方式能夠以其他各種形態實施，可於不脫離發明的主旨的範圍內進行各種省略、置換、變更。該些實施方式或其變形包含於發明的範圍或主旨中，同樣地包含於申請專利範圍所記載的發明及其均等的範圍內。
1:半導體記憶裝置 2:記憶體控制器 10:記憶體單元陣列 11:列解碼器 12:感測放大器 13:定序器 20:積層體 20a:上表面/第一面 21、21A、21B、21C:導電層 21a:阻擋絕緣膜 21b:障壁膜 22:絕緣層 30:柱狀體 30A:柱狀體/第一柱狀體 30B:柱狀體/第二柱狀體 30C:柱狀體/第三柱狀體 30D:柱狀體/第四柱狀體 30E:柱狀體/第五柱狀體 30F:柱狀體/第六柱狀體 30G:柱狀體/第七柱狀體 30H:柱狀體/第八柱狀體 31:芯 32:半導體主體 33:記憶體膜 34:穿隧絕緣膜 35:電荷蓄積膜 36:罩絕緣膜 41:第一絕緣體 42:第二絕緣體 ADD:位址資訊 BL、BL0、BL5～BLm:位元線 BL1:位元線/第一位元線 BL2:位元線/第二位元線 BL3:位元線/第三位元線 BL4:位元線/第四位元線 BLK、BLK0～BLKn:區塊 CMD:命令 CP:接頭 DAT:寫入資料/讀出資料 MH:記憶體孔 MT、MT0～MT17:記憶體單元電晶體 NS:NAND串 P1～P7:間隔（間距） S1:第一選擇電晶體 S2:第二選擇電晶體 SGD:選擇閘極線（汲極側） SGD0、SGD1、SGD2、SGD3:選擇閘極線 SGS:選擇閘極線（源極側） SHE、SHE1、SHE2、SHE3、ST、ST1、ST2:狹縫 SL:源極線 STR、STR0、STR1、STR2、STR3:串 STRa:串（第一區域） STRb:串（第二區域） Sub:基板 V1:層間連接點 WL0～WL17:字元線 X、Y、Z:方向 X1、X2、X3、X4、X5、X6、X7、X8:列 Y1:第一行 Y2:第二行
圖1是表示第一實施方式的半導體記憶裝置及記憶體控制器的框圖。 圖2是表示第一實施方式的半導體記憶裝置的記憶體單元陣列的一部分的等效電路的圖。 圖3是表示第一實施方式的半導體記憶裝置的一部分的平面圖。 圖4是表示第一實施方式的變形例的半導體記憶裝置的一部分的剖面圖。 圖5是表示第一實施方式的半導體記憶裝置的一部分的剖面圖。 圖6是將第一實施方式的半導體記憶裝置的柱狀體的附近放大的剖面圖。 圖7是將第一實施方式的半導體記憶裝置的柱狀體的附近放大並沿著導電層切斷的剖面圖。
10:記憶體單元陣列
30:柱狀體
30A:柱狀體/第一柱狀體
30B:柱狀體/第二柱狀體
30C:柱狀體/第三柱狀體
30D:柱狀體/第四柱狀體
30E:柱狀體/第五柱狀體
30F:柱狀體/第六柱狀體
30G:柱狀體/第七柱狀體
30H:柱狀體/第八柱狀體
41:第一絕緣體
42:第二絕緣體
BL1:位元線/第一位元線
BL2:位元線/第二位元線
BL3:位元線/第三位元線
BL4:位元線/第四位元線
CP:接點
P1~P7:間隔(間距)
SHE1、SHE2、SHE3、ST1、ST2:狹縫
STR:串
STRa:串(第一區域)
STRb:串(第二區域)
V1:層間連接點
X、Y、Z:方向
X1、X2、X3、X4、X5、X6、X7、X8:列
Y1:第一行
Y2:第二行

Claims (5)

  1. 一種半導體記憶裝置，具有： 積層體，於第一方向上交替地積層有多個導電層與多個絕緣層； 多條位元線，於所述積層體的上方沿與所述第一方向交叉的第二方向延伸，並且於與所述第一方向及所述第二方向交叉的第三方向上互相隔開間隔地配置； 至少一個以上的第一絕緣體，於所述積層體內沿所述第一方向及所述第三方向延伸，並沿所述第二方向將所述多個導電層分斷； 至少一個以上的第二絕緣體，沿所述第一方向及所述第二方向延伸，沿所述第二方向將所述多個導電層中的至少包含最上層的一部分分斷； 多個柱狀體，於所述第一絕緣體與所述第二絕緣體之間及所鄰接的所述第二絕緣體之間的各區域中的互相鄰接的第一區域及第二區域內，沿所述第一方向延伸並分別包含半導體主體；以及 多個層間連接點，分別將所述多個柱狀體中的任一者與所述多條位元線中的任一者連接， 所述多條位元線包括於所述第三方向上依次並排的第一位元線、第二位元線、第三位元線、及第四位元線， 所述多個柱狀體包括於所述第二方向上依次並排的第一柱狀體、第二柱狀體、第三柱狀體、第四柱狀體、第五柱狀體、第六柱狀體、第七柱狀體、及第八柱狀體， 所述第一柱狀體以自所述第一方向觀察時與所述第一位元線重疊的方式配置， 所述第二柱狀體以自所述第一方向觀察時與所述第三位元線重疊的方式配置， 所述第三柱狀體以自所述第一方向觀察時與所述第二位元線重疊的方式配置， 所述第四柱狀體以自所述第一方向觀察時與所述第四位元線重疊的方式配置， 所述第五柱狀體以自所述第一方向觀察時與所述第二位元線重疊的方式配置， 所述第六柱狀體以自所述第一方向觀察時與所述第四位元線重疊的方式配置， 所述第七柱狀體以自所述第一方向觀察時與所述第一位元線重疊的方式配置， 所述第八柱狀體以自所述第一方向觀察時與所述第三位元線重疊的方式配置， 所述第一柱狀體電性連接於所述第一位元線， 所述第二柱狀體電性連接於所述第三位元線， 所述第三柱狀體電性連接於所述第二位元線， 所述第四柱狀體電性連接於所述第四位元線， 所述第五柱狀體電性連接於所述第二位元線， 所述第六柱狀體電性連接於所述第四位元線， 所述第七柱狀體電性連接於所述第一位元線， 所述第八柱狀體電性連接於所述第三位元線。
  2. 如請求項1所述的半導體記憶裝置，其中，於相鄰的所述第一絕緣體之間，所述第一區域與所述第二區域沿著所述第二方向交替地反覆配置。
  3. 如請求項1或請求項2所述的半導體記憶裝置，其中，分別與所述第二柱狀體及所述第三柱狀體連接的所述層間連接點彼此的所述第二方向上的間隔、以及分別與所述第六柱狀體及所述第七柱狀體連接的所述層間連接點彼此的所述第二方向上的間隔較分別與所述第一柱狀體及所述第二柱狀體連接的所述層間連接點彼此的所述第二方向上的間隔、分別與所述第三柱狀體及所述第四柱狀體連接的所述層間連接點彼此的所述第二方向上的間隔、分別與所述第四柱狀體及所述第五柱狀體連接的所述層間連接點彼此的所述第二方向上的間隔、分別與所述第五柱狀體及所述第六柱狀體連接的所述層間連接點彼此的所述第二方向上的間隔、分別與所述第七柱狀體及所述第八柱狀體連接的所述層間連接點彼此的所述第二方向上的間隔大。
  4. 如請求項1或請求項2所述的半導體記憶裝置，其中，所述多個層間連接點以如下間隔全部成為相同大小的方式配置： 分別與所述第一柱狀體及所述第二柱狀體連接的所述層間連接點彼此的所述第二方向上的間隔、 分別與所述第三柱狀體及所述第四柱狀體連接的所述層間連接點彼此的所述第二方向上的間隔、 分別與所述第四柱狀體及所述第五柱狀體連接的所述層間連接點彼此的所述第二方向上的間隔、 分別與所述第五柱狀體及所述第六柱狀體連接的所述層間連接點彼此的所述第二方向上的間隔、以及 分別與所述第七柱狀體及所述第八柱狀體連接的所述層間連接點彼此的所述第二方向上的間隔。
  5. 如請求項1或請求項2所述的半導體記憶裝置，所述多個柱狀體於自所述第一方向俯視時以大致等間距配置。
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