TW202335199A - 半導體封裝 - Google Patents

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TW202335199A
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semiconductor
packaging substrate
die
connection
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李滿浩
金京範
吳瓊碩
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南韓商三星電子股份有限公司
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Abstract

一種半導體封裝包括：封裝基板；電源模組，位於封裝基板的第一表面上；連接器，位於封裝基板的第一表面上，連接器與電源模組水平間隔開；第一半導體晶片，位於封裝基板的與第一表面相對的第二表面上；以及第一散熱器，位於封裝基板的第二表面上，第一散熱器覆蓋第一半導體晶片。第一半導體晶片與電源模組垂直交疊，並且第一半導體晶片藉由封裝基板而電性連接至電源模組。

Description

半導體封裝
本揭露是有關於一種半導體封裝，且更具體而言，是有關於一種具有電源模組的半導體封裝。 [相關申請案的交叉參考]
本申請案主張於2022年2月15日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0019527號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
本揭露是有關於一種半導體封裝，且更具體而言，是有關於一種具有電源模組的半導體封裝。
隨著具有更高縮緊密度（packing density）的更薄、更輕且更小的電子產品的快速發展，電子工業近來已轉向更小且更薄的印刷電路板。多功能性及大量資料收發功能連同電子裝置的可攜性使得複雜的印刷電路板設計成為必要。因此，對包括電力供應電路、接地電路、訊號電路等在內的多層式印刷電路板的需求已增加。
在多層式印刷電路板上安裝有例如中央處理單元及電源積體電路等各種半導體晶片。當此類半導體晶片在使用中運作時，此類半導體晶片會產生高溫熱量。所述高溫熱量可能導致半導體晶片過載，從而導致其故障。
一個態樣是提供一種電性性質提高的半導體封裝。
另一態樣是提供一種緊湊型半導體封裝。
另一態樣是提供一種結構穩定性提高的半導體封裝。
所述態樣並非僅限於以上所提及的態樣，並且熟習此項技術者根據以下說明將清楚地理解以上未提及的其他態樣。
根據一些實施例，一種半導體封裝可包括：封裝基板；電源模組，位於封裝基板的第一表面上；連接器，位於封裝基板的第一表面上，連接器與電源模組水平間隔開；第一半導體晶片，位於封裝基板的與第一表面相對的第二表面上；以及第一散熱器，位於封裝基板的第二表面上，第一散熱器覆蓋第一半導體晶片，其中第一半導體晶片的至少一部分與電源模組垂直交疊，並且其中第一半導體晶片藉由封裝基板而電性連接至電源模組。
根據一些實施例，一種半導體封裝可包括：封裝基板，具有中心區及位於中心區的相對側上的周邊區，周邊區位於封裝基板的外邊緣處；電源模組，位於中心區上及封裝基板的第一表面上；散熱器，位於封裝基板的第二表面上；第一連接基板，位於封裝基板與散熱器之間，並具有穿透第一連接基板的第一開口；第一半導體晶片，位於封裝基板的第二表面上及第一連接基板的第一開口中；以及第一介電層，位於第一開口中並填充第一連接基板與第一半導體晶片之間的空間，其中第一半導體晶片的主動面與封裝基板接觸，並且其中第一半導體晶片藉由封裝基板而電性連接至電源模組。
根據一些實施例，一種半導體封裝可包括：封裝基板，具有中心區及位於中心區的相對側上的周邊區，周邊區位於封裝基板的外邊緣處；電源模組，位於中心區上及封裝基板的第一表面上；連接器，位於周邊區上及封裝基板的第一表面上；第一半導體晶片，位於封裝基板的第二表面上；以及第一介電層，位於封裝基板上並圍繞第一半導體晶片。第一半導體晶片可包括：第一中介層，位於封裝基板上；晶粒堆疊，位於第一中介層上並且包括多個垂直堆疊的第一晶粒；第二晶粒，位於第一中介層上並與晶粒堆疊水平間隔開；以及模製層，位於第一中介層上並圍繞晶粒堆疊及第二晶粒，模製層暴露出晶粒堆疊的頂表面。半導體封裝可藉由耦合至連接器的纜線而連接至外部裝置。
以下將參照附圖來闡述根據本發明概念的半導體封裝。
圖1至圖3為示出根據一些實施例的半導體封裝的剖視圖。
參照圖1，可設置封裝基板100。封裝基板100可為重佈線基板。封裝基板100可包括一或多個彼此堆疊的基板佈線層。所述基板佈線層中的每一者可包括基板介電圖案110及位於基板介電圖案110中的基板佈線圖案120。一個基板佈線層的基板佈線圖案120可電性連接至鄰近基板佈線層的基板佈線圖案120。在下文中，將以舉例方式選擇一個基板佈線層來闡述封裝基板100的配置。
在一些實施例中，基板介電圖案110可包含介電聚合物或可光成像介電質（photo-imageable dielectric，PID）。舉例而言，所述可光成像介電質可包括選自光敏聚醯亞胺、聚苯並噁唑（polybenzoxazole，PBO）、酚醛聚合物及苯並環丁烯聚合物中的至少一者。在一些實施例中，基板介電圖案110可包含介電材料。舉例而言，基板介電圖案110可包含氧化矽（SiO）、氮化矽（SiN）、氮氧化矽（SiON）或介電聚合物。
基板佈線圖案120可設置於基板介電圖案110上。基板佈線圖案120可在基板介電圖案110上水平延伸。基板佈線圖案120可為用於在基板佈線層中進行重佈線的組件。基板佈線圖案120可包含導電材料。舉例而言，基板佈線圖案120可包含銅（Cu）。
基板佈線圖案120可具有鑲嵌結構。舉例而言，基板佈線圖案120可具有彼此一體連接的頭部部分與尾部部分。頭部部分與尾部部分之間可能無介面。在此種配置中，連接至尾部部分的頭部部分的寬度可大於尾部部分的寬度。因此，基板佈線圖案120的頭部部分及尾部部分可具有T形橫截面。
基板佈線圖案120的頭部部分可為在封裝基板100中對佈線線路進行水平擴展的線或接墊部。頭部部分可設置於基板介電圖案110的頂表面上。舉例而言，頭部部分可突出至基板介電圖案110的頂表面上。基板佈線層中位於最上方的一個基板佈線層中的基板佈線圖案120的頭部部分可與第一基板接墊122及第二基板接墊124對應，第一基板接墊122用於將隨後闡述的電源模組200安裝於封裝基板100上，第二基板接墊124用於將隨後闡述的連接器300安裝於封裝基板100上。電源模組200可藉由第一基板接墊122、封裝基板100中的佈線線路及第二基板接墊124而電性連接至連接器300，並且可藉由連接器300而收發電源訊號及輸入/輸出訊號中的一或多者。第一基板接墊122可設置於封裝基板100的中心區CR上，且第二基板接墊124可設置於封裝基板100的周邊區PR上。
基板佈線圖案120的尾部部分可為用於在封裝基板100中垂直連接佈線線路的通孔部。尾部部分可連接至頭部部分的底表面。尾部部分可耦合至設置於其之下的另一基板佈線層。舉例而言，基板佈線圖案120的尾部部分可自頭部部分的底表面延伸，並且可穿透基板介電圖案110以耦合至設置於所述尾部部分下方的另一基板佈線層中的基板佈線圖案的頭部部分。基板佈線層中位於最下方的基板佈線層中的基板佈線圖案120的尾部部分可暴露於基板介電圖案110的底表面上。最下方的基板佈線層中的基板佈線圖案120的暴露於基板介電圖案110的底表面上的尾部部分可與第三基板接墊126及第四基板接墊128對應，第三基板接墊126用於將隨後闡述的連接基板400安裝於封裝基板100上，第四基板接墊128用於將隨後闡述的半導體晶片500安裝於封裝基板100上。
第一保護層102可設置於最上方的基板佈線層上。第一保護層102可覆蓋最上方的基板介電圖案110的頂表面、第一基板接墊122及第二基板接墊124。第一保護層102可為用於保護封裝基板100的基板佈線層的組件。在此種配置中，第一基板接墊122及第二基板接墊124可由形成於第一保護層102中的凹陷暴露出。所述凹陷可為其上設置有耦合至第一基板接墊122及第二基板接墊124的端子的區域。第一保護層102可包含介電材料。舉例而言，第一保護層102可包含無機材料、有機材料、味之素構成膜（Ajinomoto Build-up Film，ABF）或介電聚合物，例如環氧樹脂系聚合物。
儘管圖中未示出，但最下方的基板佈線層下方可設置有第二保護層。第二保護層可覆蓋最下方的基板佈線層的底表面。第二保護層可包含介電材料。舉例而言，第二保護層可包含介電聚合物或光敏聚合物。
第二保護層可具有第四基板接墊，所述第四基板接墊電性連接至直接設置於第二保護層上的基板佈線層中的基板佈線圖案120的尾部部分（或者第三基板接墊126及第四基板接墊128）。第四基板接墊可掩埋於第二保護層中。第四基板接墊可暴露於第二保護層的頂表面及底表面上。以下說明將集中於圖1的實施例。
電源模組200可設置於封裝基板100上。電源模組200可設置於封裝基板100的頂表面100a上，使得電源模組200設置於封裝基板100的中心區CR上。電源模組200可為用於向半導體晶片500提供電力及接地的模組，此將在以下進行論述。舉例而言，在一些實施例中，電源模組200可包括電源管理積體電路（power management integrated circuit，PMIC）。在一些實施例中，電源模組200可包括用於驅動半導體晶片500的各種電子元件。舉例而言，電源模組200可包括射頻積體電路（radio frequency integrated circuit，RFIC）、或用於驅動RFIC的各種電子元件，例如數據機、收發器、功率放大器模組（power amplifier module，PAM）、頻率濾波器或低雜訊放大器（low noise amplifier，LNA）。
電源模組200可以面朝下的安置方式設置於封裝基板100上。舉例而言，電源模組200可具有被定向成朝向封裝基板100的前表面及與前表面相對的後表面。在以下說明中，用語「前表面」可被定義為指示半導體晶片或模組中的積體電路的上面形成有半導體晶片或模組的接墊的表面或主動面，而用語「後表面」可被定義為指示與前表面相對的表面。基於圖1所示的封裝基板100及電源模組200的位置，電源模組200的底表面可對應於電源模組200的前表面，且電源模組200的頂表面可對應於電源模組200的後表面。
電源模組200可具有設置於電源模組200的底表面上的一或多個模組接墊。模組接墊可電性連接至電源模組200中的積體裝置或積體電路。
電源模組200可安裝於封裝基板100上。電源模組200可覆晶安裝於封裝基板100上。舉例而言，電源模組200的前表面可被定向成朝向封裝基板100。在此種配置中，模組端子210可設置於電源模組200的模組接墊下方。電源模組200可藉由模組端子210而安裝至封裝基板100。在一些實施例中，模組端子210可設置於封裝基板100上。模組端子210可將電源模組200的模組接墊連接至封裝基板100的第一基板接墊122。與圖式所示者不同，在一些實施例中，電源模組200可打線接合至封裝基板100。舉例而言，電源模組200可以面朝上的安置方式設置於封裝基板100上，使得電源模組200的前表面對應於電源模組200的頂表面以允許模組接墊面朝上，並且電源模組200可藉由將電源模組200的模組接墊連接至封裝基板100的第一基板接墊122的接合線而電性連接至封裝基板100。
至少一個連接器300可設置於封裝基板100上。連接器300可設置於封裝基板100的頂表面100a上，使得連接器300設置於封裝基板100的周邊區PR上。連接器300可為用於允許半導體封裝收發外部訊號的模組。舉例而言，在一些實施例中，連接器300可為與外部纜線350耦合的插座。在一些實施例中，連接器300可為與外部裝置的引腳、引線框或凸塊耦合的插座或接墊。
連接器300可以面朝下的安置方式設置於封裝基板100上。舉例而言，連接器300可具有面向封裝基板100且上面設置有接墊或線的前表面，並且還可具有位置與封裝基板100相對的後表面，所述後表面具有與外部纜線350或外部裝置耦合的耦合部。
連接器300可具有設置於其底表面上的一或多個連接器接墊。所述連接器接墊可電性連接至連接器300中的積體裝置或積體電路。
連接器300可安裝於封裝基板100上。連接器300可覆晶安裝於封裝基板100上。舉例而言，連接器300的前表面可被定向成朝向封裝基板100。在此種配置中，連接器端子310可設置於連接器300的連接器接墊下方。連接器300可藉由連接器端子310而安裝至封裝基板100。在一些實施例中，連接器端子310可設置於封裝基板100上。連接器端子310可將連接器300的連接器接墊連接至封裝基板100的第二基板接墊124。與圖式所示者不同，在一些實施例中，連接器300可打線接合至封裝基板100。舉例而言，連接器接墊可設置於連接器300的後表面上使連接器接墊與耦合部間隔開，並且連接器300可藉由將連接器300的連接器接墊連接至封裝基板100的第二基板接墊124的接合線而電性連接至封裝基板100。
根據一些實施例，由於連接器300及電源模組200皆耦合至一個封裝基板100，因此電源模組200藉由其接收外部電力或訊號的電性路徑可縮短。因此，根據一些實施例的半導體封裝的電性性質可改善。
仍參照圖1，連接基板400可設置於封裝基板100的底表面100b上。連接基板400可具有貫穿其中的開口402。舉例而言，開口402可被成形為如同對連接基板400的頂表面與底表面進行連接的開孔。開口402可定位於封裝基板100的中心區CR上。連接基板400的頂表面可與封裝基板100的底表面100b接觸。連接基板400可與在半導體晶片500的一側上連接至封裝基板100的垂直連接端子對應，此將在以下進行論述。
連接基板400可包括基礎層410及導電構件420，導電構件420是設置於基礎層410中的佈線圖案。基礎層410可包含例如氧化矽（SiO）。導電構件420可設置成較開口402更靠近連接基板400的外側。換言之，導電構件420可設置於開口402的側面，位於開口402與連接基板400的外側之間。
導電構件420可包括上部接墊422、通孔424及下部接墊426。上部接墊422可設置於連接基板400的上部部分上。上部接墊422可暴露於連接基板400的頂表面上。上部接墊422可電性連接至封裝基板100的第三基板接墊126。舉例而言，連接基板400的上部接墊422可與封裝基板100接觸，並且可耦合至封裝基板100的第三基板接墊126。下部接墊426可設置於連接基板400的底表面上。通孔424可穿透基礎層410，並且可將上部接墊422電性連接至下部接墊426。
圖1繪示了連接基板400的上部接墊422直接耦合至封裝基板100的第三基板接墊126，但實施例並非僅限於此。可使用設置於上部接墊422上的例如焊球或焊料凸塊等端子來將連接基板400安裝於封裝基板100的第三基板接墊126上。以下說明將集中於圖1的實施例。
至少一個半導體晶片500可設置於封裝基板100的底表面100b上。半導體晶片500可設置於連接基板400的開口402中。當在平面圖中觀察時，半導體晶片500可具有較開口402的平面形狀小的平面形狀。舉例而言，半導體晶片500可與開口402的內壁間隔開。當在平面圖中觀察時，半導體晶片500可定位於封裝基板100的中心區CR上。在此種配置中，半導體晶片500的至少一部分可與電源模組200垂直交疊。半導體晶片500可以面朝下的安置方式設置。半導體晶片500可具有被定向成朝向封裝基板100的頂表面500a及與頂表面500a相對的底表面500b。頂表面500a可為半導體晶片500的主動面。底表面500b可為半導體晶片500的非主動面。半導體晶片500的頂表面500a可與封裝基板100的底表面100b接觸。半導體晶片500的底表面500b可位於與連接基板400的底表面的水平高度實質上相同的水平高度處。然而，實施例並非僅限於此，且半導體晶片500的底表面500b可位於較連接基板400的底表面的水平高度高或低的水平高度處。在一些實施例中，半導體晶片500可為應用處理器（application processor，AP）晶片。舉例而言，半導體晶片500可為包括邏輯晶粒及記憶體晶粒的複合晶片。
半導體晶片500可包括設置於其上部部分上的晶片接墊510。晶片接墊510可電性連接至封裝基板100的第四基板接墊128。舉例而言，半導體晶片500的晶片接墊510可與封裝基板100接觸，並耦合至封裝基板100的第四基板接墊128。半導體晶片500可藉由封裝基板100而連接至電源模組200及連接器300。
根據一些實施例，由於電源模組200、連接器300及半導體晶片500皆可耦合至一個封裝基板100，因此半導體封裝可具有短的電性連接路徑。此外，由於電源模組200與半導體晶片500分別設置於封裝基板100的頂表面100a與底表面100b上從而彼此垂直交疊，因此封裝基板100可在其中具有在電源模組200與半導體晶片500之間進行連接的最小化的水平電性路徑。因此，電源模組200與半導體晶片500之間的電性路徑可極短，並且根據一些實施例的半導體封裝的電性性質可提高。此外，封裝基板100的相對表面可用作用於安裝裝置的區域，且具體而言，一個封裝基板100可在其上設置有半導體晶片500、用於外部連接的連接器300及用於電力供應的電源模組200，因此根據一些實施例的半導體封裝可提供緊湊型半導體封裝。
介電層600可設置於封裝基板100的底表面100b上。在開口402中，介電層600可填充連接基板400與半導體晶片500之間的空間。介電層600的最上方表面可與封裝基板100的底表面100b接觸。在此種配置中，介電層600的最上方表面可位於與連接基板400的頂表面的水平高度及半導體晶片500的頂表面500a的水平高度相同的水平高度處。介電層600的底表面可位於與連接基板400的底表面的水平高度及半導體晶片500的底表面500b的水平高度相同的水平高度處。介電層600可暴露出半導體晶片500的底表面500b。介電層600可包含介電材料。舉例而言，介電層600可包含環氧樹脂模製化合物（epoxy molding compound，EMC）。
圖1繪示了連接基板400設置於封裝基板100的底表面100b上，但實施例並非僅限於此。如圖2所示，在一些實施例中，半導體封裝可包括使用介電層來代替基礎層410及導電構件420的連接基板。在一些實施例中，可省略連接基板400。
參照圖2，在一些實施例中，封裝基板100可在封裝基板100的底表面100b上設置有圍繞半導體晶片500的介電層600。亦即，介電層600可具有與封裝基板100的外側表面共面的外側表面。介電層600可暴露出半導體晶片500的底表面500b。
在此種配置中，半導體封裝可包括貫穿電極610。貫穿電極610可設置成與半導體晶片500水平間隔開。舉例而言，貫穿電極610可與在半導體晶片500的一側上連接至封裝基板100的垂直連接端子對應。貫穿電極610可設置於半導體晶片500與介電層600的外側表面之間。貫穿電極610可垂直穿透介電層600。貫穿電極610可耦合至封裝基板100的第三基板接墊126。貫穿電極610可包括金屬柱。儘管圖中未示出，但貫穿電極610可具有隨著距封裝基板100的距離增加而增加的寬度。
儘管圖中未示出，但在貫穿電極610與介電層600之間可設置有晶種/障壁層。舉例而言，所述晶種/障壁層可覆蓋貫穿電極610的底表面或側表面。
返回參照圖1，散熱器700可設置於連接基板400及半導體晶片500上。舉例而言，散熱器700可被設置成與連接基板400的底表面及半導體晶片500的底表面500b接觸。散熱器700可包括散熱片（heat sink）。散熱器700可向外排放自半導體晶片500產生的熱量。返回參照圖2，在省略了連接結構的配置中，散熱器700可設置於介電層600及半導體晶片500上。在一些實施例中，可省略散熱器700。
散熱器700可藉由黏著膜710而貼合至連接基板400及半導體晶片500，或者如圖2的實施例所示，散熱器可藉由黏著膜710而貼合至介電層600及半導體晶片500。舉例而言，黏著膜710可覆蓋連接基板400的底表面及半導體晶片500的底表面500b。在此種配置中，連接基板400的下部接墊426可掩埋於黏著膜710中。在一些實施例中，可在半導體晶片500上省略黏著膜710。如圖3所示，在一些實施例中，散熱器700可藉由黏著膜710而貼合至連接基板400，並直接耦合至半導體晶片500的底表面500b。換言之，在一些實施例中，黏著膜710可不設置於連接基板與半導體晶片500的底表面500b之間，使得散熱器700直接耦合至半導體晶片500的底表面500b。黏著膜710可包含熱介面材料（thermal interface material，TIM），例如熱油脂。
根據一些實施例，由於電源模組200及連接器300設置於封裝基板100的頂表面100a上，並且由於半導體晶片500設置於封裝基板100的底表面100b上，因此半導體封裝可藉由連接器300而耦合至外部裝置，而無需安裝於單獨的基板上。因此，散熱器700可設置於半導體晶片500的後表面（對應於圖1的實施例中的底表面500b）上，並且根據一些實施例的半導體封裝可提高熱輻射效率。因此，根據一些實施例的半導體封裝的操作穩定性可提高。
圖4及圖5為示出根據一些實施例的半導體封裝的剖視圖。圖6為示出根據一些實施例的半導體封裝的平面圖。在接下來的實施例中，與參照圖1至圖3論述的組件相同的組件被賦予相同的參考編號，並且為闡述方便及簡潔起見，對其不再予以贅述。以下說明將集中於圖1至圖3的實施例與以下論述的其他實施例之間的差異。
參照圖4，連接基板400可設置於封裝基板100的底表面100b上。連接基板400可具有貫穿其中的開口402。連接基板400的底表面可與封裝基板100的底表面100b接觸。
連接基板400可包括基礎層410及導電構件420，導電構件420是設置於基礎層410中的佈線圖案。導電構件420可設置成較開口402更靠近連接基板400的外側。
導電構件420可包括上部接墊422、通孔424、下部接墊426及一或多個被動元件428。上部接墊422可設置於連接基板400的上部部分上。上部接墊422可電性連接至封裝基板100的第三基板接墊126。下部接墊426可設置於連接基板400的底表面上。通孔424可穿透基礎層410，並且可將上部接墊422電性連接至下部接墊426。
被動元件428可設置於半導體晶片500的一側上。被動元件428可設置於基礎層410中。在一些實施例中，被動元件428可為電容器。舉例而言，被動元件428可具有頂部電極TE及底部電極BE。頂部電極TE及底部電極BE可各自連接至導電構件420的導電圖案。舉例而言，在一些實施例中，頂部電極TE及底部電極BE中的一者可連接至通孔424中的一者，而頂部電極TE及底部電極BE中的另一者可為設置於基礎層410中的水平線路的一部分。在一些實施例中，被動元件428可為電感器或電阻器。被動元件428可藉由導電構件420及封裝基板100而連接至半導體晶片500。
類似於圖2的實施例，半導體封裝可省略連接基板400。在此種配置中，如圖5所示，一或多個被動元件428’可設置於半導體晶片500的一側上。被動元件428’可設置於介電層600中。被動元件428’可包括頂部電極TE、底部電極BE以及位於頂部電極TE與底部電極BE之間的介電層DL。在一些實施例中，頂部電極TE可具有中空的杯形狀或杯形狀。在一些實施例中，頂部電極TE可具有圓柱形狀。頂部電極TE可耦合至封裝基板100的第三基板接墊126。封裝基板100可在封裝基板的底表面100b上設置有共形地覆蓋頂部電極TE的介電層DL。底部電極BE可共形地覆蓋介電層DL。
參照圖4至圖6，半導體晶片500可在半導體晶片500的一側上設置有上面設置有貫穿電極（參見圖5的610）或連接基板（參見圖4的400）的用於垂直連接的垂直線路的區域，並且可在半導體晶片500的另一側上設置有上面設置有被動元件428或428’但既未設置貫穿電極610也未設置連接基板400的垂直線路的區域。
根據一些實施例，被動元件428或428’可設置於上面既未設置貫穿電極610也未設置連接基板400的垂直線路的空的區域上，並且可不使用單獨的電性連接來形成被動元件428或428’。因此，根據一些實施例的半導體封裝的大小可變得緊湊。此外，由於被動元件428或428’、半導體晶片500及電源模組200皆安裝於一個封裝基板100上，因此根據一些實施例的半導體封裝可在其中具有短的電性路徑。
圖7及圖8為示出根據一些實施例的半導體封裝的剖視圖。
返回參照圖7，第一連接基板400-1可設置於封裝基板100的底表面100b上。第一連接基板400-1可具有貫穿其中的第一開口402-1。第一連接基板400-1的頂表面可與封裝基板100的底表面100b接觸。
第一連接基板400-1可具有與參照圖1至圖6論述的連接基板400的配置實質上相同或類似的配置。第一連接基板400-1可包括第一基礎層410-1及第一導電構件420-1，第一導電構件420-1是設置於第一基礎層410-1中的佈線圖案。第一導電構件420-1可設置成較第一開口402-1更靠近第一連接基板400-1的外側。
第一導電構件420-1可包括第一上部接墊422-1、第一通孔424-1、第一下部接墊426-1及一或多個被動元件428。第一上部接墊422-1可設置於第一連接基板400-1的上部部分上。第一上部接墊422-1可電性連接至封裝基板100的第三基板接墊126。第一下部接墊426-1可設置於第一連接基板400-1的底表面上。第一通孔424-1可穿透第一基礎層410-1，並且可將第一上部接墊422-1電性連接至第一下部接墊426-1。被動元件428可設置於第一基礎層410-1中。
至少一個第一半導體晶片500-1可設置於封裝基板100的底表面100b上。第一半導體晶片500-1可具有與參照圖1至圖6論述的半導體晶片500的配置實質上相同或類似的配置。第一半導體晶片500-1可設置於第一連接基板400-1的第一開口402-1中。第一半導體晶片500-1可包括設置於其上部部分上的第一晶片接墊510-1。第一晶片接墊510-1可電性連接至封裝基板100的第四基板接墊128。
第一介電層600-1可設置於封裝基板100的底表面100b上。第一介電層600-1可填充第一連接基板400-1與第一半導體晶片500-1之間的空間。在一些實施例中，第一介電層600-1可覆蓋第一連接基板400-1的底表面及第一半導體晶片500-1的底表面。在一些實施例中，第一介電層600-1的底表面可位於與第一連接基板400-1的底表面的水平高度及第一半導體晶片500-1的底表面的水平高度相同的水平高度處。
佈線層800可設置於第一連接基板400-1及第一半導體晶片500-1上。舉例而言，佈線層800可被設置成與第一介電層600-1的底表面接觸。當第一介電層600-1的底表面位於與第一連接基板400-1的底表面的水平高度及第一半導體晶片500-1的底表面的水平高度相同的水平高度處時，佈線層800可被設置成與第一連接基板400-1的底表面及第一半導體晶片500-1的底表面接觸。
佈線層800可具有設置於佈線層800的頂表面上的第一中間接墊802，並且還可具有設置於佈線層800的底表面上的第二中間接墊804及第三中間接墊806。第一中間接墊802可穿透第一介電層600-1，以耦合至第一連接基板400-1的第一下部接墊426-1。第二中間接墊804可設置於佈線層800的底表面上的周邊區PR上，且第三中間接墊806可設置於佈線層800的底表面上的中心區CR上。第二中間接墊804可對應於如下所述上面安裝有第二連接基板400-2的接墊，並且第三中間接墊806可對應於如下所述上面安裝有第二半導體晶片500-2的接墊。
第二連接基板400-2可設置於佈線層800的底表面上。第二連接基板400-2可具有穿透其中的第二開口402-2。第二連接基板400-2的頂表面可與佈線層800的底表面接觸。
第二連接基板400-2可具有與第一連接基板400-1的配置類似的配置。第二連接基板400-2可包括第二基礎層410-2及第二導電構件420-2，第二導電構件420-2是設置於第二基礎層410-2中的佈線圖案。第二導電構件420-2可設置成較第二開口402-2更靠近第二連接基板400-2的外側。第二導電構件420-2可與將熱量自第一半導體晶片500-1傳遞至散熱器700的虛設圖案對應，此將在以下進行論述。
第二導電構件420-2可包括第二上部接墊422-2、第二貫通孔424-2及第二下部接墊426-2。第二上部接墊422-2可設置於第二連接基板400-2的上部部分上。第二上部接墊422-2可電性連接至佈線層800的第二中間接墊804。第二下部接墊426-2可設置於第二連接基板400-2的底表面上。第二貫通孔424-2可穿透第二基礎層410-2，並且可將第二上部接墊422-2電性連接至第二下部接墊426-2。
至少一個第二半導體晶片500-2可設置於佈線層800的底表面上。第二半導體晶片500-2可具有與第一半導體晶片500-1的配置類似的配置。第二半導體晶片500-2可設置於第二連接基板400-2的第二開口402-2中。第二半導體晶片500-2可包括設置於其上部部分上的第二晶片接墊510-2。第二晶片接墊510-2可電性連接至佈線層800的第三中間接墊806。
第二介電層600-2可設置於佈線層800的底表面上。第二介電層600-2可填充第二連接基板400-2與第二半導體晶片500-2之間的空間。第二介電層600-2的底表面可位於與第二連接基板400-2的底表面的水平高度及第二半導體晶片500-2的底表面的水平高度相同的水平高度處。第二介電層600-2可暴露出第二半導體晶片500-2的底表面。
散熱器700可設置於第二連接基板400-2及第二半導體晶片500-2上。舉例而言，散熱器700可被設置成與第二連接基板400-2的底表面及第二半導體晶片500-2的底表面接觸。在此種配置中，佈線層800可被定位於散熱器700與第一連接基板400-1及第一半導體晶片500-1兩者之間，並且第二連接基板400-2及第二半導體晶片500-2可被定位於佈線層800與散熱器700之間。散熱器700可包括散熱片。散熱器700可向外排放自第二半導體晶片500-2或者第一半導體晶片500-1及第二半導體晶片500-2產生的熱量。在一些實施例中，可省略散熱器700。
圖7繪示了封裝基板100在封裝基板100的底表面100b上設置有第一連接基板400-1及第二連接基板400-2，但實施例並非僅限於此。如圖8所示，半導體封裝可不包括連接基板。
參照圖8，封裝基板100可在封裝基板100的底表面100b上設置有圍繞第一半導體晶片500-1的第一介電層600-1。第一介電層600-1可暴露出第一半導體晶片500-1的底表面。
半導體封裝可包括第一貫穿電極610-1。第一貫穿電極610-1可設置於第一半導體晶片500-1與第一介電層600-1的外側表面之間。第一貫穿電極610-1可垂直穿透第一介電層600-1。第一貫穿電極610-1可耦合至封裝基板100的第三基板接墊126及佈線層800的第一中間接墊802。
一或多個被動元件428’可設置於第一半導體晶片500-1的一側上。被動元件428’可設置於第一介電層600-1中。被動元件428’可包括頂部電極TE、底部電極BE以及位於頂部電極TE與底部電極BE之間的介電層DL。
佈線層800可在佈線層800的底表面上設置有圍繞第二半導體晶片500-2的第二介電層600-2。第二介電層600-2可暴露出第二半導體晶片500-2的底表面。
半導體封裝可包括第二貫穿電極610-2。第二貫穿電極610-2可設置於第二半導體晶片500-2與第二介電層600-2的外側表面之間。第二貫穿電極610-2可垂直穿透第二介電層600-2。第二貫穿電極610-2可耦合至佈線層800的第二中間接墊804。第二貫穿電極610-2可為將熱量自第一半導體晶片500-1傳遞至散熱器700的垂直虛設端子。
根據一些實施例，封裝基板100的相對表面可用作元件安裝區域，並且半導體晶片500-1及500-2可堆疊於封裝基板100的一個表面上。此外，被動元件428或428’可使用連接基板400-1及400-2中的佈線線路來形成，用於半導體晶片500-1及500-2的垂直連接。在此種配置中，根據一些實施例的半導體封裝可提供具有高整合度的緊湊型半導體封裝。
圖9為示出根據一些實施例的半導體封裝的半導體晶片的剖視圖。圖10為示出根據一些實施例的半導體封裝的剖視圖。
參照圖9及圖10，半導體晶片500可為包括邏輯晶粒及記憶體晶粒的複合晶片。舉例而言，半導體晶片500可為包括堆疊晶粒的晶片。以下將詳細闡述半導體晶片500的實例。參照圖9論述的半導體晶片500僅為根據一些實施例的半導體晶片500的說明性實例，並且根據各種實施例的半導體封裝中所包括的半導體晶片500並非僅限於參照圖9論述的半導體晶片500。
可設置晶片中介層1100。晶片中介層1100可包括至少兩個佈線層。舉例而言，可設置彼此堆疊的佈線層。所述佈線層中的每一者可包括介電圖案及掩埋於介電圖案中的佈線圖案。佈線層中位於最下方的一個佈線層可具有電性連接至佈線層的第一中介層接墊1110。第一中介層接墊1110可對應於參照圖1至圖6論述的半導體晶片500的晶片接墊510。第一中介層接墊1110可暴露於晶片中介層1100的底表面上。佈線層中位於最上方的一個佈線層可具有電性連接至佈線層的第二中介層接墊1120及第三中介層接墊1130。第二中介層接墊1120及第三中介層接墊1130可暴露於晶片中介層1100的頂表面上。第二中介層接墊1120可為上面安裝有將在以下論述的晶粒堆疊DS的接墊，且第三中介層接墊1130可為上面安裝有將在以下論述的第二晶粒1300的接墊。
晶粒堆疊DS可設置於晶片中介層1100上。晶粒堆疊DS可包括基礎基板、堆疊於所述基礎基板上的第一晶粒1220及圍繞第一晶粒1220的第一模製層1230。以下將詳細闡述晶粒堆疊DS的配置。
基礎基板可為基礎晶粒1210。舉例而言，基礎基板可為由例如矽（Si）等半導體材料形成的晶圓級半導體基板。在以下所作的此說明中，基礎晶粒1210與基礎基板可指示同一組件，並且可被賦予同一參考編號。
基礎晶粒1210可包括基礎電路層1212及基礎貫通孔1214。基礎電路層1212可設置於基礎晶粒1210的底表面上。基礎電路層1212可包括積體電路。舉例而言，基礎電路層1212可為記憶體電路。更詳細而言，基礎晶粒1210可為記憶體晶片，例如動態隨機存取記憶體（dynamic random access memory，DRAM）、靜態隨機存取記憶體（static random access memory，SRAM）、磁性隨機存取記憶體（magnetic random access memory，MRAM）或快閃記憶體。基礎貫通孔1214可在垂直於基礎晶粒1210的頂表面的方向上穿透基礎晶粒1210。基礎貫通孔1214可電性連接至基礎電路層1212。基礎晶粒1210的底表面可為主動面。圖9繪示了基礎基板包括基礎晶粒1210，但實施例並非僅限於此。根據一些實施例，基礎基板可不包括基礎晶粒1210。舉例而言，基礎基板可為不包括積體電路的普通基板。
基礎晶粒1210可更包括保護層及第一連接端子1216。保護層可設置於基礎晶粒1210的底表面上，從而覆蓋基礎電路層1212。保護層可包含氮化矽（SiN）。第一連接端子1216可設置於基礎晶粒1210的底表面上。第一連接端子1216可電性連接至基礎電路層1212的積體電路。第一連接端子1216可自保護層暴露出。
第一晶粒1220可安裝於基礎晶粒1210上。舉例而言，第一晶粒1220及基礎晶粒1210可構成晶圓上晶片（chip-on-wafer，COW）結構。第一晶粒1220的寬度可小於基礎晶粒1210的寬度。
第一晶粒1220可包括第一電路層1222及第一貫通孔1224。第一電路層1222可包括記憶體電路。舉例而言，第一晶粒1220可為記憶體晶片，例如動態隨機存取記憶體（DRAM）、靜態隨機存取記憶體（SRAM）、磁性隨機存取記憶體（MRAM）或快閃記憶體。第一電路層1222可包括與基礎電路層1212的電路相同的電路，但本發明概念並非僅限於此。第一貫通孔1224可在垂直於第一晶粒1220的頂表面的方向上穿透第一晶粒1220。第一貫通孔1224可電性連接至第一電路層1222。第一晶粒1220的底表面可為主動面。第一晶粒1220可在其底表面上設置有晶粒凸塊1226。晶粒凸塊1226可夾置於基礎晶粒1210與第一晶粒1220之間並彼此電性連接。
可設置多個第一晶粒1220。舉例而言，多個第一晶粒1220可堆疊於基礎晶粒1210上。可堆疊八至三十二個第一晶粒1220。晶粒凸塊1226可相應地設置於第一晶粒1220上。在此種配置中，最上方的第一晶粒1220可不包括第一貫通孔1224。此外，最上方的第一晶粒1220的厚度可大於位於最上方的第一晶粒1220之下的其他第一晶粒1220的厚度。
儘管圖中未示出，但在第一晶粒1220之間可設置有黏著層。所述黏著層可包括非導電膜（non-conductive film，NCF）。所述黏著層可夾置於設置在第一晶粒1220之間的晶粒凸塊1226之間，藉此防止晶粒凸塊1226之間的電性短路。
第一模製層1230可設置於基礎晶粒1210的頂表面上。第一模製層1230可覆蓋基礎晶粒1210，並且可圍繞第一晶粒1220。第一模製層1230的頂表面可與最上方的第一晶粒1220的頂表面共面，並且最上方的第一晶粒1220可自第一模製層1230暴露出。第一模製層1230可包含介電聚合物材料。舉例而言，第一模製層1230可包含環氧樹脂模製化合物（EMC）。
可如上所述設置晶粒堆疊DS。晶粒堆疊DS可安裝於晶片中介層1100上。舉例而言，晶粒堆疊DS可藉由基礎晶粒1210的第一連接端子1216而耦合至晶片中介層1100的第二中介層接墊1120。第一連接端子1216可設置於基礎電路層1212與晶片中介層1100的第二中介層接墊1120之間。
第一底部填充層1218可設置於晶片中介層1100與晶粒堆疊DS之間。第一底部填充層1218可圍繞第一連接端子1216，同時填充晶片中介層1100與基礎晶粒1210之間的空間。
第二晶粒1300可設置於晶片中介層1100上。第二晶粒1300可被設置成與晶粒堆疊DS間隔開。第二晶粒1300的厚度可大於第一晶粒1220的厚度。第二晶粒1300可包含半導體材料，例如矽（Si）。第二晶粒1300可包括第二電路層1302。第二電路層1302可包括邏輯電路。舉例而言，第二晶粒1300可為邏輯晶粒。第二晶粒1300的底表面可為主動面，且第二晶粒1300的頂表面可為非主動面。第二晶粒1300可在其底表面上設置有第二連接端子1306。第二連接端子1306可電性連接至第二電路層1302的積體電路。
第二晶粒1300可安裝於晶片中介層1100上。舉例而言，第二晶粒1300可藉由第二連接端子1306而耦合至晶片中介層1100的第三中介層接墊1130。第二連接端子1306可設置於第二電路層1302與晶片中介層1100的第三中介層接墊1130之間。
第二底部填充層1308可設置於晶片中介層1100與第二晶粒1300之間。第二底部填充層1308可圍繞第二連接端子1306，同時填充晶片中介層1100與第二晶粒1300之間的空間。
第二模製層1400可設置於晶片中介層1100上。第二模製層1400可覆蓋晶片中介層1100的頂表面。第二模製層1400可圍繞晶粒堆疊DS及第二晶粒1300。第二模製層1400可暴露出晶粒堆疊DS的頂表面及第二晶粒1300的頂表面。第二模製層1400可包含介電材料。舉例而言，第二模製層1400可包含環氧樹脂模製化合物（EMC）。
如圖10所示，半導體晶片500可安裝於封裝基板100的底表面100b上。舉例而言，半導體晶片500可與封裝基板100的底表面100b接觸，並且半導體晶片500中所包括的晶片中介層1100的第一中介層接墊1110可耦合至封裝基板100的第四基板接墊128。
散熱器700可設置於連接基板400及半導體晶片500上。舉例而言，散熱器700可被設置成與連接基板400的底表面及半導體晶片500的底表面接觸。舉例而言，散熱器700可覆蓋半導體晶片500的第二晶粒1300及晶粒堆疊DS，並且在一些實施例中可藉由黏著膜710而貼合至晶粒堆疊DS的後表面及第二晶粒1300的後表面。
圖11為示出根據一些實施例的半導體封裝的剖視圖。
參照圖11，模組插座220可設置於封裝基板100上。模組插座220可設置於封裝基板的頂表面100a上，使得模組插座220設置於封裝基板100的中心區CR上。模組插座220可為與電源模組200耦合的插座。舉例而言，模組插座220可在模組插座220的上部部分上具有***孔，電源模組200與所述***孔接合。
模組插座220可安裝於封裝基板100上。模組插座220可覆晶安裝於封裝基板100上。模組插座220可在其之下設置有插座端子230。模組插座220可藉由插座端子230而安裝至封裝基板100。在一些實施例中，插座端子230可設置於封裝基板100上。插座端子230可將模組插座220的接墊連接至封裝基板100的第一基板接墊122。與圖11所示者不同，模組插座220可打線接合至封裝基板100。舉例而言，模組插座220可在模組插座220的頂表面上設置有與***孔間隔開的接墊，並且可藉由將模組插座220的接墊連接至封裝基板100的第二基板接墊124的接合線而電性連接至封裝基板100。
電源模組200可耦合至模組插座220。舉例而言，電源模組200可***至模組插座220的插孔中，以電性連接至模組插座220。電源模組200可藉由模組插座220而連接至封裝基板100。
至少一個中介層320可設置於封裝基板100上。中介層320可設置於封裝基板100的頂表面100a上，使得中介層320設置於封裝基板100的周邊區PR上。中介層320可對設置於其上的連接器300的連接進行重佈線。
中介層320可安裝於封裝基板100上。中介層320可覆晶安裝於封裝基板100上。舉例而言，中介層320可在其之下設置有中介層端子330。中介層320可藉由中介層端子330而安裝至封裝基板100。中介層端子330可將中介層320的接墊連接至封裝基板100的第二基板接墊124。與圖11所示者不同，中介層320可打線接合至封裝基板100。
至少一個連接器300可設置於中介層320上。連接器300可安裝於中介層320上。連接器300可覆晶安裝於中介層320上。舉例而言，連接器300的前表面可被定向成朝向中介層320。在此種配置中，連接器端子310可設置於連接器300的連接器接墊下方。連接器300可藉由連接器端子310而安裝至中介層320。在一些實施例中，連接器端子310可設置於中介層320上。與圖11所示者不同，連接器300可打線接合至中介層320。
根據各種實施例，半導體封裝可設置有模組插座220及中介層320中的一者或兩者。
圖12為示出根據一些實施例的半導體封裝的剖視圖。
參照圖12，半導體封裝可更包括固定構件900。固定構件900可垂直穿透封裝基板100、連接基板400及散熱器700。固定構件900可連接至設置於封裝基板100的頂表面100a上及散熱器700的底表面上的固定部910。固定部910可推動封裝基板100與散熱器700使其彼此抵靠，並且固定構件900可對封裝基板100及散熱器700進行固定。舉例而言，在一些實施例中，固定構件900可為介電質，並且固定部910可為擰入介電質中的螺釘。
根據一些實施例，固定構件900可對垂直堆疊的封裝基板100、連接基板400及散熱器700進行固定。因此，根據一些實施例的半導體封裝的結構穩定性可提高。此外，由於固定構件900推動散熱器700使其抵靠半導體晶片500，因此根據一些實施例的半導體封裝可提高自半導體晶片500藉由散熱器700的熱輻射效率。
圖13為示出根據一些實施例的半導體封裝的剖視圖。
參照圖13，第一散熱器700-1可設置於連接基板400及半導體晶片500上。第一散熱器700-1可被設置成與連接基板400的底表面及半導體晶片500的底表面500b接觸。第一散熱器700-1可藉由第一黏著膜710-1而貼合至連接基板400及半導體晶片500。
半導體封裝可更包括第二散熱器700-2。第二散熱器700-2可設置於電源模組200的頂表面上。第二散熱器700-2可被設置成與電源模組200的頂表面接觸。第二散熱器700-2可藉由第二黏著膜710-2而貼合至電源模組200。
根據一些實施例，第一散熱器700-1可用於排放自半導體晶片500產生的熱量，且第二散熱器700-2可用於排放自電源模組200產生的熱量。因此，根據一些實施例的半導體封裝的熱輻射效率可提高，並且操作穩定性可提高。
圖14為示出根據一些實施例的半導體封裝的剖視圖。圖15示出封裝基板、電源模組、連接器及半導體晶片之間的佈置的簡化立體圖，其示出根據一些實施例的半導體封裝。
參照圖14及圖15，可存在多個電源模組200及多個連接器300。所述多個電源模組200可在封裝基板100的中心區CR上佈置成多列及多行。封裝基板100可在中心區CR的任一側上的周邊區PR上設置有所述多個連接器300。舉例而言，電源模組200可定位於連接器300之間。
可設置多個半導體晶片500。所述多個半導體晶片500可設置於連接基板400的開口402中。在此種配置中，半導體晶片500的佈置可對應於電源模組200的佈置。舉例而言，單個電源模組200可與至少兩個半導體晶片500垂直交疊。單個電源模組200及與單個電源模組200交疊的交疊半導體晶片500可構成單個磚片（tile）。根據電源模組200的平面佈置，多個磚片亦可在封裝基板100的中心區CR上佈置成多列及多行。圖15繪示了半導體晶片500在一個電源模組200下方佈置成網格形狀，但實施例並非僅限於此。半導體晶片500可在一個電源模組200下方佈置成直線或各種配置。
圖16至圖23為示出根據一些實施例的半導體封裝的製作方法的剖視圖。
參照圖16，可設置連接基板400。連接基板400可包括基礎層410及導電構件420，導電構件420是設置於基礎層410中的佈線圖案。導電構件420可包括下部接墊426、通孔424及上部接墊422。在對半導體封裝的製作方法的此說明中，用語「下部」及「上部」可被定義為指示最終製作的結構中的接墊的位置，並且可能與中間製程中的接墊的位置無關。
可在連接基板400中形成開口402。可移除連接基板400的一部分，以形成穿透連接基板400的開口。舉例而言，可藉由實行例如鑽孔製程、雷射燒蝕製程或雷射切割製程等蝕刻製程來形成開口402。連接基板400的被移除的所述部分可為在後續製程中設置半導體晶片（參見圖17的500）的區帶。
可將連接基板400貼合至第一載體基板2000。舉例而言，第一載體基板2000可為包含金屬的導電基板或包含玻璃或聚合物的介電基板。可藉由設置於第一載體基板2000的頂表面上的黏著構件2010而將第一載體基板2000貼合至連接基板400的底表面。舉例而言，黏著構件2010可包括膠帶。
參照圖17，可在第一載體基板2000上設置半導體晶片500。可將半導體晶片500設置於連接基板400的開口402中。在此種配置中，半導體晶片500可被設置成允許半導體晶片500的主動面500a面向第一載體基板2000。
可在第一載體基板2000上形成介電層600。可藉由在連接基板400上塗佈介電材料來形成介電層600。所述介電材料可填充連接基板400與半導體晶片500之間的空間。此外，所述介電材料可覆蓋連接基板400的頂表面及半導體晶片500的非主動面500b。所述介電材料可包括介電聚合物，例如環氧樹脂模製化合物（EMC）。
參照圖18，可將第二載體基板2100貼合至介電層600。舉例而言，第二載體基板2100可為包含金屬的導電基板或包含玻璃或聚合物的介電基板。可藉由設置於第二載體基板2100的底表面上的黏著構件2110而將第二載體基板2100貼合至介電層600的頂表面。舉例而言，黏著構件2110可包括膠帶。
此後，可移除第一載體基板2000以暴露出連接基板400的底表面及半導體晶片500的主動面500a。當黏著構件2010存在於第一載體基板2000上時，黏著構件2010亦可與第一載體基板2000一起被移除。
參照圖19，可將第二載體基板2100翻轉。因此，連接基板400及半導體晶片500可被定位於第二載體基板2100上，並且半導體晶片500的主動面500a可被定向成朝上。
可在連接基板400及半導體晶片500上形成封裝基板100。舉例而言，可在連接基板400的頂表面上及半導體晶片500的主動面500a上形成基板介電圖案110及基板佈線圖案120，因此可製成封裝基板100。更詳細而言，可在連接基板400的頂表面上及半導體晶片500的主動面500a上形成介電層，可對介電層進行圖案化以暴露出連接基板400的上部接墊422並且還暴露出半導體晶片500的晶片接墊510，可在介電層下方形成導電層，並且可對導電層進行圖案化以形成基板佈線圖案120。因此，可形成一個基板佈線層，並且可重複實行上述製程以形成包括多個基板佈線層的封裝基板100。基板佈線圖案120可耦合至連接基板400的上部接墊422並耦合至半導體晶片500的晶片接墊510。基板佈線層中位於最上方的一個基板佈線層中的基板佈線圖案120可與第一基板接墊122及第二基板接墊124對應，第一基板接墊122用於將隨後論述的電源模組200安裝於封裝基板100上，第二基板接墊124用於將隨後論述的連接器300安裝於封裝基板100上。
此後，可在最上方的基板佈線層上形成介電層，且然後可形成凹陷以暴露出第一基板接墊122及第二基板接墊124，因此可形成第一保護層102。
參照圖20，可將電源模組200及連接器300安裝於封裝基板100上。電源模組200及連接器300可覆晶安裝於封裝基板100上。舉例而言，可將模組端子210設置於電源模組200的接墊上，可將電源模組200定位成允許模組端子210擱置在封裝基板100的第一基板接墊122上，且然後模組端子210可經歷迴焊製程以將電源模組200安裝於封裝基板100上。舉例而言，可將連接器端子310設置於連接器300的接墊上，可將連接器300定位成允許連接器端子310擱置在封裝基板100的第二基板接墊124上，且然後連接器端子310可經歷迴焊製程以將連接器300安裝於封裝基板100上。
在一些實施例中，如圖21所示，在將電源模組200及連接器300安裝於封裝基板100上之前，可預先將模組插座220及中介層320安裝於封裝基板100上。可藉由插座端子230將模組插座220安裝於封裝基板100的第一基板接墊122上，且可藉由中介層端子330將中介層320安裝於封裝基板100的第二基板接墊124上。此後，可將電源模組200耦合至模組插座220，並且可將連接器300安裝於中介層320上。在此種配置中，可製作出參照圖11論述的半導體封裝。以下說明將集中於圖20的實施例。
參照圖22，可移除第二載體基板2100，以暴露出連接基板400的底表面及半導體晶片500的非主動面500b。當黏著構件2110存在於第二載體基板2100上時，黏著構件2110亦可與第二載體基板2100一起被移除。
可將散熱器700貼合至連接基板400及半導體晶片500。舉例而言，可藉由黏著膜710將散熱器700貼合至連接基板400的被暴露出的底表面及半導體晶片500的被暴露出的非主動面500b。
上述製程可製作參照圖1論述的半導體封裝。
參照圖23，在圖22的結構上，可形成貫穿孔930以垂直穿透封裝基板100、連接基板400及散熱器700。貫穿孔930可被形成為與半導體晶片500間隔開。
此後，可將固定構件900***貫穿孔930中，且然後可在封裝基板100的頂表面100a上及散熱器700的底表面上形成耦合至固定構件900的固定部910。
上述製程可製作參照圖12論述的半導體封裝。
根據一些實施例的半導體封裝可被配置成使得電源模組、連接器及半導體晶片皆耦合至單個封裝基板，且因此半導體封裝可在其中具有短的電性路徑。此外，由於電源模組與半導體晶片分別位於封裝基板的相對表面上從而彼此垂直交疊，因此封裝基板可在其中具有最小化的水平電性路徑。因此，電源模組與半導體晶片之間的電性路徑可極短，並且半導體封裝的電性性質可提高。此外，封裝基板的相對表面可用作用於安裝裝置的區域，且具體而言，一個封裝基板可在上面設置有半導體晶片、用於外部連接的連接器及用於電力供應的電源模組，因此半導體封裝的大小可變小。
此外，由於電源模組及連接器設置於封裝基板的頂表面上，並且由於半導體晶片設置於封裝基板的底表面上，因此半導體封裝可藉由連接器而耦合至外部裝置，而無需安裝於單獨的基板上。因此，散熱器可設置於半導體晶片的後表面上，並且半導體封裝的熱輻射效率可提高。藉此，半導體封裝的操作穩定性可提高。
儘管已經結合附圖闡述了各種實施例，但此項技術中具有通常知識者將理解，在不背離如所附申請專利範圍中闡述的本揭露的精神及範圍的情況下，可作出形式及細節上的各種改變。因此，以上揭露的實施例應被視為說明性的而非限制性的。
100:封裝基板 100a:封裝基板的頂表面 100b:封裝基板的底表面 102:第一保護層 110:基板介電圖案 120:基板佈線圖案 122:第一基板接墊 124:第二基板接墊 126:第三基板接墊 128:第四基板接墊 200:電源模組 210:模組端子 220:模組插座 230:插座端子 300:連接器 310:連接器端子 320:中介層 330:中介層端子 350:外部纜線 400:連接基板 400-1:第一連接基板/連接基板 400-2:第二連接基板/連接基板 402:開口 402-1:第一開口 402-2:第二開口 410:基礎層 410-1:第一基礎層 410-2:第二基礎層 420:導電構件 420-1:第一導電構件 420-2:第二導電構件 422:上部接墊 422-1:第一上部接墊 422-2:第二上部接墊 424:通孔 424-1:第一通孔 424-2:第二貫通孔 426:下部接墊 426-1:第一下部接墊 426-2:第二下部接墊 428、428’:被動元件 500:半導體晶片 500-1:第一半導體晶片/半導體晶片 500-2:第二半導體晶片/半導體晶片 500a:半導體晶片的頂表面/主動面 500b:半導體晶片的底表面/非主動面 510:晶片接墊 510-1:第一晶片接墊 510-2:第二晶片接墊 600:介電層 600-1:第一介電層 600-2:第二介電層 610:貫穿電極 610-1:第一貫穿電極 610-2:第二貫穿電極 700:散熱器 700-1:第一散熱器 700-2:第二散熱器 710:黏著膜 710-1:第一黏著膜 710-2:第二黏著膜 800:佈線層 802:第一中間接墊 804:第二中間接墊 806:第三中間接墊 900:固定構件 910:固定部 930:貫穿孔 1100:晶片中介層 1110:第一中介層接墊 1120:第二中介層接墊 1130:第三中介層接墊 1210:基礎晶粒 1212:基礎電路層 1214:基礎貫通孔 1216:第一連接端子 1218:第一底部填充層 1220:第一晶粒 1222:第一電路層 1224:第一貫通孔 1226:晶粒凸塊 1230:第一模製層 1300:第二晶粒 1302:第二電路層 1306:第二連接端子 1308:第二底部填充層 1400:第二模製層 2000:第一載體基板 2010:黏著構件 2100:第二載體基板 2110:黏著構件 BE:底部電極 CR:中心區 DL:介電層 DS:晶粒堆疊 PR:周邊區 TE:頂部電極
圖1至圖5為示出根據一些實施例的半導體封裝的剖視圖。 圖6為示出根據一些實施例的半導體封裝的平面圖。 圖7及圖8為示出根據一些實施例的半導體封裝的剖視圖。 圖9為示出根據一些實施例的半導體封裝的半導體晶片的剖視圖。 圖10至圖14為示出根據一些實施例的半導體封裝的剖視圖。 圖15為示出根據一些實施例的半導體封裝的立體圖。 圖16至圖23為示出根據一些實施例的半導體封裝的製作方法的剖視圖。
100:封裝基板
100a:封裝基板的頂表面
100b:封裝基板的底表面
102:第一保護層
110:基板介電圖案
120:基板佈線圖案
122:第一基板接墊
124:第二基板接墊
126:第三基板接墊
128:第四基板接墊
200:電源模組
210:模組端子
300:連接器
310:連接器端子
350:外部纜線
400:連接基板
402:開口
410:基礎層
420:導電構件
422:上部接墊
424:通孔
426:下部接墊
500:半導體晶片
500a:半導體晶片的頂表面/主動面
500b:半導體晶片的底表面/非主動面
510:晶片接墊
600:介電層
700:散熱器
710:黏著膜
CR:中心區
PR:周邊區

Claims (20)

  1. 一種半導體封裝，包括： 封裝基板； 電源模組，在所述封裝基板的第一表面上； 連接器，在所述封裝基板的所述第一表面上，所述連接器與所述電源模組水平間隔開； 第一半導體晶片，在所述封裝基板的與所述第一表面相對的第二表面上；以及 第一散熱器，在所述封裝基板的所述第二表面上，所述第一散熱器覆蓋所述第一半導體晶片， 其中所述第一半導體晶片的至少一部分與所述電源模組垂直交疊，並且 其中所述第一半導體晶片藉由所述封裝基板而電性連接至所述電源模組。
  2. 如請求項1所述的半導體封裝，更包括： 介電層，在所述封裝基板的所述第二表面上，所述介電層圍繞所述第一半導體晶片；以及 貫穿電極，垂直穿過所述介電層並耦合至所述封裝基板， 其中所述第一半導體晶片的後表面暴露於所述介電層的一個表面上，並且 其中所述第一散熱器貼合至所述第一半導體晶片的所述後表面。
  3. 如請求項1所述的半導體封裝，更包括： 連接基板，在所述封裝基板的所述第二表面上，並且具有穿過所述連接基板的開口，所述第一半導體晶片在所述開口中；以及 介電層，在所述開口中並填充所述連接基板與所述第一半導體晶片之間的空間， 其中所述第一散熱器貼合至所述連接基板的一個表面及所述第一半導體晶片的後表面。
  4. 如請求項1所述的半導體封裝，更包括： 佈線層，在所述封裝基板的所述第二表面上並覆蓋所述第一半導體晶片，所述佈線層具有被定向成朝向所述第一半導體晶片的第三表面及被定向成朝向所述第一散熱器的第四表面； 垂直連接端子，在所述第一半導體晶片的一側上，所述垂直連接端子將所述封裝基板連接至所述佈線層；以及 第二半導體晶片，在所述佈線層的所述第四表面上， 其中所述第一散熱器在所述佈線層的所述第四表面上，並且覆蓋所述第二半導體晶片。
  5. 如請求項4所述的半導體封裝，更包括多個被動元件，所述多個被動元件在所述封裝基板與所述佈線層之間並且位於所述第一半導體晶片的另一側上，所述垂直連接端子不位於所述另一側上。
  6. 如請求項5所述的半導體封裝，其中 所述垂直連接端子包括貫通孔，或者所述垂直連接端子包括具有開口的連接基板，所述第一半導體晶片設置於所述開口中，並且 所述多個被動元件包括電容器、電感器或電阻器。
  7. 如請求項4所述的半導體封裝，更包括在所述第二半導體晶片的一側上的垂直虛設端子，所述垂直虛設端子將所述佈線層連接至所述第一散熱器。
  8. 如請求項1所述的半導體封裝，其中所述第一半導體晶片中的每一者包括： 第一中介層，在所述封裝基板上； 晶粒堆疊，在所述第一中介層上且包括多個垂直堆疊的第一晶粒；以及 第二晶粒，在所述第一中介層上，所述第二晶粒與所述晶粒堆疊水平間隔開。
  9. 如請求項1所述的半導體封裝，其中所述半導體封裝藉由耦合至所述連接器的纜線而連接至外部裝置。
  10. 如請求項1所述的半導體封裝，其中 所述電源模組及所述連接器覆晶安裝於所述封裝基板的所述第一表面上，並且 所述第一半導體晶片與所述封裝基板的所述第二表面接觸，並且所述第一半導體晶片的晶片接墊直接連接至所述封裝基板的基板接墊。
  11. 如請求項1所述的半導體封裝，更包括在所述第一半導體晶片的一側上的固定構件，所述固定構件穿過所述第一散熱器及所述封裝基板， 其中所述第一散熱器藉由所述固定構件而固定至所述封裝基板。
  12. 如請求項1所述的半導體封裝，更包括在所述封裝基板的所述第一表面上的模組插座， 其中所述電源模組連接至所述模組插座。
  13. 一種半導體封裝，包括： 封裝基板，具有中心區及在所述中心區的相對側上的周邊區，所述周邊區在所述封裝基板的外邊緣處； 電源模組，在所述中心區上及所述封裝基板的第一表面上； 散熱器，在所述封裝基板的第二表面上； 第一連接基板，在所述封裝基板與所述散熱器之間且具有穿過所述第一連接基板的第一開口； 第一半導體晶片，在所述封裝基板的所述第二表面上及所述第一連接基板的所述第一開口中；以及 第一介電層，在所述第一開口中並填充所述第一連接基板與所述第一半導體晶片之間的空間， 其中所述第一半導體晶片的主動面與所述封裝基板接觸，並且 其中所述第一半導體晶片藉由所述封裝基板而電性連接至所述電源模組。
  14. 如請求項13所述的半導體封裝，更包括在所述周邊區上及所述封裝基板的所述第一表面上的連接器，所述連接器與所述電源模組水平間隔開， 其中所述半導體封裝藉由耦合至所述連接器的纜線而連接至外部裝置。
  15. 如請求項14所述的半導體封裝，更包括在所述封裝基板的所述第一表面上的第一中介層， 其中所述連接器藉由所述第一中介層而電性連接至所述封裝基板。
  16. 如請求項13所述的半導體封裝，其中所述第一半導體晶片與所述電源模組垂直交疊。
  17. 如請求項13所述的半導體封裝，更包括： 佈線層，在所述第一連接基板與所述散熱器之間； 第二連接基板，在所述佈線層與所述散熱器之間，並具有穿過所述第二連接基板的第二開口； 第二半導體晶片，在所述佈線層上及所述第二連接基板的所述第二開口中；以及 第二介電層，在所述第二開口中且填充所述第二連接基板與所述第二半導體晶片之間的空間， 其中所述散熱器貼合至所述第二半導體晶片的後表面。
  18. 如請求項17所述的半導體封裝，其中 所述第一連接基板包括將所述封裝基板連接至所述佈線層的導電圖案，所述導電圖案在所述第一連接基板的第一區中，並且 所述第一連接基板更包括多個被動元件，所述多個被動元件在所述第一連接基板的與所述第一區間隔開的第二區上。
  19. 如請求項13所述的半導體封裝，其中 所述電源模組藉由所述電源模組與所述封裝基板之間的連接端子而安裝於所述封裝基板上，並且 所述第一半導體晶片的多個晶片接墊直接連接至所述封裝基板的多個基板接墊。
  20. 一種半導體封裝，包括： 封裝基板，具有中心區及在所述中心區的相對側上的周邊區，所述周邊區在所述封裝基板的外邊緣處； 電源模組，在所述中心區上及所述封裝基板的第一表面上； 連接器，在所述周邊區上及所述封裝基板的所述第一表面上； 第一半導體晶片，在所述封裝基板的第二表面上；以及 第一介電層，在所述封裝基板上並圍繞所述第一半導體晶片， 其中所述第一半導體晶片包括： 第一中介層，在所述封裝基板上； 晶粒堆疊，在所述第一中介層上且包括多個垂直堆疊的第一晶粒； 第二晶粒，在所述第一中介層上並與所述晶粒堆疊水平間隔開；以及 模製層，在所述第一中介層上並圍繞所述晶粒堆疊及所述第二晶粒，所述模製層暴露出所述晶粒堆疊的頂表面，且 其中所述半導體封裝藉由耦合至所述連接器的纜線而連接至外部裝置。
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