TW202329106A - 記憶體系統及其操作方法 - Google Patents

記憶體系統及其操作方法 Download PDF

Info

Publication number
TW202329106A
TW202329106A TW111143072A TW111143072A TW202329106A TW 202329106 A TW202329106 A TW 202329106A TW 111143072 A TW111143072 A TW 111143072A TW 111143072 A TW111143072 A TW 111143072A TW 202329106 A TW202329106 A TW 202329106A
Authority
TW
Taiwan
Prior art keywords
memory
error
data
address
cell array
Prior art date
Application number
TW111143072A
Other languages
English (en)
Inventor
朴鍗泫
金寬浩
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202329106A publication Critical patent/TW202329106A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0766—Error or fault reporting or storing
    • G06F11/0772—Means for error signaling, e.g. using interrupts, exception flags, dedicated error registers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Human Computer Interaction (AREA)
  • Computer Security & Cryptography (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

本發明提供一種記憶體系統，包含半導體記憶體裝置及經組態以控制半導體記憶體裝置的記憶體控制器。半導體記憶體裝置包含：記憶體胞元陣列，其包含經組態以儲存資料的多個記憶體胞元；再新控制器，其經組態以控制關於多個記憶體胞元的再新操作；以及錯誤監控電路，其經組態以藉由基於在再新操作期間自記憶體胞元陣列提供的再新感測資料監控儲存於記憶體胞元陣列中的資料中的錯誤來產生錯誤資訊。記憶體控制器包含錯誤校正碼（ECC）電路，且進一步經組態以基於錯誤資訊使用ECC電路來校正儲存於記憶體胞元陣列中的資料中的錯誤。

Description

存儲器系統及其操作方法
實例實施例大體上是關於半導體積體電路，且更特定言之，是關於一種記憶體系統及操作記憶體系統的方法。 相關申請案的交叉參考
本申請案主張2021年12月22日向韓國智慧財產局（KIPO）申請的韓國專利申請案第10-2021-0184903號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
用於儲存資料的半導體記憶體裝置可分類為揮發性記憶體裝置及非揮發性記憶體裝置。揮發性記憶體裝置，諸如動態隨機存取記憶體（dynamic random access memory；DRAM）裝置，藉由將記憶體胞元中的電容器充電或放電來儲存資料，且在電源關閉時丟失所儲存資料。非揮發性記憶體裝置，諸如快閃記憶體裝置，即使在電源關閉時亦維持所儲存資料。揮發性記憶體裝置被廣泛地用作各種設備的主記憶體，且非揮發性記憶體裝置被廣泛地用於將程式碼及/或資料儲存於各種電子裝置（例如電腦、行動裝置等）中。
在揮發性記憶體裝置中，儲存於記憶體胞元中的胞元電荷可歸因於漏電流而丟失。另外，當字線在作用中狀態與預充電狀態之間頻繁轉變時（例如，當字線已集中地或頻繁地存取時），連接至字線（其鄰近於頻繁存取字線）的記憶體胞元可受影響且丟失所儲存電荷，從而可能引起資料丟失。儲存於記憶體胞元中的電荷可藉由在歸因於電荷的洩漏丟失資料之前再充電來維持。胞元電荷的此再充電被稱為再新操作，且再新操作可在胞元電荷大量丟失之前重複執行。
錯誤可歸因於記憶體胞元的電荷漏泄、寫入操作中的錯誤等而出現於儲存於記憶體胞元中的資料中。可執行錯誤校正碼（error correction code；ECC）方案以校正錯誤且恢復原始資料。然而，存在對ECC方案的校正能力的限制，因為錯誤校正可隨著錯誤的數目增加而變得不可能，且儲存於揮發性記憶體中的資料可能丟失。可降低製造製程尺度以提高揮發性記憶體裝置中的整合程度。歸因於揮發性記憶體裝置的製造製程尺度的持續收縮，揮發性記憶體胞元中的位元錯誤率可快速提高且揮發性記憶體裝置的良率可降低。
一些實例實施例可提供一種記憶體系統及一種操作記憶體系統的方法，所述記憶體系統及操作方法可校正儲存於揮發性記憶體裝置中的資料中的錯誤。
根據實例實施例，一種記憶體系統包含半導體記憶體裝置及經組態以控制半導體記憶體裝置的記憶體控制器。半導體記憶體裝置包含：記憶體胞元陣列，其包含經組態以儲存資料的多個記憶體胞元；再新控制器，其經組態以控制關於多個記憶體胞元的再新操作；以及錯誤監控電路，其經組態以藉由基於在再新操作期間自記憶體胞元陣列提供的再新感測資料監控儲存於記憶體胞元陣列中的資料中的錯誤來產生錯誤資訊。記憶體控制器包含錯誤校正碼（ECC）電路，且經組態以基於錯誤資訊使用ECC電路來校正儲存於記憶體胞元陣列中的資料中的錯誤。
根據實例實施例，一種操作記憶體系統的方法，所述記憶體系統包含半導體記憶體裝置及經組態以控制半導體記憶體裝置的記憶體控制器，所述方法包含：執行關於包含於半導體記憶體裝置的記憶體胞元陣列中的多個記憶體胞元的再新操作；在半導體記憶體裝置中藉由基於在再新操作期間自記憶體胞元陣列提供的再新感測資料監控儲存於記憶體胞元陣列中的資料中的錯誤來產生錯誤資訊；將錯誤資訊自半導體記憶體裝置提供至記憶體控制器；以及基於錯誤資訊使用包含於記憶體控制器中的錯誤校正碼（ECC）電路來校正儲存於記憶體胞元陣列中的資料中的錯誤。
根據實例實施例，一種記憶體系統包含：半導體記憶體裝置，其包括記憶體胞元陣列，所述記憶體胞元陣列包含經組態以儲存資料的多個記憶體胞元，及主機裝置，其包括處理器及經組態以控制半導體記憶體裝置的記憶體控制器。半導體記憶體裝置經組態以藉由基於在再新操作期間自記憶體胞元陣列提供的再新感測資料監控儲存於記憶體胞元陣列中的資料中的錯誤來產生中斷信號及失效位址，使得中斷信號指示錯誤是否出現在儲存於記憶體胞元陣列中的資料中且失效位址指示儲存於記憶體胞元陣列中的資料中的錯誤的位置。主機裝置包含錯誤校正碼（ECC）電路，且主機裝置經組態以基於錯誤資訊使用ECC電路來校正儲存於記憶體胞元陣列中的資料中的錯誤。
根據實例實施例的記憶體系統及操作記憶體系統的方法可藉由基於在再新操作期間提供的再新感測資料在半導體記憶體裝置中產生錯誤資訊及基於錯誤資訊藉由記憶體控制器執行錯誤校正來移除伴有記憶體刷洗（memory scrubbing）的巡讀操作。經由移除巡讀操作，記憶體系統的功率消耗可減少且記憶體系統的可靠性及效能可增強。
將在下文中參考繪示一些實例實施例的隨附圖式更充分地描述各種實例實施例。然而，本發明主題可以許多不同形式體現，且不應被解釋為限於本文所闡述的實例實施例。在圖式中，相同附圖標號貫穿描述指代相同元件，且將省略重複描述。應理解，儘管本文中可使用術語第一、第二等來描述各種元件，但這些元件不應受這些術語限制。這些術語僅用於將一個元件與另一元件區分開來。因此，例如，在不脫離本發明概念的教示的情況下，下文論述的第一元件、第一組件或第一區段可稱為第二元件、第二組件或第二區段。如本文所用，術語「及/或」包含相關所列項目中的一或多者的任何及所有組合。應注意，儘管並未相對於不同實施例特定地描述一個實施例，但關於一個實施例所描述的態樣可併入於所述不同實施例中。亦即，所有實施例及/或任何實施例的特徵可以任何方式及/或組合進行組合。
圖1為示出根據實例實施例的記憶體系統的方塊圖，且圖2為示出操作根據實例實施例的記憶體系統的方法的流程圖。
參看圖1，記憶體系統10可包含記憶體控制器200及半導體記憶體裝置400。記憶體控制器200及半導體記憶體裝置400可經由主要介面及邊帶介面通信。主要介面可包含用於在記憶體控制器200與半導體記憶體裝置400之間傳送命令CMD、位址ADDR、時脈信號CLK等的控制匯流排21及傳送資料的資料匯流排22。邊帶介面可包含用於在記憶體控制器200與錯誤監控電路300之間傳送錯誤資訊ERRINF、校正完成信號DONE等的額外匯流排23。邊帶介面可獨立於主要介面而操作。在一些實例實施例中，邊帶介面可符合IEEE1500標準。
根據用於記憶體裝置的一些標準，位址ADDR可併入於命令CMD中。記憶體控制器200可產生命令CMD以控制記憶體裝置400，且資料可在記憶體控制器200的控制下寫入半導體記憶體裝置400或自半導體記憶體裝置400讀取。
記憶體控制器200可包含錯誤校正碼（ECC）電路250。ECC電路250可經組態以編碼待寫入於半導體記憶體裝置400中的資料以提供寫入資料。另外，ECC電路250可經組態以解碼自半導體記憶體裝置400傳送的讀取資料以檢查及校正讀取資料中的錯誤。當讀取資料中的錯誤不可校正時，記憶體控制器200可經組態以採取適當步驟，諸如重設半導體記憶體裝置400。
半導體記憶體裝置400可包含：記憶體胞元陣列MCA 480，其包含經組態以儲存資料的多個記憶體胞元；再新控制器RFCON 100，其經組態以控制關於多個記憶體胞元的再新操作；以及錯誤監控電路ERRMON 300。根據一些實施例，下文將參考圖3A及圖3B進一步描述半導體記憶體裝置400的組態及操作。
參看圖1及圖2，在再新控制器100的控制下，可執行關於包含於半導體記憶體裝置400的記憶體胞元陣列480中的多個記憶體胞元的再新操作（S100）。
在半導體記憶體裝置400中，可藉由基於在再新操作期間自記憶體胞元陣列480提供的再新感測資料監控儲存於記憶體胞元陣列480中的資料中的錯誤來產生錯誤資訊ERRINF（S200），且可將錯誤資訊ERRINF自半導體記憶體裝置400提供至記憶體控制器200（S300）。
記憶體控制器200可基於錯誤資訊ERRINF使用ECC電路250來校正儲存於記憶體胞元陣列480中的資料中的錯誤（S400）。
如下文將描述，錯誤資訊ERRINF可包含中斷信號ITRR及失效位址FLADD。中斷信號ITRR可指示錯誤是否出現在儲存於記憶體胞元陣列480中的資料中。失效位址FLADD可指示儲存於記憶體胞元陣列480中的資料中的錯誤的位置，亦即，記憶體中的具有錯誤的資料所定位的位址。
在一些實例實施例中，記憶體控制器200可存取錯誤監控電路300並回應於中斷信號ITRR的激活而接收失效位址FLADD。記憶體控制器200可基於失效位址FLADD自記憶體胞元陣列480讀取包含錯誤的資料。記憶體控制器200可藉由使用ECC電路250校正包含錯誤的資料來產生經校正資料，且基於失效位址FLADD將經校正資料寫入記憶體胞元陣列480中。記憶體控制器200可將校正完成信號DONE提供至半導體記憶體裝置400中的錯誤監控電路300。校正完成信號DONE可指示儲存於記憶體胞元陣列480的失效位址FLADD中的資料的錯誤校正完成。記憶體控制器200可在錯誤校正完成時激活校正完成信號DONE。
因而，根據實例實施例的記憶體系統10及操作記憶體系統10的方法可藉由基於在再新操作期間提供的再新感測資料在半導體記憶體裝置400中產生錯誤資訊ERRINF及基於錯誤資訊ERRINF藉由記憶體控制器200執行錯誤校正來移除伴有記憶體刷洗的巡讀操作。經由移除巡讀操作，記憶體系統10的功率消耗可減少且記憶體系統10的可靠性及效能可增強。
圖3A為示出根據實例實施例的半導體記憶體裝置的方塊圖。
參看圖3A，半導體記憶體裝置400可包含命令控制邏輯410、位址暫存器420、記憶庫控制邏輯430、列選擇電路460（或列解碼器）、行解碼器470、記憶體胞元陣列480、感測放大器單元485、輸入/輸出（I/O）閘控電路490、資料輸入/輸出（I/O）緩衝器495、再新控制器100，以及錯誤監控電路ERRMON 300。
記憶體胞元陣列480可包含多個記憶庫陣列480a、…、480h。列選擇電路460可包含分別耦接至記憶庫陣列480a、…、記憶庫陣列480h的多個記憶庫列選擇電路460a、…、460h。行解碼器470可包含分別耦接至記憶庫陣列480a、…、記憶庫陣列480h的多個記憶庫行解碼器470a、…、470h。感測放大器單元485可包含分別耦接至記憶庫陣列480a至記憶庫陣列480h的多個記憶庫感測放大器485a、…、485h。
位址暫存器420可經組態以自記憶體控制器200接收位址ADDR，所述位址ADDR包含記憶庫位址BANK_ADDR、列位址ROW_ADDR以及行位址COL_ADDR。位址暫存器420可經組態以將接收到的記憶庫位址BANK_ADDR提供至記憶庫控制邏輯430，可經組態以將接收到的列位址ROW_ADDR提供至列選擇電路460，且可經組態以將接收到的行位址COL_ADDR提供至行解碼器470。
記憶庫控制邏輯430可回應於記憶庫位址BANK_ADDR而產生記憶庫控制信號。可回應於記憶庫控制信號而激活對應於記憶庫位址BANK_ADDR的記憶庫列選擇電路460a、…、記憶庫列選擇電路460h中的一者，且可回應於記憶庫控制信號而激活對應於記憶庫位址BANK_ADDR的記憶庫行解碼器470a、…、記憶庫行解碼器470h中的一者。
來自位址暫存器420的列位址ROW_ADDR可應用於記憶庫列選擇電路460a、…、記憶庫列選擇電路460h。記憶庫列選擇電路460a、…、記憶庫列選擇電路460h中的經激活一者可經組態以解碼列位址ROW_ADDR，且可經組態以激活對應於列位址ROW_ADDR的字線。舉例而言，經激活的記憶庫列選擇電路460可經組態以將字線驅動電壓施加至對應於列位址ROW_ADDR的字線。
行解碼器470可包含行位址鎖存器。行位址鎖存器可經組態以自位址暫存器420接收行位址COL_ADDR，且可經組態以暫時儲存接收到的行位址COL_ADDR。在一些實例實施例中，在突發模式中，行位址鎖存器可經組態以產生自接收到的行位址COL_ADDR遞增的行位址。行位址鎖存器可將暫時儲存的或所產生的行位址應用於記憶庫行解碼器470a、…、記憶庫行解碼器470h。
記憶庫行解碼器470a、…、記憶庫行解碼器470h中的經激活一者可解碼行位址COL_ADDR，且可控制I/O閘控電路490以輸出對應於行位址COL_ADDR的資料。
I/O閘控電路490可包含用於閘控輸入/輸出資料的電路系統。I/O閘控電路490可更包含用於儲存自記憶庫陣列480a、…、記憶庫陣列480h輸出的資料的讀取資料鎖存器及用於將資料寫入至記憶庫陣列480a、…、記憶庫陣列480h的寫入驅動器。
待自記憶庫陣列480a、…、記憶庫陣列480h中的一個記憶庫陣列讀取的資料可藉由耦接至一個記憶庫陣列（將自所述記憶庫陣列讀取資料）的記憶庫感測放大器485a、…、記憶庫感測放大器485h中的一者感測，且可儲存於讀取資料鎖存器中。可經由資料I/O緩衝器495將儲存於讀取資料鎖存器中的資料提供至記憶體控制器200。可將待寫入記憶庫陣列480a、…、記憶庫陣列480h中的一個記憶庫陣列中的資料DQ自記憶體控制器200提供至資料I/O緩衝器495。寫入驅動器可經組態以將資料DQ寫入記憶庫陣列480a、…、記憶庫陣列480h中的一個記憶庫陣列中。
命令控制邏輯410可控制記憶體裝置400的操作。舉例而言，命令控制邏輯410可產生用於記憶體裝置400的控制信號以執行寫入操作、讀取操作或再新操作。命令控制邏輯410可經組態以基於自圖1中的記憶體控制器200傳送的命令CMD而產生內部命令信號，諸如作用中信號IACT、預充電信號IPRE、再新信號IREF、讀取信號IRD、寫入信號IWR等。命令控制邏輯410可包含解碼自記憶體控制器200接收到的命令CMD的命令解碼器411及設定記憶體裝置400的操作模式的模式暫存器集合412。
儘管圖3A將命令控制邏輯410及位址暫存器420示出為彼此不同，但命令控制邏輯410及位址暫存器420可實施為單一單石積體電路。另外，儘管圖3A示出命令CMD及位址ADDR提供為不同信號，但命令CMD及位址ADDR可提供為組合信號，例如，如DDR5、HBM及LPDDR5標準所指定。
再新控制器100可經組態以控制關於包含於記憶體胞元陣列480中的記憶體胞元的再新操作，且可經組態以產生指示在記憶體胞元陣列480中執行再新操作的位置的再新位址RFADD。根據一些實施例，將參考圖13、圖14以及圖15進一步描述再新控制器100及再新操作。
錯誤監控電路300可經組態以藉由基於在再新操作期間自記憶體胞元陣列480提供的再新感測資料RSDT監控儲存於記憶體胞元陣列480中的資料中的錯誤來產生錯誤資訊ERRINF。根據一些實施例，將參考圖7進一步描述錯誤監控電路300的組態及操作等。如下文將描述，錯誤資訊ERRINF可包含：指示錯誤是否出現在儲存於記憶體胞元陣列480中的資料中的中斷信號ITRR，及指示儲存於記憶體胞元陣列480中的資料中的錯誤的位置的失效位址FLADD，亦即，記憶體中的具有錯誤的資料所定位的位址。
在再新操作期間提供的再新感測資料RSDT可與在讀取操作期間提供的讀取資料區分。可將再新感測資料RSDT提供至包含於半導體記憶體裝置400中的錯誤監控電路300。相比之下，可經由資料I/O緩衝器495將讀取資料提供至記憶體控制器。錯誤監控電路300可直接連接至感測放大器單元485，或連接至資料I/O緩衝器495，以接收再新感測資料RSDT。另外，錯誤監控電路300可經組態以自再新控制器100接收再新位址RFADD。
圖3B為示出包含於圖3A的半導體記憶體裝置中的記憶庫陣列的圖。第一記憶庫陣列480a可表示圖3A中的第一記憶庫陣列480a至第八記憶庫陣列480h。
參看圖3B，第一記憶庫陣列480a可包含：多個字線WL0至WLm-1，其中m為等於或大於二的偶數整數；多個位元線BTL0至BTLn-1，其中n為等於或大於二的偶數整數；以及多個記憶體胞元MC，其安置於字線WL0至字線WLm-1與位元線BTL0至位元線BTLn-1之間的交叉點處。
在一些實例實施例中，記憶體胞元MC中的各者可包含DRAM胞元。多個記憶體胞元MC的配置可基於記憶體胞元MC是耦接至偶數字線（例如，字線WL0）還是耦接至奇數字線（例如，字線WL1）而不同。舉例而言，可基於由存取位址選擇的字線是偶數字線還是奇數字線來選擇耦接至鄰近記憶體胞元MC的位元線。
圖4A及圖4B為示出用於校正儲存於半導體記憶體裝置中的資料中的錯誤的巡讀操作的圖。
可執行用於記憶體刷洗的巡讀操作而不管存取讀取操作（或正常讀取操作），以將自半導體記憶體裝置讀取的資料提供至外部裝置。可關於半導體記憶體裝置的整個列位址重複地執行巡讀操作。
參看圖4A及圖4B，巡讀操作PROPR1、巡讀操作PROPR2以及巡讀操作PROPR3的多個週期可為連續的。可在巡讀操作PROPR1、巡讀操作PROPR2以及巡讀操作PROPR3的每一週期期間執行巡讀操作。舉例而言，可在巡讀操作PROPR1、巡讀操作PROPR2以及巡讀操作PROPR3的每一週期期間自半導體記憶體裝置的全部列位址中的開始列位址STADD至末端列位址EDADD執行巡讀操作。圖4A示出其中以相同模式執行巡讀操作PROPR1、巡讀操作PROPR2以及巡讀操作PROPR3的多個週期的非限制性實例。在一些實例實施例中，可以不同模式執行重複的巡讀操作。
圖4B示出一個巡讀操作PROPRi的時序。當執行對半導體記憶體裝置的存取操作時（即，在正常模式NMD期間），可暫停巡讀操作，且在一些實施例中，可僅在測試模式TMD期間執行巡讀操作。指示巡讀操作暫停的位址的指標PADD可儲存於記憶體控制器中。當恢復測試模式TMD時，可基於所儲存指標PADD連續地執行巡讀操作。
巡讀操作可花費長時間且引起不必要的功率消耗。根據實例實施例，藉由用再新操作替換巡讀操作，可減少功率消耗，且可增強記憶體系統的效能及可靠性。
圖5為示出根據實例實施例的半導體記憶體裝置的一部分的圖。第一記憶庫陣列480a可表示圖3A中的第一記憶庫陣列480a至第八記憶庫陣列480h。
參看圖5，半導體記憶體裝置400a可包含控制邏輯410、第一記憶庫陣列480a、I/O閘控電路490，以及錯誤監控電路ERRMON 300。第一記憶庫陣列480a可包含正常胞元陣列NCA及冗餘胞元陣列RCA。正常胞元陣列NCA可包含多個第一記憶體區塊MB0至MBk，例如511至513，且冗餘胞元陣列RCA可包含至少一第二記憶體區塊EDB，例如514。第一記憶體區塊511至第一記憶體區塊513為經組態用於判定半導體記憶裝置400a的記憶體容量的記憶體區塊。第二記憶體區塊514用於ECC及/或冗餘修復。由於用於ECC及/或冗餘修復的第二記憶體區塊514針對ECC、資料線修復或區塊修復用於修復在第一記憶體區塊511至第一記憶體區塊513中產生的一或多個失效胞元，所以第二記憶體區塊514亦被稱作EDB區塊。
在第一記憶體區塊511至第一記憶體區塊513中的各者中，多個第一記憶體胞元按列及行排列。在第二記憶體區塊514中，多個第二記憶體胞元按列及行排列。
在第一記憶體區塊511至第一記憶體區塊513及第二記憶體區塊514中的各者中，列可由字線WL形成，且行可由位元線BTL形成。連接至字線WL與位元線BTL的交叉點的第一記憶體胞元及第二記憶體胞元可為動態記憶體胞元，諸如DRAM胞元。
I/O閘控電路490可包含連接至第一記憶體區塊511至第一記憶體區塊513的第一切換電路491及連接至第二記憶體區塊514的第二切換電路42。第一切換電路491及第二切換電路492可包含多工器或行選擇器MUX1至行選擇器MUXk及行選擇器MUXp。在半導體記憶體裝置400a中，可同時存取對應於突發長度（BL）的資料的位元線以支持指示可存取的行位置的最大數目的BL。舉例而言，BL可設定為8。在此情況下，位元線BTL及位元線RBTL中的各者可連接至行選擇器MUX1至行選擇器MUXk及行選擇器MUXp中的對應一者。
錯誤監控電路300可分別經由第一資料線GIO及第二資料線EDBIO連接至第一切換電路491及第二切換電路492。第一資料線GIO可連接至錯誤監控電路300的資料節點NDd，且第二資料線EDBIO可連接至錯誤監控電路300的同位節點NDp。
控制邏輯電路410可經組態以提供控制信號CTL1及控制信號CTL2以控制I/O閘控電路490及錯誤監控電路300。基於控制信號CTL1及控制信號CTL2，來自第一記憶庫陣列480a的再新感測資料RSDT可藉由碼字單位提供至錯誤監控電路300。另外，錯誤監控電路300可經組態以自圖3A中的再新控制器100接收對應於當前再新感測資料RSDT的再新位址RFADD。錯誤監控電路300可經組態以偵測再新感測資料RSDT中的錯誤並提供包含中斷信號ITRR及失效位址FLADD的錯誤資訊ERRINF。
圖6為示出用於操作根據實例實施例的記憶體系統的方法的失效位址的實例實施例的圖。
參看圖6，包含於錯誤資訊ERRINF中的失效位址FLADD可包含指示包含錯誤的碼字的位置的記憶庫位址、列位址及行位址。對應於一個列位址的再新感測資料RSDT可包含多個碼字，且行位址可指示每一列中包含錯誤的碼字的位置。
記憶庫位址可包含一或多個位址位元Bp至B0，列位址可包含多個位址位元Rq至R0，且行位址可包含多個位址位元Cs至C0。可根據半導體記憶體裝置的組態及記憶體容量不同地判定失效位址FLADD的位元數目（p、q、r）。當半導體記憶體裝置具有單記憶庫結構時，失效位址FLADD可包含列位址及行位址而無記憶庫位址。
圖7為示出包含於根據實例實施例的半導體記憶體裝置中的錯誤監控電路的實例實施例的方塊圖。
參看圖7，錯誤監控電路300可包含邏輯運算電路ALU 310、監控控制邏輯MCTRL 320、狀態暫存器SREG 330以及位置暫存器AREG 340。
邏輯運算電路310可經組態以對包含於再新感測資料RSDT中的碼字執行邏輯運算以產生運算結果值RES。在一些實例實施例中，如下文將參考圖9A及圖9B描述，邏輯運算電路310可包含經組態以對碼字的位元執行XOR邏輯運算以產生運算結果值RES的多個互斥或（exclusive OR；XOR）邏輯閘。
狀態暫存器330可經組態以儲存狀態位元並產生對應於狀態位元的中斷信號IRTT。位置暫存器340可儲存失效位址FLADD且輸出失效位址FLADD。
監控控制邏輯320可經組態以基於運算結果值RES控制狀態暫存器330及位置暫存器340。
在一些實例實施例中，監控控制邏輯320可經組態以將狀態暫存器330中的狀態位元設定為第一值（例如，值1）以在運算結果值RES指示碼字的錯誤時激活中斷信號ITRR。另外，監控控制邏輯320可經組態以基於在運算結果值RES指示碼字的錯誤時自再新控制器提供的再新位址RFADD將失效位址FLADD儲存於位置暫存器340中。
在一些實例實施例中，監控控制邏輯320可經組態以自記憶體控制器接收指示儲存於記憶體胞元陣列中的失效位址FLADD處的資料的錯誤校正完成的校正完成信號DONE。監控控制邏輯320可經組態以在校正完成信號DONE經激活時將狀態暫存器330中的狀態位元自第一值（例如，值1）初始化至第二值（例如，值0）以去激活中斷信號ITRR。
圖8為適用於根據實例實施例的記憶體系統的ECC級別的表。
在圖8中，SEC表示單錯校正，DED表示雙錯偵測，且DEC表示雙錯校正。圖8示出同位位元及同位位元的對應大小附加項（同位O/H）。同位位元對應於漢明碼或經擴展漢明碼。同位位元的大小附加項對應於與寫入資料對應的同位資料的同位位元比寫入資料的資料位元的比率。圖8中的值為非限制性實例。舉例而言，若使用波色-喬杜里-霍昆格姆（Bose-Chaudhuri-Hocquenghem；BCH）碼、里德-所羅門（Reed-Solomon）碼等，則可不同地判定同位位元數目及大小附加項。
如圖8中所示出，隨著同位位元數目相對於相同資料位元數目增加，例如隨著同位位元數目與資料位元數目的比率增大，錯誤偵測與校正的能力提高。隨著資料位元數目相對於錯誤偵測與校正的相同能力增加，對應同位位元數目增加，但同位位元數目與資料位元數目的比率減小。
因而，錯誤偵測能力及/或錯誤校正能力可隨著同位位元數目與對應資料位元數目的比率增大而提高。因此，ECC級別可隨著同位位元數目與對應資料位元數目的比率增大而升高。
若ECC級別設定為較高，則ECC方案的記憶體資源可過度消耗且半導體記憶體裝置的大小可增大。相比之下，若ECC級別設定為較低，則錯誤偵測與校正的能力可降低且半導體記憶體裝置的效能可降低。在一些實例實施例中，ECC級別可取決於寫入資料的重要程度而不同地應用以使ECC效率最佳化。
在SEC的ECC級別中，資料及同位結構可由陳述式1表示。 陳述式1
在陳述式1中，m(x)、q(x)、g(x)以及r(x)為藉由ECC方案判定的函數。對於SEC，可使用僅一個方程式，且一個最小多項式可用作生成多項式g(x)。
在SEC-DED的ECC級別中，資料及同位結構可由陳述式2表示。 陳述式2
為進一步用SEC偵測一或多個位元，可將加法多項式添加至生成多項式g(x)。舉例而言，最簡單多項式(x+1)可乘以如由陳述式2表示的生成多項式g(x)。
一般而言，(n+1)位元錯誤偵測可藉由將(x+1)與用於n位元錯誤校正的生成多項式相乘來實施。使用此原理，可藉由對再新感測資料RSDT的每一碼字執行XOR邏輯運算來偵測一位元錯誤。
舉例而言，在156位元資料及17位元同位的情況下，生成多項式g(x)的實例實施例可表示為陳述式3。 陳述式3
可省略關於生成多項式g(x)的詳細描述，這是因為生成多項式g(x)用於錯誤校正，且僅將藉由實例描述用於一位元錯誤偵測的項(x+1)。
8位元資料0110_1000可由x^6 + x^5+ x^3表示。若同位(x+1)與8位元資料0110_1000相乘，則所傳送的資料同位或碼字變為(x^6 + x^5+ x^3 )(x+1) = x^7 + x^5 + x^4 + x^3，其中移除具有為2的係數的項x^6。當倍增(x+1)時，整個項的數變為偶數，且因此當x設定為1時碼字的值變為0。因此，若碼字的值為1，則可判定碼字包含一位元錯誤。
圖9A及圖9B為示出包含於圖7的錯誤監控電路中的邏輯運算電路的實例實施例的圖。
參看圖9A，邏輯運算電路310a可包含多個XOR邏輯閘311至314，所述多個XOR邏輯閘311至314經組態以對再新感測資料RSDT中的碼字的位元B1至Bn執行XOR邏輯運算以產生運算結果值RES。
參看圖9B，邏輯運算電路310b可包含多個XOR邏輯閘311至317，所述多個XOR邏輯閘311至317經組態以對再新感測資料RSDT中的碼字的位元B1至B8執行XOR邏輯運算以產生運算結果值RES。
圖9A示出用於在依序結構中執行XOR操作的實例組態，且圖9B示出用於在階層式結構中執行XOR操作的實例組態。對碼字的位元的XOR邏輯運算可不同地實施且不限於圖9A及圖9B的實例實施例。
經由對碼字的位元的此類XOR邏輯運算，當碼字的位元包含奇數個1時，運算結果值RES可為1，而當碼字的位元包含偶數個1時，運算結果值RES可為0。如上文所描述，當運算結果值對應於1時可判定碼字包含錯誤。
圖10、圖11以及圖12為示出操作根據實例實施例的記憶體系統的方法的流程圖。
圖10及圖11示出使用錯誤監控電路偵測錯誤的實例實施例。
參看圖10，半導體記憶體裝置可執行關於再新位址RFADDi的記憶體胞元的再新操作（S11）。錯誤監控電路可接收再新位址RFADDi及對應的再新感測資料RSDTi（S12）。錯誤監控電路可對再新感測資料RSDTi執行邏輯運算以產生運算結果值（RES）（S13）。
當運算結果值RES為真值TR（S14：是）時，半導體記憶體裝置可改變再新位址RFADDi（例如，將再新位址增大一）（S14），且重複操作S11、操作S12以及操作S13。在一些實例實施例中，如上文所描述，錯誤監控電路可對再新感測資料RSDTi中的每一碼字的位元執行XOR邏輯運算以產生運算結果值RES，且真值TR可對應於0。
當運算結果值RES並非真值TR（S14：否）時，錯誤監控電路可基於再新位址RFADDi而將失效位址FLADD儲存於位置暫存器AREG中且將狀態暫存器SREG的狀態位元設定為第一值（例如，值1）（S16）。此後，半導體記憶體裝置可改變再新位址RFADDi（S14），且重複操作S11、操作S12以及操作S13。
圖11的方法類似於圖10的方法，且省略重複描述。參看圖11，當運算結果值RES並非真值TR（S14：否）時且當狀態暫存器SREG中的狀態位元為第二值（例如，值0）時（S20：是），錯誤監控電路可基於再新位址RFADDi將失效位址FLADD儲存於位置暫存器AREG中，且將狀態暫存器SREG中的狀態位元設定為第一值（例如，值1）（S16）。換言之，若狀態暫存器SREG中的狀態位元已經設定為第一值（S20：否），則即使運算結果值RES並非真值（S14：否），錯誤監控電路亦可不儲存對應於包含錯誤的碼字的再新位址RFADDi作為失效位址FLADD。
因此，在圖10的實例實施例中可將多個失效位址儲存於位置暫存器AREG中，而在圖11的實例實施例中可將僅一個失效位址儲存於位置暫存器AREG中。即使失效位址對應於錯誤狀況，針對未儲存於位置暫存器AREG中的失效位址的錯誤校正亦可稍後藉由重複執行的再新操作而執行。
圖12示出使用記憶體控制器的錯誤校正的實例實施例。參看圖12，當自半導體記憶體裝置中的錯誤監控電路傳送的中斷信號ITRR經激活時（例如，在邏輯高位準H中）（S31：是），記憶體控制器可存取錯誤監控電路以接收失效位址FLADD（S32）。記憶體控制器可基於失效位址FLADD自記憶體胞元陣列讀取包含錯誤的資料（S33）。記憶體控制器可藉由使用ECC電路校正包含錯誤的資料來產生經校正資料（S34），且基於失效位址FLADD將經校正資料寫入記憶體胞元陣列中（S35）。
在錯誤校正完成之後，記憶體控制器可激活校正完成信號DONE。回應於校正完成信號DONE的激活，錯誤監控電路可將狀態暫存器SREG中的狀態位元自第二值（例如，值0）初始化至第一值（例如，值1）（S36）。另外，錯誤監控電路可自位置暫存器AREG刪除對應於完成的錯誤校正的失效位址FLADD。
圖13為示出包含於圖3A的半導體記憶體裝置中的再新控制器的方塊圖。
參看圖13，再新控制器100可包含時序控制器110、再新計數器120以及位址產生器130。
時序控制器110可經組態以基於半導體記憶體裝置的操作特性產生表示正常再新操作的時序的計數器再新信號CREF及表示錘擊再新操作的時序的錘擊再新信號HREF。如下文參考圖15將描述，時序控制器110可經組態以選擇性地激活計數器再新信號CREF及錘擊再新信號HREF中的一者。在一些實例實施例中，如圖13中所示出，時序控制器110可包含於再新控制器100中。根據實例實施例，可省略時序控制器110，且可自半導體記憶體裝置中的其他控制邏輯單元提供計數器再新信號CREF及錘擊再新信號HREF。
再新計數器120可經組態以回應於計數器再新信號CREF產生計數器再新位址信號CRFADD，其中計數器再新位址信號CRFADD可表示依序改變的位址。舉例而言，每當計數器再新信號CREF經激活時，再新計數器120可經組態以增大計數器再新位址信號CRFADD的值。可藉由增大計數器再新位址信號CRFADD的值來依序選擇半導體記憶體裝置的記憶體胞元陣列中的字線以用於再新操作。
位址產生器130可經組態以儲存錘擊位址HADD，且可經組態以與錘擊再新信號HREF同步地產生錘擊再新位址信號HRFADD，其中錘擊再新位址信號HRFADD表示實體上鄰近於對應於錘擊位址HADD的列的列的位址。位址產生器130可包含錘擊位址儲存器140及映射器150。錘擊位址HADD可藉由記憶體控制器或半導體記憶體裝置使用各種方法提供。
錘擊位址儲存器140可經組態以儲存錘擊位址HADD。映射器150可經組態以基於自錘擊位址儲存器140提供的錘擊位址HADD產生錘擊再新位址信號HRFADD。根據實例實施例，可省略錘擊位址儲存器140，且映射器150可直接自記憶體控制器接收錘擊位址HADD。如下文將參考圖14描述，錘擊再新位址信號HRFADD可指示實體上鄰近於對應於錘擊位址HADD的半導體記憶體裝置的列的半導體記憶體裝置的列的位址。在一些實例實施例中，如下文將參考圖15描述，映射器150可回應於錘擊再新信號HREF提供對應於兩個鄰近列中的一者的位址。在其他實例實施例中，映射器150可經組態以回應於錘擊再新信號HREF依序提供對應於兩個鄰近列的位址。在又其他實例實施例中，映射器150可經組態以回應於錘擊再新信號HREF提供對應於四個鄰近列中的一者的位址或依序提供對應於四個鄰近列的位址。
圖14為示出用於描繪因字線耦接所致的資料丟失的記憶體胞元陣列的一部分的圖。
圖14示出記憶體胞元陣列中的五個字線WLs-2、WLs-1、WLs、WLs+1以及WLs+2、三個位元線BLp-1、BLp以及BLp+1，以及耦接至字線WLs-2、字線WLs-1、字線WLs、字線WLs+1以及字線WLs+2及位元線BLp-1、位元線BLp以及位元線BLp+1的記憶體胞元MC。五個字線WLs-2、WLs-1、WLs、WLs+1以及WLs+2在列方向（例如，X方向）上延伸，且沿行方向（例如，Y方向）依序配置。三個位元線BLp-1、BLp以及BLp+1在行方向上延伸且沿列方向依序配置。
舉例而言，中間字線WLs可對應於已集中存取的錘擊位址HADD。應理解，集中存取或錘擊字線是指具有相對較高激活次數及/或具有相對較高激活頻率（例如，大於預定臨限值或大於其他存取位址）的字線。每當存取錘擊字線（例如，中間字線WLs）時，啟用且預充電錘擊字線WLs，且增加及降低錘擊字線WLs的電壓位準。字線耦接可引起鄰近字線WLs-2、鄰近字線WLs-1、鄰近字線WLs+1以及鄰近字線WLs+2的電壓位準隨著錘擊字線WLs的電壓位準變化而波動。因此，耦接至鄰近字線WLs-2、鄰近字線WLs-1、鄰近字線WLs+1以及鄰近字線WLs+2的記憶體胞元MC的胞元電荷可受影響。當更頻繁地存取錘擊字線WLs時，耦接至鄰近字線WLs-2、鄰近字線WLs-1、鄰近字線WLs+1以及鄰近字線WLs+2的記憶體胞元MC的胞元電荷可更快速地丟失。
圖13中的位址產生器130可提供表示實體上鄰近於錘擊位址HADD的列（例如，中間字線WLs）的列（例如，字線WLs-1、字線WLs+1、字線WLs-2以及字線WLs+2）的位址HRFADDa、位址HRFADDb、位址HRFADDc以及位址HRFADDd的錘擊再新位址信號HRFADD，且針對鄰近字線WLs-1、鄰近字線WLs+1、鄰近字線WLs-2以及鄰近字線WLs+2的錘擊再新操作可基於（例如，回應於）錘擊再新位址信號HRFADD而執行，以減少或有可能防止儲存於記憶體胞元MC中的資料的丟失。可相對於直接鄰近於錘擊字線WLs的兩個字線WLs-1及WLs+1或相對於包含後續鄰近字線WLs-2及WLs+2的四個字線WLs-2、WLs-1、WLs+1以及WLs+2執行錘擊再新操作。
圖15為示出包含於根據實例實施例的半導體記憶體裝置中的再新控制器的實例操作的時序圖。
圖15示出相對於以脈波形狀激活的再新信號IREF的計數器再新信號CREF、錘擊再新信號HREF、計數器再新位址信號CRFADD以及錘擊再新位址信號HRFADD的產生。再新信號IREF的激活時間點t1至激活時間點t19之間的間隔可為規則或不規則的。
參看圖13及圖15，時序控制器110可經組態以與再新信號IREF的激活時間點t1至激活時間點t19當中的時間點t1至時間點t4、時間點t6至時間點t10、時間點t12至時間點t16以及時間點t18至時間點t19同步地激活計數器再新信號CREF，且可經組態以與時間點t5、時間點t11以及時間點t17同步地激活錘擊再新信號HREF。即使圖15示出對於錘擊再新信號HREF的每次激活，計數器再新信號CREF被激活五次，但計數器再新信號CREF與錘擊再新信號HREF的激活比率可改變。
再新計數器120可經組態以與計數器再新信號CREF的激活時間點t1至激活時間點t4、激活時間點t6至激活時間點t10、激活時間點t12至激活時間點t16以及激活時間點t18至激活時間點t19同步地產生表示依序改變的位址X+1至位址X+15的計數器再新位址信號CRFADD。位址產生器130可經組態以與錘擊再新信號HREF的激活時間點t5、激活時間點t11以及激活時間點t17同步地產生表示實體上鄰近於錘擊位址HADD的列的列的位址Ha、位址Hb以及位址Hc的錘擊再新位址信號HRFADD。
如圖15中所示出，位址產生器130可經組態以提供對應於兩個鄰近列中的一者的位址。舉例而言，在時間點t5處，位址Ha可比錘擊位址HADD小1，且在時間點t11處，位址Hb可比錘擊位址HADD大1。因而，位址產生器130可經組態以在錘擊再新信號HREF的每一激活時間點處相對於錘擊位址信號交替地提供較小位址或較大位址。
因而，再新位址RFADD可包含計數器再新位址CRFAD及錘擊再新位址HRFADD。可每個再新位址RFADD提供對應的再新感測資料RSDT。當在再新感測資料RSDT中偵測到錯誤時，可基於對應的再新位址RFADD而判定失效位址FLADD。
圖16為示出包含於根據實例實施例的記憶體系統中的錯誤校正碼（ECC）電路的實例實施例的圖。
參看圖16，ECC電路250可包含多工器210、ECC引擎220、緩衝器單元240以及資料校正器270。緩衝器單元240可包含第一緩衝器241至第四緩衝器244。
在半導體記憶體裝置的寫入操作中，多工器210可經組態以回應於第一選擇信號SS1而將寫入資料WMD提供至ECC引擎220。在半導體記憶體裝置的讀取操作中，多工器210可經組態以回應於第一選擇信號SS1而將讀取資料RMD自緩衝器242提供至ECC引擎220。
緩衝器241及緩衝器243可回應於模式信號MS而在寫入操作中啟用，且可經組態以分別經由資料節點NDd及同位節點NDp將寫入資料WMD及同位資料PRT提供至圖5中之I/O閘控電路490。緩衝器242及緩衝器244可回應於模式信號MS而在讀取操作中啟用，緩衝器242可經組態以經由資料節點NDd將讀取資料RMD提供至多工器210及資料校正器270，且緩衝器414可經組態以經由同位節點NDp將同位資料PRT提供至ECC引擎220。
在寫入操作中，ECC引擎220可經組態以對寫入資料WMD執行ECC編碼，以將同位資料PRT提供至緩衝器243。在讀取操作中，ECC引擎220可經組態以基於來自緩衝器244的同位資料PRT而對來自多工器210的讀取資料RMD執行ECC解碼，以將校正子資料SDR提供至資料校正器270。
資料校正器270可經組態以基於來自ECC引擎220的校正子資料SDR而校正讀取資料RMD中的錯誤位元，以提供經校正主要資料C_MD。
圖17為示出包含於圖16的ECC電路中的ECC引擎的實例實施例的圖。
參看圖17，ECC引擎220可包含同位產生器223、檢查位元產生器224以及校正子產生器225。
同位產生器223可經組態以使用互斥或閘極的陣列基於寫入資料WMD產生同位資料PRT。同位產生器223可包含可經組態以整體地或個別地操作的多個子產生器，如下文將參考圖18描述。
檢查位元產生器224可經組態以基於讀取主要資料RMD產生檢查位元CHB。檢查位元產生器224可包含整體地或個別地操作的多個子產生器。
校正子產生器225可經組態以基於檢查位元CHB及來自緩衝器244的同位資料PRT產生校正子資料SDR。校正子產生器225可包含多個子產生器。經激活的多個子產生器可為可取決於所指派的ECC級別而重組態的（可調節或可改變）。
圖18為示出包含於圖17的ECC引擎中的同位產生器的實例實施例的圖。
參看圖18，同位產生器223可包含多個同位子產生器291至29r，其中r為大於二的自然數。
同位子產生器291至同位子產生器29r可彼此連接且整體地或在第一引擎組態模式下彼此協同操作，或可彼此分離且在第二引擎組態模式下個別地操作。
同位子產生器291至同位子產生器29r中的各者可包含第一組XOR模組4311至43r1中的對應一者、解多工器4312至解多工器43r2中的對應一者、開關4313至開關43r3中的對應一者，以及第二組XOR模組4314至43r4中的對應一者。
第一組XOR模組4311至43r1中的各者可經組態以對子資料UD1至子資料UDr中的對應一者執行XOR運算，所述子資料UD1至子資料UDr構成主要資料MD（例如，寫入資料WMD），且可經組態以產生第一部分同位資料PRT11至第一部分同位資料PRT1r中的對應一者。開關4313至開關43r3中的各者可連接於第一組XOR模組4311至43r1中的對應一者與第二組XOR模組4314至43r4中的對應一者之間，可經組態以在第一引擎組態模式下將子資料UD1至子資料UDr中的對應一者提供至第二組XOR模組4314至43r4中的對應一者，且可回應於引擎組態選擇信號ECSS而在第二組態模式下斷開。第二組XOR模組4314至43r4可在第一引擎組態模式下彼此依序連接。第二組XOR模組4314至43r4中的各者可經組態以對子資料UD1至子資料UDr中的對應一者執行XOR運算，且可經組態以依序產生第二部分同位資料PRT21至第二部分同位資料PRT2r中的對應一者。
回應於引擎組態選擇信號ECSS，解多工器4312至解多工器43r2中的各者可經組態以在指派相對高ECC級別時在第一引擎組態模式下將第一部分同位資料PRT11至第一部分同位資料PRT1r中的對應一者提供至第一路徑，且可經組態以在指派相對低ECC級別時在第二引擎組態模式下將第一部分同位資料PRT11至第一部分同位資料PRT1r中的對應一者提供至第二路徑。在第一引擎組態模式下，同位子產生器291至同位子產生器29r可經由同位子產生器291至同位子產生器29r中的各者的第一路徑彼此依序連接。在第二引擎組態模式下，同位子產生器291至同位子產生器29r可彼此分離且個別地提供第一部分同位資料PRT11至第一部分同位資料PRT1r。
圖19為示出包含於圖16的ECC電路中的資料校正器的圖。
參看圖19，資料校正器270可包含校正子解碼器271、位元反相器273以及藉由多工器實施的選擇電路275。
校正子解碼器271可經組態以解碼校正子資料SDR以產生解碼信號DS及第二選擇信號SS2。解碼信號DS可指示至少一個錯誤位元的位置，且第二選擇信號SS2可具有基於至少一個錯誤位元的數目的邏輯位準。位元反相器273可經組態以回應於解碼信號DS而使至少一個錯誤位元反相。選擇電路275可經組態以回應於第二選擇信號SS2而選擇讀取資料RMD及位元反相器273的輸出中的一者以提供經校正主要資料C_MD。
校正子解碼器271可經組態以基於校正子資料SDR在讀取資料RMD中的至少一個錯誤位元的數目超出ECC的錯誤校正能力時輸出具有第一邏輯位準（例如，邏輯高位準）的第二選擇信號SS2。選擇電路275可經組態以回應於具有第一邏輯位準的第二選擇信號SS2而提供讀取資料RMD作為經校正主要資料C_MD。校正子解碼器271可經組態以輸出具有第一邏輯位準的解碼信號DS且基於校正子資料SDR在讀取資料RMD中的至少一個錯誤位元的數目在ECC的錯誤校正能力內時輸出具有第二邏輯位準（例如，邏輯低位準）的第二選擇信號SS2。位元反相器273可經組態以回應於具有第一邏輯位準的解碼信號DS而使至少一個錯誤位元反相。選擇電路275可經組態以回應於具有第二邏輯位準的第二選擇信號SS2而提供位元反相器273的輸出作為經校正主要資料C_MD。
參考圖16至圖19所描述的組件可根據記憶體胞元陣列的結構具有固定組態或可變組態以用於根據不同實施例施加ECC級別。
如參考圖7至圖9B所描述，錯誤監控電路300可具有相對簡單組態，亦即，相對小的大小及相對低的功率消耗，這是因為錯誤監控電路可經組態以執行相對簡單的邏輯運算以偵測錯誤出現。相比之下，如參考圖16至圖19所描述，ECC電路250可具有相對複雜的組態，亦即，相對較大的大小及相對高的功率消耗，這是因為ECC電路250可經組態以針對錯誤校正執行相對複雜的邏輯運算。
根據實例實施例，半導體記憶體裝置可負責使用錯誤監控電路300的錯誤偵測，而記憶體控制器可負責使用ECC電路250的錯誤校正。藉由用在半導體記憶體裝置（諸如動態記憶體裝置）中不可避免地執行的再新操作替換常規巡讀操作，可減少記憶體系統的功率消耗，且可增強記憶體系統的效能及可靠性。
圖20為示出包含於根據實例實施例的半導體記憶體裝置中的錯誤監控電路的實例實施例的方塊圖。圖20示出其中半導體記憶體裝置包含多個記憶庫陣列的實例實施例。
參看圖20，錯誤監控電路300a可包含多個邏輯運算電路ALUa至ALUh 311至31h、監控控制邏輯MCTRL 321、狀態暫存器SREG 331，以及位置暫存器AREG 341。
多個邏輯運算電路311至31h可經組態以分別對包含於自多個記憶庫陣列MBKa至MBKh提供的再新感測資料RSDTa至RSDTh中的碼字執行邏輯運算，以產生多個運算結果值RESa至RESh。
狀態暫存器331可經組態以儲存狀態位元並產生對應於狀態位元的中斷信號IRTT。位置暫存器341可經組態以儲存失效位址FLADD且輸出失效位址FLADD。監控控制邏輯321可經組態以基於多個運算結果值RESa至RESh控制狀態暫存器331及位置暫存器341。
圖20示出其中每一邏輯運算電路專用於每一記憶庫陣列的非限制性實例實施例。在一些實例實施例中，監控控制邏輯321、狀態暫存器331及/或位置暫存器341可包含分別專用於多個記憶庫陣列的多個單元電路。
圖21為示出根據實例實施例的記憶體系統的方塊圖。
參看圖21，記憶體系統10a可包含主機裝置15及半導體記憶體裝置400a。如上文所描述，半導體記憶體裝置400a可包含記憶體胞元陣列、再新控制器RFCON 100以及錯誤監控電路ERRMON 300。
主機裝置15可包含處理器17及經組態以控制半導體記憶體裝置400a的記憶體控制器200a。主機裝置15可為系統單晶片（system on chip；SoC）或應用程式處理器（application processor；AP），其包含各種功能區塊。
如上文所描述，半導體記憶體裝置400a中的錯誤監控電路300可經組態以產生指示錯誤是否出現在儲存於記憶體胞元陣列中的資料中的中斷信號及指示儲存於記憶體胞元陣列中的資料中的錯誤的位置的失效位址FLADD，亦即，記憶體中的具有錯誤的資料所定位的位址。
主機裝置15中的記憶體控制器200a可包含ECC電路250，且可經組態以基於中斷信號ITRR及失效位址FLADD使用ECC電路250來校正儲存於記憶體胞元陣列中的資料中的錯誤。
在一些實例實施例中，主機裝置15中的處理器17可自半導體記憶體裝置400a中的錯誤監控電路300接收中斷信號ITRR，且在中斷信號ITRR經激活時將校正請求CREQ傳送至記憶體控制器200a。
記憶體控制器200a可經組態以回應於校正請求CREQ而執行錯誤校正。換言之，記憶體控制器200a可經組態以存取半導體記憶體裝置400a以回應於校正請求CREQ而接收失效位址FLADD。記憶體控制器200a可經組態以基於失效位址FLADD自記憶體胞元陣列讀取包含錯誤的資料。記憶體控制器200a可經組態以藉由使用ECC電路250校正包含錯誤的資料來產生經校正資料，且可經組態以基於失效位址FLADD將經校正資料寫入記憶體胞元陣列中。在錯誤校正完成之後，處理器17可經組態以激活校正完成信號DONE。
圖22及圖23為示出根據實例實施例的堆疊式半導體記憶體裝置的圖。
參看圖22，半導體記憶裝置900包含第一半導體積體電路層LA1 910至第k半導體積體電路層LAk 920，其中最低第一半導體積體電路層LA1經假定為介面或控制晶片，且其他半導體積體電路層LA2至LAk經假定為包含核心記憶體晶片的從屬晶片。從屬晶片可形成如上文所描述的多個記憶體等級。
第一半導體積體電路層LA1至第k半導體積體電路層LAk可經組態以藉由基底穿孔TSV（例如，矽穿孔）在所述層之間傳輸及接收信號。為介面或控制晶片的最低第一半導體積體電路層LA1可經組態以經由形成於外表面上的導電結構與外部記憶體控制器通信。
第一半導體積體電路層LA1 910至第k半導體積體電路層LAk 920中的各者可包含記憶體區921及用於驅動記憶體區921的周邊電路922。舉例而言，周邊電路922可包含：用於驅動記憶體的字線的列驅動器；用於驅動記憶體的位元線的行驅動器；用於控制資料的輸入輸出的資料輸入輸出電路；用於自外部源接收命令且緩衝所述命令的命令緩衝器；以及用於自外部源接收位址且緩衝所述位址的位址緩衝器。
第一半導體積體電路層LA1 910可更包含控制電路。控制電路可經組態以基於來自記憶體控制器的命令及位址信號來控制對記憶體區921的存取，且可經組態以產生用於存取記憶體區921的控制信號。
對應於從屬層的半導體積體電路層LA2至半導體積體電路層LAk中的各者可包含如上文所描述的再新控制器及錯誤監控電路。
圖23示出根據一些實施例的實例高頻寬記憶體（high bandwidth memory；HBM）組織。參看圖23，HBM 1100可具有多個DRAM半導體晶粒1120、1130、1140以及1150的堆疊。堆疊結構的HBM可藉多個獨立介面（亦即，通道）最佳化。每一DRAM堆疊可根據HBM標準支援多達8個通道。圖23繪示含有4個DRAM半導體晶粒1120、1130、1140以及1150的實例堆疊，且每一DRAM半導體晶粒支援兩個通道CHANNEL0及CHANNEL1。
每一通道提供對一組獨立DRAM記憶庫的存取。來自一個通道的請求可不存取附接至不同通道的資料。通道可獨立地時控，且不必同步。
HBM 1100可更包含介面晶粒1110或在堆疊結構底部的邏輯晶粒以提供信號選路及其他功能。DRAM半導體晶粒1120、DRAM半導體晶粒1130、DRAM半導體晶粒1140以及DRAM半導體晶粒1150的一些功能可實施於介面晶粒1110中。
DRAM半導體晶粒1120、DRAM半導體晶粒1130、DRAM半導體晶粒1140以及DRAM半導體晶粒1150中的各者可包含如上文所描述的再新控制器及錯誤監控電路。
圖24及圖25為示出根據實例實施例的堆疊式半導體記憶體裝置的封裝結構的圖。
參看圖24，記憶體裝置1000a可為記憶體封裝，且可包含基礎基底或***件ITP及堆疊於***件ITP上的堆疊式記憶體裝置。堆疊式記憶體裝置可包含邏輯半導體晶粒LSD（或緩衝器半導體晶粒）及多個記憶體半導體晶粒MSD1、…、MSD4。
參看圖25，記憶體裝置1000b可為記憶體封裝且可包含基礎基底BSUB及堆疊於基礎基底BSUB上的堆疊式記憶體裝置。堆疊式記憶體裝置可包含邏輯半導體晶粒LSD及多個記憶體半導體晶粒MSD1、…、MSD4。
圖24示出其中豎直地堆疊除邏輯半導體晶粒LSD之外的記憶體半導體晶粒MSD1、…、記憶體半導體晶粒MSD4的結構，且邏輯半導體晶粒LSD經由***件ITP或基礎基底電連接至記憶體半導體晶粒MSD1、…、記憶體半導體晶粒MSD4。相比之下，圖25示出其中邏輯半導體晶粒LSD與記憶體半導體晶粒MSD1、…、記憶體半導體晶粒MSD4豎直地堆疊的結構。
如上文所描述的再新控制器RFCON 100及錯誤監控電路ERRMON 300可安置於邏輯半導體晶粒LSD中。在一些實例實施例中，再新控制器100及錯誤監控電路ERRMON 300可包含於記憶體半導體晶粒MSD1、…、記憶體半導體晶粒MSD4中的各者中。
基礎基底BSUB可與***件ITP相同或包含***件ITP。基底基板BSUB可為印刷電路板（printed circuit board；PCB）。諸如導電凸塊BMP的外部連接元件可形成於基礎基底BSUB的下表面上，且諸如導電凸塊的內部連接元件可形成於基礎基底BSUB的上表面上。在一些實例實施例中，半導體晶粒LSD及半導體晶粒MSD1、…、半導體晶粒MSD4可經由矽穿孔電連接。在其他實例實施例中，半導體晶粒LSD及半導體晶粒MSD1、…、半導體晶粒MSD4可經由接合線電連接。在又其他實例實施例中，半導體晶粒LSD及半導體晶粒MSD1、…、半導體晶粒MSD4可經由矽穿孔與接合線的組合電連接。在圖24的實例實施例中，邏輯半導體晶粒LSD可經由形成於***件ITP中的導電線圖案電連接至記憶體半導體晶粒MSD1、…、記憶體半導體晶粒MSD4。堆疊式半導體晶粒LSD及堆疊式半導體晶粒MSD1、…、堆疊式半導體晶粒MSD4可使用諸如樹脂RSN的囊封劑封裝。
圖26為示出根據實例實施例的記憶體系統的圖。
如圖26中所示出，記憶體系統70可包含記憶體模組1200及記憶體控制器200。記憶體模組1200可包含模組基底及多個記憶體晶片（MEM）401a、401b、401c、401d、401e、401f、401g、401h以及安裝於模組基底上的模組感測器TSOD 1250。圖26示出八個記憶體晶片401a、…、401h的非限制性實例，然而，包含於記憶體模組1200中的記憶體晶片的數目可根據不同實施例不同地判定。
記憶體模組1200可經由資料匯流排1210及控制匯流排1220連接至記憶體控制器200。記憶體模組1200可***至較大記憶體系統或計算系統的插座連接器中。記憶體模組1200的電連接器（或接腳）可連接至插座連接器的電觸點。連接至電觸點的電連接器及匯流排1210及匯流排1220可允許對記憶體緩衝器或緩衝器晶片1270的直接存取及對記憶體模組1200的記憶體晶片401a、…、記憶體晶片401h的間接存取。資料匯流排1210可包含信號線（導電配線）以傳送資料信號DQ及資料選通信號DQS，且控制匯流排1220可包含命令（CMD）線及/或位址（ADD）線中的至少一者。
資料匯流排1210及控制匯流排1220經由各別插座/接腳及匯流排信號線配置直接連接至緩衝器晶片1270。隨後，緩衝器晶片1270經由至少共同連接的第一匯流排1230及自緩衝器晶片1270的指定埠分開連接至記憶體晶片401a、…、記憶體晶片401h的對應埠的第二匯流排1240a、第二匯流排1240b、第二匯流排1240c、第二匯流排1240d、第二匯流排1240e、第二匯流排1240f、第二匯流排1240g、第二匯流排1240h而連接至各別記憶體晶片401a、…、401h。緩衝器晶片1270可用於經由第一匯流排1230將經由控制匯流排1220自記憶體控制器200接收到的接收命令及/或位址傳送至各別記憶體晶片401a、…、401h。
緩衝器晶片1270可經組態以經由各別第二匯流排1240a、…、1240h將經由資料匯流排1210自記憶體控制器200接收到的寫入資料DQ（即，待寫入記憶體晶片400a、…、記憶體晶片400h中的一或多者的資料）及資料選通信號DQS傳送至記憶體晶片401a、…、記憶體晶片401h。緩衝器晶片1270可進一步經組態以經由資料匯流排1210將經由第二匯流排1240a、…、第二匯流排1240h自記憶體晶片401a、…、記憶體晶片401h中的一或多者獲得的讀取資料DQ（自記憶體晶片401a、…、記憶體晶片401h中的一或多者擷取的資料）傳送至記憶體控制器200。
記憶體晶片401a、…、記憶體晶片401h中的各者可包含如上文所描述的再新控制器RFCON 100及錯誤監控電路ERRMON 300。記憶體控制器200可包含ECC電路250。
圖27為示出包含根據實例實施例的半導體記憶體裝置的行動系統的方塊圖。
參看圖27，行動系統2000可包含應用程式處理器（AP）2100、連接性單元2200、揮發性記憶體裝置（VM）2300、非揮發性記憶體裝置（NVM）2040、使用者介面2500以及電源供應器2600。在一些實施例中，行動系統2000可為例如行動電話、智慧型手機、個人數位助理（personal digital assistant；PDA）、攜帶型多媒體播放機（portable multimedia player；PMP）、數位攝影機、音樂播放器、攜帶型遊戲控制台、導航系統，或另一類型的電子裝置。
應用程式處理器2100可經組態以執行應用程式，例如網路瀏覽器、遊戲應用程式、視訊播放器等。連接性單元2200可經組態以執行與外部裝置的有線或無線通信。揮發性記憶體裝置2300可經組態以儲存由應用程式處理器2100處理的資料，或可經組態以作為工作記憶體操作。非揮發性記憶體裝置2400可經組態以儲存用於啟動行動系統2000的啟動影像。使用者介面2500可包含至少一個輸入裝置，諸如小鍵盤、觸控式螢幕等，及至少一個輸出裝置，諸如揚聲器、顯示裝置等。電源供應器2600可經組態以將電源電壓供應至行動系統1200。
如上文所描述，揮發性記憶體裝置2300可包含如上文所描述的再新控制器RFCON 100及錯誤監控電路ERRMON 300。應用程式處理器2100可包含ECC電路250。
如上文所描述，根據實例實施例，記憶體系統及操作記憶體系統的方法可藉由基於在再新操作期間提供的再新感測資料在半導體記憶體裝置中產生錯誤資訊及基於錯誤資訊藉由記憶體控制器執行錯誤校正來移除伴有記憶體刷洗的巡讀操作。經由移除巡讀操作，記憶體系統的功率消耗可減少且記憶體系統的可靠性及效能可增強。
本文中所描繪的實施例可應用於半導體記憶體裝置及包含半導體記憶體裝置的系統。舉例而言，實施例可應用於諸如以下各者的系統：記憶卡、固態硬碟（solid state drive；SSD）、嵌入式多媒體卡（embedded multimedia card；eMMC）、行動電話、智慧型手機、個人數位助理（PDA）、攜帶型多媒體播放機（PMP）、數位攝影機、攝錄影機、個人電腦（personal computer；PC）、伺服器電腦、工作站、膝上型電腦、數位TV、機上盒、攜帶型遊戲控制台、導航系統、可穿戴裝置、物聯網（internet of things；IoT）裝置、萬物網（internet of everything；IoE）裝置、電子書、虛擬實境（virtual reality；VR）裝置、擴增實境（augmented reality；AR）裝置、伺服器系統、自動裝置等。
如上文所描述，實例實施例可提供能夠有效執行錘擊再新操作的記憶體裝置及記憶體系統。實例實施例可提供控制能夠有效執行錘擊再新操作的記憶體裝置的再新的方法。
10、10a、70：記憶體系統 15：主機裝置 17：處理器 21：控制匯流排 22：資料匯流排 23：額外匯流排 100、RFCON：再新控制器 110：時序控制器 120：再新計數器 130：位址產生器 140：錘擊位址儲存器 150：映射器 200、200a：記憶體控制器 210：多工器 220：ECC引擎 223：同位產生器 224：檢查位元產生器 225：校正子產生器 240：緩衝器單元 241、242、243、244：緩衝器 250：ECC電路 270：資料校正器 271：校正子解碼器 273：位元反相器 275：選擇電路 291~29r：同位子產生器 300、ERRMON：錯誤監控電路 310、310a、310b、311~31h、ALU、ALUa~ALUh：邏輯運算電路 311~317：XOR邏輯閘 320、321、MCTRL：監控控制邏輯 330、331、SREG：狀態暫存器 340、341、AREG：位置暫存器 400、400a、900：半導體記憶體裝置 401a、401b、401c、401d、401e、401f、401g、401h：記憶體晶片 410：命令控制邏輯 411：命令解碼器 412：模式暫存器集合 420：位址暫存器 430：記憶庫控制邏輯 460：列選擇電路 460a、460h：記憶庫列選擇電路 470：行解碼器 470a、470h：記憶庫行解碼器 480、MCA：記憶體胞元陣列 480a、480h、MBKa~MBKh：記憶庫陣列 485：感測放大器單元 485a、485h：記憶庫感測放大器 490：輸入/輸出閘控電路 491：第一切換電路 492：第二切換電路 495：資料輸入/輸出緩衝器 511、512、513、MB0~MBk：第一記憶體區塊 514、EDB：第二記憶體區塊 910~920、LA1~LAk：半導體積體電路層 921：記憶體區 922：周邊電路 1000a、1000b：記憶體裝置 1120、1130、1140、1150：DRAM半導體晶粒 1200：記憶體模組 1210：資料匯流排 1220：控制匯流排 1250、TSOD：模組感測器 1270：緩衝器晶片 2000：行動系統 2100：應用程式處理器 2200：連接性單元 2300：揮發性記憶體裝置 2400：非揮發性記憶體裝置 2500：使用者介面 2600：電源供應器 4311~43r1、4314~43r4：XOR模組 4312~43r2：解多工器 4313~43r3：開關 ADDR、HRFADDa、HRFADDb、HRFADDc、HRFADDd、X+1~X+15：位址 B1~Bn：位元 BANK_ADDR：記憶庫位址 BMP：導電凸塊 Bp~B0、Rq~R0、Cs~C0：位址位元 BSUB：基礎基底 BTL、BTL0~BTLn-1、BLp-1、BLp、BLp+1、RBTL：位元線 C_MD：經校正主要資料 CHANNEL0、CHANNEL1：通道 CHB：檢查位元 CLK：時脈信號 CMD命令 COL_ADDR：行位址 CREF：計數器再新信號 CREQ：校正請求 CRFADD：計數器再新位址信號 CTL1、CTL2：控制信號 DONE：校正完成信號 DQ：資料/資料信號 DQS：資料選通信號 DS：解碼信號 ECSS：引擎組態選擇信號 EDADD：末端列位址 EDBIO：第二資料線 ERRINF：錯誤資訊 FLADD：失效位址 GIO：第一資料線 HADD：錘擊位址 HREF：錘擊再新信號 HRFADD：錘擊再新位址信號 IACT：作用中信號 IPRE：預充電信號 IRD：讀取信號 IREF：再新信號 IRTT、ITRR：中斷信號 ITP：***件 IWR：寫入信號 LSD：邏輯半導體晶粒 MC：記憶體胞元 MS：模式信號 MSD1、MSD4：記憶體半導體晶粒 MUX1~MUXk、MUXp：行選擇器 NCA：正常胞元陣列 NDd：資料節點 NDp：同位節點 NMD：正常模式 PADD：指標 PROPR1、PROPR2、PROPR3、PROPRi：巡讀操作 PRT：同位資料 PRT11~PRT1r：第一部分同位資料 PRT21~PRT2r：第二部分同位資料 RCA：冗餘胞元陣列 RES、RESa~RESh：運算結果值 RFADD、RFADDi：再新位址 RMD：讀取資料 ROW_ADDR：列位址 RSDT、RSDTa~RSDTh、RSDTi：再新感測資料 RSN：樹脂 S11、S12、S13、S14、S15、S16、S20、S31、S32、S33、S34、S35、S36、S100、S200、S300、S400：操作 SDR：校正子資料 SS1：第一選擇信號 SS2：第二選擇信號 STADD：開始列位址 t1~t19：激活時間點 TMD：測試模式 TR：真值 UD1~UDr：子資料 WL、WL0~WLm-1、WLs-2、WLs-1、WLs、WLs+1、WLs+2：字線 WMD：寫入資料
自結合隨附圖式進行的以下詳細描述將更清楚地理解本揭露的實例實施例。 圖1為示出根據實例實施例的記憶體系統的方塊圖。 圖2為示出操作根據實例實施例的記憶體系統的方法的流程圖。 圖3A為示出根據實例實施例的半導體記憶體裝置的方塊圖。 圖3B為示出包含於圖3A的半導體記憶體裝置中的記憶庫陣列的圖。 圖4A及圖4B為示出用於校正儲存於半導體記憶體裝置中的資料中的錯誤的巡讀操作的圖。 圖5為示出根據實例實施例的半導體記憶體裝置的一部分的圖。 圖6為示出用於操作根據實例實施例的記憶體系統的方法的失效位址的實例實施例的圖。 圖7為示出包含於根據實例實施例的半導體記憶體裝置中的錯誤監控電路的實例實施例的方塊圖。 圖8為適用於根據實例實施例的記憶體系統的ECC級別的表。 圖9A及圖9B為示出包含於圖7的錯誤監控電路中的邏輯運算電路的實例實施例的圖。 圖10、圖11以及圖12為示出操作根據實例實施例的記憶體系統的方法的流程圖。 圖13為示出包含於圖3A的半導體記憶體裝置中的再新控制器的方塊圖。 圖14為示出用於示出因字線耦接所致的資料丟失的記憶體胞元陣列的一部分的圖。 圖15為示出包含於根據實例實施例的半導體記憶體裝置中的再新控制器的實例操作的時序圖。 圖16為示出包含於根據實例實施例的記憶體系統中的錯誤校正碼（ECC）電路的實例實施例的圖。 圖17為示出包含於圖16的ECC電路中的ECC引擎的實例實施例的圖。 圖18為示出包含於圖17的ECC引擎中的同位產生器的實例實施例的圖。 圖19為示出包含於圖16的ECC電路中的資料校正器的圖。 圖20為示出包含於根據實例實施例的半導體記憶體裝置中的錯誤監控電路的實例實施例的方塊圖。 圖21為示出根據實例實施例的記憶體系統的方塊圖。 圖22及圖23為示出根據實例實施例的堆疊式半導體記憶體裝置的圖。 圖24及圖25為示出根據實例實施例的堆疊式半導體記憶體裝置的封裝結構的圖。 圖26為示出根據實例實施例的記憶體系統的圖。 圖27為示出包含根據實例實施例的半導體記憶體裝置的行動系統的方塊圖。
10:記憶體系統
21:控制匯流排
22:資料匯流排
23:額外匯流排
100、RFCON:再新控制器
200:記憶體控制器
250:ECC電路
300、ERRMON:錯誤監控電路
400:半導體記憶體裝置
480、MCA:記憶體胞元陣列
ADDR:位址
CLK:時脈信號
CMD:命令
DONE:校正完成信號
ERRINF:錯誤資訊
FLADD:失效位址
ITRR:中斷信號

Claims (20)

  1. 一種記憶體系統，包括： 半導體記憶體裝置，包括： 記憶體胞元陣列，包含經組態以儲存資料的多個記憶體胞元； 再新控制器，經組態以控制關於所述多個記憶體胞元的再新操作；以及 錯誤監控電路，經組態以藉由基於在所述再新操作的期間自所述記憶體胞元陣列提供的再新感測資料監控儲存於所述記憶體胞元陣列中的所述資料中的錯誤來產生錯誤資訊；以及 記憶體控制器，經組態以控制所述半導體記憶體裝置，所述記憶體控制器包含錯誤校正碼（ECC）電路且進一步經組態以基於所述錯誤資訊使用所述錯誤校正碼電路來校正儲存於所述記憶體胞元陣列中的所述資料中的所述錯誤。
  2. 如請求項1所述的記憶體系統，其中所述錯誤資訊包含中斷信號及失效位址，使得所述中斷信號指示所述錯誤是否出現在儲存於所述記憶體胞元陣列中的所述資料中，且所述失效位址指示儲存於所述記憶體胞元陣列中的所述資料中的所述錯誤的位置。
  3. 如請求項2所述的記憶體系統，其中所述錯誤監控電路進一步經組態以藉由對所述再新感測資料的位元執行互斥或（XOR）邏輯運算來產生所述中斷信號。
  4. 如請求項2所述的記憶體系統，其中所述記憶體控制器進一步經組態以存取所述錯誤監控電路且回應於所述中斷信號的激活而接收所述失效位址。
  5. 如請求項4所述的記憶體系統，其中所述記憶體控制器進一步經組態以： 基於所述失效位址自所述記憶體胞元陣列讀取包含所述錯誤的所述資料； 藉由使用所述錯誤校正碼電路校正包含所述錯誤的所述資料來產生經校正資料；以及 基於所述失效位址將所述經校正資料寫入所述記憶體胞元陣列中。
  6. 如請求項2所述的記憶體系統，其中所述錯誤監控電路包含： 邏輯運算電路，經組態以對包含於所述再新感測資料中的碼字執行邏輯運算以產生運算結果值； 狀態暫存器，經組態以儲存狀態位元且產生對應於所述狀態位元的所述中斷信號； 位置暫存器，經組態以儲存所述失效位址且輸出所述失效位址；以及 監控控制邏輯，經組態以基於所述運算結果值控制所述狀態暫存器及所述位置暫存器。
  7. 如請求項6所述的記憶體系統，其中所述邏輯運算電路包含： 多個互斥或邏輯閘，經組態以對所述碼字的位元執行互斥或邏輯運算以產生所述運算結果值。
  8. 如請求項6所述的記憶體系統，其中所述監控控制邏輯進一步經組態以在所述運算結果值指示所述碼字的錯誤時將所述狀態位元設定為第一值以激活所述中斷信號。
  9. 如請求項8所述的記憶體系統，其中所述監控控制邏輯進一步經組態以： 自所述記憶體控制器接收指示儲存於所述記憶體胞元陣列的所述失效位址處的所述資料的錯誤校正完成的校正完成信號；以及 在所述校正完成信號經激活時將所述狀態位元自所述第一值初始化至第二值以去激活所述中斷信號。
  10. 如請求項6所述的記憶體系統，其中所述監控控制邏輯進一步經組態以基於在所述運算結果值指示所述碼字的錯誤時自所述再新控制器提供的再新位址將所述失效位址儲存於所述位置暫存器中。
  11. 如請求項2所述的記憶體系統，其中所述記憶體胞元陣列包含多個記憶庫陣列，以及 其中所述錯誤監控電路包含： 多個邏輯運算電路，經組態以分別對包含於自所述多個記憶庫陣列提供的所述再新感測資料中的碼字執行邏輯運算以產生多個運算結果值； 狀態暫存器，經組態以儲存狀態位元且產生對應於所述狀態位元的所述中斷信號； 位置暫存器，經組態以儲存所述失效位址且輸出所述失效位址；以及 監控控制邏輯，經組態以基於所述多個運算結果值控制所述狀態暫存器及所述位置暫存器。
  12. 如請求項11所述的記憶體系統，其中所述失效位址包含指示包含所述錯誤的各別的所述碼字的位置的記憶庫位址、列位址及行位址。
  13. 如請求項1所述的記憶體系統，更包括： 主要介面，經組態以在所述記憶體控制器與所述半導體記憶體裝置之間傳送命令、存取位址以及儲存於所述記憶體胞元陣列中的所述資料；以及 邊帶介面，經組態以在所述記憶體控制器與所述錯誤監控電路之間傳送所述錯誤資訊且獨立於所述主要介面而操作。
  14. 一種操作記憶體系統的方法，所述記憶體系統包含半導體記憶體裝置及經組態以控制所述半導體記憶體裝置的記憶體控制器，所述方法包括： 執行關於包含於所述半導體記憶體裝置的記憶體胞元陣列中的多個記憶體胞元的再新操作； 在所述半導體記憶體裝置中藉由基於在所述再新操作的期間自所述記憶體胞元陣列提供的再新感測資料監控儲存於所述記憶體胞元陣列中的資料中的錯誤來產生錯誤資訊； 將所述錯誤資訊自所述半導體記憶體裝置提供至所述記憶體控制器；以及 基於所述錯誤資訊使用包含於所述記憶體控制器中的錯誤校正碼（ECC）電路來校正儲存於所述記憶體胞元陣列中的所述資料中的所述錯誤。
  15. 如請求項14所述的方法，其中產生所述錯誤資訊包含： 產生指示所述錯誤是否出現在儲存於所述記憶體胞元陣列中的所述資料中的中斷信號；以及 產生指示儲存於所述記憶體胞元陣列中的所述資料中的所述錯誤的位置的失效位址。
  16. 如請求項15所述的方法，其中產生所述中斷信號包含： 對所述再新感測資料的位元執行互斥或（XOR）邏輯運算。
  17. 如請求項15所述的方法，其中校正儲存於所述記憶體胞元陣列中的所述資料中的所述錯誤包含： 回應於所述中斷信號的激活將所述失效位址自所述半導體記憶體裝置傳送至所述記憶體控制器。
  18. 如請求項17所述的方法，其中校正儲存於所述記憶體胞元陣列中的所述資料中的所述錯誤更包含： 基於所述失效位址自所述記憶體胞元陣列讀取包含所述錯誤的所述資料； 藉由使用所述錯誤校正碼電路校正包含所述錯誤的所述資料來產生經校正資料；以及 基於所述失效位址將所述經校正資料寫入所述記憶體胞元陣列中。
  19. 一種記憶體系統，包括： 半導體記憶體裝置，包括記憶體胞元陣列，所述記憶體胞元陣列包含經組態以儲存資料的多個記憶體胞元；以及 主機裝置，包括處理器及經組態以控制所述半導體記憶體裝置的記憶體控制器， 其中所述半導體記憶體裝置經組態以藉由基於在再新操作的期間自所述記憶體胞元陣列提供的再新感測資料監控儲存於所述記憶體胞元陣列中的所述資料中的錯誤來產生中斷信號及失效位址，使得所述中斷信號指示所述錯誤是否出現在儲存於所述記憶體胞元陣列中的所述資料中，且所述失效位址指示儲存於所述記憶體胞元陣列中的所述資料中的所述錯誤的位置，以及 其中所述主機裝置包含錯誤校正碼（ECC）電路，且所述主機裝置經組態以基於錯誤資訊使用所述錯誤校正碼電路來校正儲存於所述記憶體胞元陣列中的所述資料中的所述錯誤。
  20. 如請求項19所述的記憶體系統，其中所述處理器經組態以自所述半導體記憶體裝置接收所述中斷信號且在所述中斷信號經激活時將校正請求傳送至所述記憶體控制器，以及 其中記憶體控制器經組態以： 回應於所述校正請求存取所述半導體記憶體裝置以接收所述失效位址； 基於所述失效位址自所述記憶體胞元陣列讀取包含所述錯誤的所述資料； 藉由使用所述錯誤校正碼電路校正包含所述錯誤的所述資料來產生經校正資料；以及 基於所述失效位址將所述經校正資料寫入所述記憶體胞元陣列中。
TW111143072A 2021-12-22 2022-11-11 記憶體系統及其操作方法 TW202329106A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210184903A KR20230095437A (ko) 2021-12-22 2021-12-22 메모리 시스템 및 이의 동작 방법
KR10-2021-0184903 2021-12-22

Publications (1)

Publication Number Publication Date
TW202329106A true TW202329106A (zh) 2023-07-16

Family

ID=84462835

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111143072A TW202329106A (zh) 2021-12-22 2022-11-11 記憶體系統及其操作方法

Country Status (5)

Country Link
US (1) US20230195327A1 (zh)
EP (1) EP4202939A1 (zh)
KR (1) KR20230095437A (zh)
CN (1) CN116340049A (zh)
TW (1) TW202329106A (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10599504B1 (en) * 2015-06-22 2020-03-24 Amazon Technologies, Inc. Dynamic adjustment of refresh rate
KR102434053B1 (ko) * 2015-11-16 2022-08-19 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
KR20200074467A (ko) * 2018-12-17 2020-06-25 삼성전자주식회사 에러 정정 코드 회로, 반도체 메모리 장치 및 메모리 시스템
US10817371B2 (en) * 2018-12-31 2020-10-27 Micron Technology, Inc. Error correction in row hammer mitigation and target row refresh
KR20210055865A (ko) * 2019-11-07 2021-05-18 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US11221913B2 (en) * 2020-03-11 2022-01-11 Micron Technology, Inc. Error check and scrub for semiconductor memory device

Also Published As

Publication number Publication date
CN116340049A (zh) 2023-06-27
KR20230095437A (ko) 2023-06-29
EP4202939A1 (en) 2023-06-28
US20230195327A1 (en) 2023-06-22

Similar Documents

Publication Publication Date Title
US10997020B2 (en) Memory device, memory system, and method of operating the same
CN110995289B (zh) 错误检测码生成电路
CN112837725A (zh) 半导体存储器件和操作半导体存储器件的方法
US11681579B2 (en) Semiconductor memory devices and memory systems including the same
CN107133122B (zh) 存储器控制方法
US10824523B2 (en) Data storage device and operating method thereof
KR20190052754A (ko) 적응적 온-다이 에러 체크 및 정정을 위한 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
JP4247262B2 (ja) 集積回路装置
US11392454B2 (en) Memory controllers, memory systems and memory modules
CN112116945A (zh) 半导体存储器设备和存储器***
US20200394102A1 (en) Semiconductor memory devices having enhanced error correction circuits therein
US11726670B2 (en) Methods of operating memory controllers, memory controllers performing the methods and memory systems including the memory controllers
US11748025B2 (en) Nonvolatile memory device, data storage device including the same and operating method thereof
US10917111B2 (en) Error correction code unit and error correction method
US10770431B1 (en) Memory die layouts for failure protection in SSDs
CN110032466B (zh) 数据存储装置及其操作方法
KR102589913B1 (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US10109373B2 (en) Data storage apparatus and operating method thereof
EP4202939A1 (en) Memory system and method of operating the same
KR20230121611A (ko) 시스템 메모리 신뢰성, 가용성 및 서비스 가능성(ras)을개선하기 위한 적응형 오류 정정
US20240097709A1 (en) Error correction code decoder using constacyclic code, and memory device and memory system including the same
US11829614B2 (en) Semiconductor memory devices and methods of operating semiconductor memory devices
CN112540867B (zh) 存储模块以及存储控制器的纠错方法
CN110377453B (zh) 半导体存储器装置和包括半导体存储器装置的存储器***
CN118113210A (zh) 存储器控制器和包括存储器控制器的存储器***