TW202304030A - 半導體積體電路器件及其製造方法 - Google Patents

Abstract

本揭露提供了一種半導體積體電路器件及其製造方法，在半導體積體電路器件中，電阻式記憶體單元中的一個電極直接與金屬層連接，從而減少了使用其他金屬材料(例如，鎢)對連接插塞進行填充並進行拋光的步驟。藉此，既減少了製造工序，也相應減少了因拋光而產生的不同程度的凹陷，從而提高了電阻式記憶體的阻變性能的均勻性，使得半導體積體電路器件的品質更高。此外，由於本揭露實施例巧妙地利用原有連接插塞所在的溝槽以形成溝槽結構的阻變層，使得整個電阻式記憶體單元嵌入到原有連接插塞所在的溝槽中，從而使得單個電阻式記憶體單元的結構更為緊湊，各電阻式記憶體單元之間的間隙更小，進而能更好地滿足微縮化和高密度的需求。

Description

半導體積體電路器件及其製造方法

本揭露涉及半導體器件領域，尤其涉及一種包含電阻式隨機存取記憶體(Resistance Random Access Memory，RRAM)的半導體積體電路器件及其製造方法。

近些年來，由於電阻式記憶體具有速度快、可靠性高、非揮發、高密度和可用於多值儲存等能夠較好地滿足現在新興應用領域需求的特性，因此越來越受關注，也成為半導體領域的一個研究熱點。

特別是，為了進一步提高電阻式記憶體的空間利用率以滿足日益增長的微縮化需求，電阻式記憶體普遍採用堆疊結構。在這種情況下，往往需要在上下相鄰的電阻式記憶體之間進行連接。

目前，通常採用柱狀結構的連接插塞(Via)在上下金屬層之間進行連接，而連接插塞通常由金屬材料，例如金屬鎢(W)，沈積而成，相應地，設置有連接插塞(Via)的這層結構也被稱為金屬互聯層(Contact)。

本揭露的發明人發現當填充連接插塞的顆粒度較大時，在使用化學機械拋光製程(Chemical Mechanical Polishing，CMP)拋光之後，會形成不同程度的凹陷，從而影響到電阻式記憶體的阻變性能(特別是Forming/Set/Reset操作條件)的均勻性。

因此，如何避免在金屬互連層形成不同程度凹陷，進一步提高電阻式記憶體的阻變性能的均勻性就成為亟需解決的一個技術問題。

針對上述技術問題，本揭露實施例創造性地提供了一種半導體積體電路器件及其製備方法。

根據本揭露實施例的第一態樣，提供一種半導體積體電路器件，半導體積體電路器件包含：第一金屬層；電阻式記憶體單元，電阻式記憶體單元包含阻變層、第一電極和第二電極，其中，阻變層為溝槽結構，第一電極和第二電極分別位於溝槽結構的上下兩側且相對，第一電極與第一金屬層直接連接。

在一可實施方式中，第一電極的材料包含鈦、鉭、氮化鈦和氮化鉭中的至少一種。

在一可實施方式中，第二電極的長度小於第一電極的長度。

在一可實施方式中，電阻式記憶體單元進一步包含：抓氧層，其位於阻變層與第二電極之間。

根據本揭露實施例的第二態樣，提供一種半導體積體電路器件的製造方法，此方法包含：獲取具有第一金屬層的襯底；在第一金屬層上方沈積電介質材料形成電介質層；在電介質層上進行刻槽形成第一槽孔；在第一槽孔內沈積第一電極材料，使第一電極材料與第一金屬層直接連接；對第一電極材料進行蝕刻，使第一電極材料低於第一槽孔的頂部形成第一電極，並在第一電極上方形成第二槽孔；在第二槽孔內沈積阻變層材料形成溝槽結構的阻變層；在阻變層之上沈積第二電極材料形成第二電極，使第二電極與第一電極相對。

在一可實施方式中，在第一槽孔內沈積第一電極材料，包含：使用化學氣相沈積製程或原子層沈積製程在第一槽孔內沈積第一電極材料。

在一可實施方式中，在阻變層之上沈積第二電極材料形成第二電極之前，此方法進一步包含：在阻變層之上沈積抓氧層材料形成抓氧層；並且，在阻變層之上沈積第二電極材料形成第二電極，包含：在抓氧層之上沈積第二電極材料形成第二電極。

在一可實施方式中，在阻變層之上沈積第二電極材料形成第二電極，包含：在阻變層之上沈積第二電極材料；移除電介質層之上的結構以形成第二電極，並使電阻式記憶體單元與電介質層齊平。

在一可實施方式中，在阻變層之上沈積第二電極材料，包含：使用化學氣相沈積製程或原子層沈積製程，在阻變層之上沈積第二電極材料。

在一可實施方式中，移除電介質層之上的結構，包含：使用化學機械拋光製程移除電介質層之上的結構。

本揭露實施例提供一種半導體積體電路器件及其製造方法，在半導體積體電路器件中，電阻式記憶體單元中的一個電極直接與金屬層連接，減少了使用其他金屬材料(例如，鎢)對連接插塞進行填充並進行拋光的步驟。

藉此，既減少了製造工序，也相應減少了因拋光而產生的不同程度的凹陷，從而提高了電阻式記憶體的阻變性能的均勻性，使半導體積體電路器件的品質更高。

此外，由於本揭露實施例巧妙地利用原有連接插塞所在的溝槽以形成溝槽結構的阻變層，使得整個電阻式記憶體單元嵌入到原有連接插塞所在的溝槽中，從而使單個電阻式記憶體單元的結構更為緊湊，各電阻式記憶體單元之間的間隙更小，進而能更好地滿足微縮化和高密度的需求。

需要理解的是，本揭露實施例的實施並不需要實現上述的全部有益效果，而是特定的技術方案可以實現特定的技術效果，並且本揭露實施例的其他實施方式能夠進一步實現上文中未提到的有益效果。

為使本揭露的目的、特徵、優點能夠更加的明顯和易於理解，在下文中將結合本揭露實施例中的附圖，對本揭露實施例中的技術方案進行清楚、完整的說明，顯而易見的是，所說明的實施例僅僅是本揭露一部分實施例，而非全部實施例。基於本揭露中的實施例，本領域具有通常知識者在沒有做出創造性勞動前提下所獲得的所有其他實施例，皆應屬本揭露保護的範圍。

在本說明書的說明中，參考術語「一個實施例」、「一些實施例」、「示例」、「具體示例」、或「一些示例」等的說明意指結合實施例或示例所說明的具體特徵、結構、材料或者特點包含於本揭露的至少一個實施例或示例中。而且，所說明的具體特徵、結構、材料或者特點可以在任一個或多個實施例或示例中以合適的方式結合。此外，在不相互矛盾的情況下，本領域具有通常知識者可以將本說明書中所說明的不同實施例或示例以及不同實施例或示例的特徵進行結合和組合。

此外，術語「第一」、「第二」僅用於說明目的，而不能理解為指示或暗示相對重要性或者隱含指明所指示的技術特徵的數量。因此，限定有「第一」、「第二」的特徵可以明示或隱含地包含至少一個此特徵。在本揭露的說明中，「多個」的含義是兩個或兩個以上，除非另有明確具體的限定。

圖1繪示出了現有技術中，電阻式記憶體常用的一種堆疊結構，其中，最下方是具有金屬層101˜的襯底，在金屬層101˜之上設置有連接插塞102˜，連接插塞102˜由金屬鎢(W)填充而成，在連接插塞102˜之上連接有電阻式記憶體單元103˜，在電阻式記憶體單元103˜之上進一步連接有其他金屬材料層，各個金屬層之間也透過金屬材料的連接插塞進行連接。

進一步地，圖2繪示出了圖1所繪示的電阻式記憶體中連接插塞102˜連接電阻式記憶體單元103˜和金屬層101˜的結構剖面示意圖，其中，電阻式記憶體單元103˜包含第一電極1031˜、阻變層1032˜、抓氧層1033˜和第二電極1034˜。如圖2所繪示，連接插塞102˜是金屬材料(例如，鎢)填充而成的，而在製造連接插塞102˜之上的電阻式記憶體單元103˜之前，需要對連接插塞102˜進行化學機械拋光。但由於諸如鎢等顆粒度較大的金屬材料在沈積時排列得不是很緊密，因此會在進行完化學機械拋光之後出現如在連接插塞102˜的頂端所繪示的凹陷，進而會持續影響後續製造製程，使得依次沈積形成的第一電極1031˜、阻變層1032˜、抓氧層1033˜和第二電極1034˜也隨之產生凹陷。

此外，由於凹陷的程度通常取決於金屬材料鎢在沈積時的排列情況，而金屬材料鎢在沈積時的排列情況有很大的隨機性。因此，在圖1所繪示的各個電阻式記憶體單元所形成的凹陷程度也會各不同，最終導致圖1所繪示的堆疊結構的電阻式記憶體的表面非常粗糙，且阻變性能的均勻性較差，進而影響到電阻式記憶體的阻變性能的均勻性。

為了解決上述問題，本揭露實施例提供了一種半導體積體電路器件，如圖3所繪示，半導體積體電路器件包含：第一金屬層101；電阻式記憶體單元，電阻式記憶體單元包含阻變層1032、第一電極1031和第二電極1034，其中，阻變層1032為溝槽結構，第一電極1031和第二電極1034分別位於溝槽結構的上下兩側且相對，第一電極1031與第一金屬層101直接連接。

其中，第一金屬層101可以是襯底上攜帶的各種電路所形成的金屬層，也可以是堆疊結構中其它半導體積體電路器件中的某些部件所形成的金屬層等。

阻變層1032可以由任何適用的阻變層材料中的一種或多種製備而成，例如，氧化鉿(HfO _x)、氧化鋁(AlO _x)、氧化鋁鉿(HfAlO)和氧化鉭(TaO _x)等。

第一電極1031和第二電極1034的材料可以採用任何適用的電極材料製造而成。第一電極1031和第二電極1034可以由一種材料製造而成，也可以由多種電極材料以不同的排列方式組合而成的。常用的的電極材料包含鈦(Ti)、鉭(Ta)、氮化鈦(TiN)和氮化鉭(TaN)等。

需要說明的是，在圖3所繪示的本揭露實施例半導體積體電路器件中，第一電極1031為底電極，但在實際應用中，第一電極1031也可以是頂電極，或是其它佈局結構中兩個電極中的任意一個電極。

透過比較圖2所繪示的現有技術中經常採用的半導體積體電路器件結構和圖3所繪示的本揭露實施例的半導體積體電路器件，可以看出的是：本揭露實施例的半導體積體電路器件沒有使用其他金屬材料，例如鎢(W)，填充連接插塞，也無須對其他金屬材料進行拋光，而是使用第一電極材料替代其他金屬材料以與第一金屬層直接相連。藉此，就不會形成如圖2中在連接插塞102˜的頂端所繪示的凹陷，從而提高了電阻式記憶體的阻變性能的均勻性，使得阻變性能更佳。

此外，由於將第一電極材料填充進原有連接插塞的槽孔內，使得所形成的電極結構更簡潔，且界面更少，所產生的界面效應(interface effect)的負面影響也會相應地降低。

並且，本揭露實施例巧妙地利用原有連接插塞所在的溝槽以形成溝槽結構的阻變層，使得整個電阻式記憶體單元嵌入到原有連接插塞所在的溝槽中，使單個電阻式記憶體單元的高度更低，各電阻式記憶體單元之間的間隙更小，進而能更好地滿足微縮化和高密度的需求。

另一方面，從半導體積體電路器件的製造製程而言，由於減少了使用其他金屬材料，例如鎢(W)，對連接插塞進行填充並進行拋光的步驟，因此可以進一步相應地簡化製造工序。

在一可實施方式中，第一電極的材料包含鈦(Ti)、鉭(Ta)、氮化鈦(TiN)和氮化鉭(TaN)中的至少一種。

由於上述電極材料顆粒度較小，可以透過合適的製造製程，例如化學氣相沈積製程或原子氣相沈積製程，以得到臺階覆蓋率良好的非晶體狀結構，從而形成更為平坦的表面，可以克服凹陷表面所導致的阻變性能不均勻性和品質不佳的問題。

在一可實施方式中，如圖3所繪示，第二電極1034的長度小於第一電極1031的長度。

其中，在如圖3所繪示的半導體積體電路器件中，電極的長度指水平方向最左端到最右端的距離。當第二電極1034的長度小於第一電極1031的長度時，電場更為集中，從而使得電阻式記憶體單元的阻變性能更好。

在一可實施方式中，如圖3所繪示，電阻式記憶體單元進一步包含：抓氧層1033，其位於阻變層1032與第二電極1034之間。

抓氧層(getting layer)可以吸引或儲備更多的氧，以使導電細絲的形成更為穩定，從而可以增強電阻式記憶體單元的阻變性能。

本揭露實施例進一步提供一種半導體積體電路器件的製造方法，如圖4所示，方法包含以下步驟。

步驟S410，獲取具有第一金屬層101的襯底。

其中，襯底是具有特定晶面和適當電學、光學和機械特性的用於生長外延層的潔淨單晶薄片。第一金屬層101主要包含與電源連通的各種電路。電路與第一電極和第二電極電連通後，可以在通電後施加電壓形成導電細絲。

步驟S420，在第一金屬層101上方沈積電介質材料形成電介質層104，得到如圖5所繪示的結構。

其中，電介質材料可以是任何適用的電介質材料，例如，氧化矽、氮化矽或超低k介質材料(Ultra Low K，ULK)等。

步驟S430，在電介質層104上進行刻槽形成第一槽孔103，得到如圖6所繪示的結構。

其中，刻槽可以採用任何適用的製程，例如，根據預先設計的圖案或形狀先進行光刻，然後接續進行蝕刻。

步驟S440，在第一槽孔103內沈積第一電極材料1031˜，使第一電極材料1031˜與第一金屬層101直接連接，得到如圖7所繪示的結構。

其中，在第一槽孔103內沈積第一電極材料1031˜時，可以採用任何適用的沈積方法以沈積任何適用的電極材料。常用的沈積方法包含化學氣相沈積、物理氣相沈積或原子層沈積等。常用的電極材料包含鈦(Ti)、鉭(Ta)、氮化鈦(TiN)和氮化鉭(TaN)等。

在一可實施方式中，可以使用化學氣相沈積製程或原子層沈積製程以在第一槽孔103內沈積第一電極材料1031˜。

通常透過物理氣相沈積法沈積所得到電極層是晶體狀結構的，其表面較粗糙。當所用金屬材料顆粒度較大的情況下，有可能會出現填充空隙，從而導致電容電阻增大，也會對電阻式記憶體單元的阻變性能產生負面影響。而化學氣相沈積法或原子層沈積法等製程所得到電極層是非晶體狀結構的，其表面較平整。因此，更有利於提高電阻式記憶體單元的阻變性能的均勻性。

步驟S450，對第一電極材料1031˜進行蝕刻，使第一電極材料1031˜低於第一槽孔103的頂部形成第一電極1031，並在第一電極1031上方形成第二槽孔103a，得到如圖8所繪示的結構。

其中，對第一電極材料1031˜進行蝕刻時，可採用乾式蝕刻(Dry Etch)、濕式蝕刻(Wet Etch)或化學機械拋光製程，以形成在第一電極1031上方的第二槽孔103a。

步驟S460，在第二槽孔103a內沈積阻變層材料形成溝槽結構的阻變層1032，得到如圖9所繪示的結構。

在第二槽孔103a內沈積阻變層材料形成溝槽結構的阻變層1032時，可以採用任何適用的沈積方法以沈積任何適用的阻變層材料來實現。

常用的阻變層材料包含氧化鉿(HfO _x)、氧化鋁(AlO _x)、氧化鋁鉿(HfAlO)和氧化鉭(TaO _x)等。

此外，在沈積阻變層1032時，可以是沈積單層阻變層材料，也可以是逐層沈積多種阻變層材料而形成阻變層1032，在本揭露實施例中，對阻變層1032的具體結構和製造製程並不加以限定。

在一可實施方式中，在阻變層1032之上沈積第二電極材料形成第二電極1034之前，此方法進一步包含：在阻變層1032之上沈積抓氧層材料形成抓氧層1033，得到如圖10所繪示的結構。

通常來說，在沈積電極材料得到第二電極之前，會使用物理氣相沈積方法或化學氣相沈積方法形成抓氧層(getting layer)，以吸引或儲備更多的氧，使導電細絲的形成更為穩定。常用的抓氧層材料主要包含鈦(Ti)和鉭(Ta)等。

需要說明的是，抓氧層1033並不是實施本揭露半導體積體電路器件所必須的結構，是為提高產品性能而設置的增益結構。

步驟S470，在阻變層1032之上沈積第二電極材料形成第二電極1034，使第二電極1034與第一電極1031相對。

如果，在阻變層1032之上沈積第二電極材料形成第二電極1034之前，在阻變層1032之上，先沈積了抓氧層材料形成抓氧層1033，則步驟S470為在抓氧層1033之上沈積第二電極材料形成第二電極1034，得到如圖11所繪示的結構。

如果，在阻變層1032之上沈積第二電極材料形成第二電極1034之前，並未沈積抓氧層材料，則可直接在阻變層1032之上沈積第二電極材料形成第二電極1034，得到類似圖11所繪示的但不包含抓氧層1033的結構。

在沈積第二電極材料得到第二電極1034時，可以採用任何適用的沈積方法以沈積任何適用的一種或幾種電極材料。常用的沈積製程包含化學氣相沈積製程、物理氣相沈積製程或原子層沈積製程等。常用的電極材料包含鈦(Ti)、鉭(Ta)、氮化鈦(TiN)和氮化鉭(TaN)等。

然而，由於化學氣相沈積法或原子層沈積法等製程所得到電極層是非晶體狀結構的，其表面較平整。因此，建議使用諸如化學氣相沈積法和原子層沈積法的製程，在阻變層之上沈積第二電極材料得到第二電極1034。

此外，由於電阻式記憶體通常是由多個電阻式記憶體單元形成的，各個電阻式記憶體單元之間需要彼此絕緣。因此，在得到類似於圖11所繪示的結構(包含或不包含抓氧層1033)之後，需要對電阻式記憶體單元進行圖案化處理，例如，根據預先設計的圖案或形狀進行先進行光刻再接續進行蝕刻，或者直接使用拋光工具移除上端非必須的結構。

而通常來說，如果是進行垂直方向的蝕刻，由於需要蝕刻不同種類的薄膜(film)，乾式蝕刻容易蝕刻不乾淨，使得殘留的金屬薄膜造成短路。因此，較為建議在阻變層1032之上沈積第二電極材料之後，採用拋光的方式移除電介質層104之上的結構以形成第二電極1034，並使電阻式記憶體單元與電介質層104齊平，得到如圖3所繪示的半導體積體電路器件。

藉此，所得到的半導體積體電路器件的高度更低，體積更小，且結構也更緊密，能更好地滿足微縮化需求。

在一可實施方式中，在移除電介質層之上的結構時，可以使用化學機械拋光製程以移除電介質層之上的結構。

化學機械拋光技術是積體電路製造中獲得全域平坦化的一種手段，這種製程就是為了能夠獲得既平坦、又無劃痕和雜質玷污的表面而專門設計的。透過化學機械拋光製程得到的半導體積體電路器件，其表面更平坦，且電阻式記憶體的阻變性能更均勻。

需要說明的是，在本文中，術語「包括」、「包含」或者其任何其他變體意在涵蓋非排他性的包含，從而使得包含一系列要素的過程、方法、物品或者裝置不僅包含所述的那些要素，而且進一步包含沒有明確列出的其他要素，或者是進一步包含為這種過程、方法、物品或者裝置所固有的要素。在沒有更多限制的情況下，由語句「包含一個……」所限定的要素，並不排除在包含要素的過程、方法、物品或者裝置之外進一步存在另外的相同要素。

在本揭露所提供的多個實施例中，應該理解的是，所揭露的器件和方法，可以透過其它的方式實現。以上所說明的器件實施例僅僅是示意性的，例如，單元的劃分，僅僅為一種邏輯功能劃分，實際實現時可以有另外的劃分方式，例如：多個單元或組件可以結合，或可以積體到另一個裝置，或一些特徵可以忽略，或不執行。另外，所顯示或討論的各組成部分相互之間的耦合、或直接耦合、或通訊連接可以是透過一些接口，設備或單元的間接耦合或通信連接，可以是電性的、機械的或其它形式的。

以上所述，僅為本揭露的具體實施方式，但本揭露的保護範圍並不局限於此，任何本技術領域具有通常知識者在本發明所揭露的技術範圍內可以輕易想到變化或替換，都應涵蓋在本揭露的保護範圍之內。因此，本揭露的保護範圍應以申請專利範圍的保護範圍為準。

101,101˜:金屬層 102˜:連接插塞 103:第一槽孔 103a:第二槽孔 103˜:電阻式記憶體單元 104:電介質層 1031:第一電極 1031˜:第一電極材料 1032,1032˜:阻變層 1033,1033˜:抓氧層 1034,1034˜:第二電極 S410,S420,S430,S440,S450,S460,S470:步驟

透過參考附圖並閱讀下文的詳細說明，可以使得本揭露實施例的上述目的、特徵和優點變得更易於理解。在附圖中，將以例示性而非限制性的方式繪示出了本揭露的多個實施方式，其中在附圖中，相同或對應的元件符號表示相同或對應的部分。

圖1繪示出了現有技術的電阻式記憶體的堆疊結構示意圖； 圖2繪示出了圖1所繪示的電阻式記憶體中連接插塞連接某一電阻式記憶體單元和金屬層的結構剖面示意圖； 圖3繪示出了本揭露半導體積體電路器件一實施例的結構剖面示意圖； 圖4繪示出了本揭露半導體積體電路器件一實施例製造過程示意圖； 圖5繪示出了本揭露半導體積體電路器件一實施例製造過程中某一階段的結構剖面示意圖； 圖6繪示出了本揭露半導體積體電路器件一實施例製造過程中某一階段的結構剖面示意圖； 圖7繪示出了本揭露半導體積體電路器件一實施例製造過程中某一階段的結構剖面示意圖； 圖8繪示出了本揭露半導體積體電路器件一實施例製造過程中某一階段的結構剖面示意圖； 圖9繪示出了本揭露半導體積體電路器件一實施例製造過程中某一階段的結構剖面示意圖； 圖10繪示出了本揭露半導體積體電路器件一實施例製造過程中某一階段的結構剖面示意圖； 圖11繪示出了本揭露半導體積體電路器件一實施例製造過程中某一階段的結構剖面示意圖。

101:金屬層

1031:第一電極

1032:阻變層

1033:抓氧層

1034:第二電極

Claims (10)

1. 一種半導體積體電路器件，其中該半導體積體電路器件包含： 一第一金屬層； 一電阻式記憶體單元，該電阻式記憶體單元包含一阻變層、一第一電極和一第二電極，其中，該阻變層為一溝槽結構，該第一電極和該第二電極分別位於該溝槽結構的上下兩側且相對，該第一電極與該第一金屬層直接連接。
2. 如請求項1所述之半導體積體電路器件，其中該第一電極的材料包含鈦、鉭、氮化鈦和氮化鉭中的至少一種。
3. 如請求項1所述之半導體積體電路器件，其中該第二電極的長度小於該第一電極的長度。
4. 如請求項1所述之半導體積體電路器件，其中該電阻式記憶體單元進一步包含： 一抓氧層，係位於該阻變層與該第二電極之間。
5. 一種半導體積體電路器件的製造方法，包含： 獲取具有一第一金屬層的一襯底； 在該第一金屬層上方沈積電介質材料形成一電介質層； 在該電介質層上進行刻槽形成一第一槽孔； 在該第一槽孔內沈積一第一電極材料，使該第一電極材料與該第一金屬層直接連接； 對該第一電極材料進行蝕刻，使該第一電極材料低於該第一槽孔的頂部形成一第一電極，並在該第一電極上方形成一第二槽孔； 在該第二槽孔內沈積一阻變層材料形成溝槽結構的一阻變層； 在該阻變層之上沈積一第二電極材料形成一第二電極，使該第二電極與該第一電極相對。
6. 如請求項5所述之半導體積體電路器件的製造方法，其中在該第一槽孔內沈積該第一電極材料，包含： 使用化學氣相沈積製程或原子層沈積製程在該第一槽孔內沈積該第一電極材料。
7. 如請求項5所述之半導體積體電路器件的製造方法，其中在該阻變層之上沈積該第二電極材料形成該第二電極之前，該半導體積體電路器件的製造方法進一步包含： 在該阻變層之上沈積抓氧層材料形成一抓氧層； 並且，在該阻變層之上沈積該第二電極材料形成該第二電極，包含： 在該抓氧層之上沈積該第二電極材料形成該第二電極。
8. 如請求項5所述之半導體積體電路器件的製造方法，其中在該阻變層之上沈積該第二電極材料形成該第二電極，包含： 在該阻變層之上沈積該第二電極材料； 移除該電介質層之上的結構以形成該第二電極，並使一電阻式記憶體單元與該電介質層齊平。
9. 如請求項8所述之半導體積體電路器件的製造方法，其中在該阻變層之上沈積該第二電極材料，包含： 使用化學氣相沈積製程或原子層沈積製程，在該阻變層之上沈積該第二電極材料。
10. 如請求項8所述之半導體積體電路器件的製造方法，其中移除該電介質層之上的結構，包含： 使用化學機械拋光製程移除該電介質層之上的結構。

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