TW202249091A - 用於記憶體裝置之電極結構及相關聯的裝置及系統 - Google Patents

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永軍 Ｊ 胡
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Abstract

本發明揭示具有用熱循環增加電阻率之電極結構之記憶體裝置及相關聯系統及方法。在一些實施例中，一記憶體裝置包含一記憶體元件及一電耦合至該記憶體元件之一電極結構。該電極結構可包含包括鎢、矽及鍺之一組合物之一材料。

Description

用於記憶體裝置之電極結構及相關聯的裝置及系統
本技術大體上係關於記憶體裝置，且更特定言之，係關於具有用熱循環增加電阻率之電極結構之記憶體裝置。
記憶體裝置廣泛用於儲存與各種電子裝置(諸如電腦、無線通訊裝置、相機、數位顯示器及類似者)相關之資訊。資訊藉由程式化一記憶體單元之不同狀態而儲存。存在各種類型之記憶體裝置，諸如非揮發性記憶體裝置(例如，NAND快閃記憶體裝置)及揮發性記憶體裝置(例如，動態RAM (DRAM)、同步動態RAM (SDRAM)及類似者)。
改良記憶體裝置大體上可包含增加記憶體單元密度、提高讀取/寫入速度或以其他方式減少操作延時、提高可靠性、增加資料保持、降低功率消耗或降低製造成本等等。製造商可藉由例如減少所使用之電力或材料之量來降低製造成本。製造商可同樣藉由用特定材料或組態形成記憶體裝置使得其等不會隨著時間快速降級來提高可靠性。
本技術之實施例係針對具有可用熱循環增加電阻率之電極結構之記憶體裝置及相關聯系統及方法。在一些實施例中，一記憶體裝置包含一記憶體元件及電耦合至該記憶體元件之一電極結構。該電極結構可包含一第一材料及在該第一材料與該記憶體元件之間之一第二材料。該第一材料可不同於該第二材料，且在一些實施例中，該第一材料可包括鎢、矽及鍺(WGeSi)之一組合物。
在本技術之一些態樣中，電極結構之一初始電阻率可在記憶體裝置已暴露至多個加熱循環之後低於電極結構之一操作電阻率。例如，電極結構在形成之後最初可具有一相對低電阻率，且可在操作期間隨著記憶體裝置在調節、程式化、寫入、讀取等等期間進行熱循環而增加電阻。電極結構之電阻率係由於由在記憶體裝置之壽命內跨電極結構之一電壓及通過電極結構之一電流產生之熱而變化之一材料性質。在一些實施例中，電阻率可與在記憶體裝置之壽命內跨電極結構之一電壓及通過電極結構之一電流直接成比例。據此，通過電極結構之電流(例如，一尖峰電流)可在記憶體裝置之壽命內與電阻率之增加成比例地減小。因而，電極結構可：(i)在記憶體裝置之壽命開始(例如，在調節期間)時，具有一相對低電阻率及高對應尖峰電流；及(ii)在記憶體裝置之壽命期間之後且在記憶體裝置之壽命之結束(例如，在操作期間)時，具有一相對高電阻率及低對應尖峰電流。相對高電阻率及低對應尖峰電流可在記憶體裝置之壽命內由於例如經累積材料效應或基於電極結構之所選擇之(WGeSi)組合物而改變量值。
在本技術之一些態樣中，在記憶體裝置之壽命開始時電極結構之相對低電阻率可改良記憶體裝置之調節效率。例如，降低之電阻率可減少需要施加至記憶體裝置以產生通過電極結構之相同調節電流尖峰之電力量。同時，在記憶體裝置之操作期間電極結構之相對高電阻率可改良記憶體裝置之耐久性。例如，增加之電阻可在操作期間減小通過電極結構及/或記憶體元件(例如，單元)之電流尖峰之量值，藉此減小記憶體裝置之降級。據此，形成包含WGeSi組合物之電極結構可藉由在操作期間改良調節效率及/或減小記憶體裝置之降級來降低製造成本及/或改良記憶體裝置之壽命週期。
本文中揭示諸多特定細節以提供對本技術之實施例一之全面及啟用描述。然而，熟習此項技術者應理解，該技術可具有額外實施例，且可在沒有下文參考圖1至圖8描述之實施例之細節中之若干細節之情況下實踐該技術。例如，已省略此項技術中熟知之記憶體裝置之一些細節以免使本技術模糊。一般言之，應理解，除了本文中揭示之彼等特定實施例外之各種其他裝置及系統可在本技術之範疇內。
如本文中使用，術語「垂直」、「橫向」、「上」、「下」、「上方」及「下方」可係指半導體裝置中之特徵鑒於圖中展示之定向之相對方向或位置。例如，「上」或「最上」可係指比另一特徵更靠近一頁面頂部定位之一特徵。然而，此等術語應廣義地被解釋為包含具有諸如經反轉或傾斜定向之其他定向之半導體裝置，其中頂部/底部、之上/之下、上方/下方、上/下及左/右可取決於定向而互換。
圖1係根據本技術之實施例之一記憶體裝置100之一部分之一放大橫截面側視圖。在所繪示實施例中，記憶體裝置100包含各自電耦合至一對應第一電極結構110 (例如，一上電極結構、一頂部電極結構)及一對應第二電極結構120 (例如，一下電極結構、一底部電極結構)之複數個記憶體元件102。第一電極結構110可包含一第一材料112 (例如，一第一電極材料、一電阻率控制材料)及一第二材料114 (例如，一第二電極材料)。類似地，第二電極結構120可包含一第三材料122 (例如，一第三電極材料、一電阻率控制材料)及一第四材料124 (例如，一第四電極材料)。在一些實施例中，記憶體元件102及對應第一及第二電極結構110、120可配置於由電絕緣柱104分離之行107中。
在一些實施例中，記憶體裝置100進一步包含：(i)至少部分延伸於第一電極結構110及絕緣柱104之上部之上之一第一金屬化層106；及(ii)至少部分延伸於第二電極結構120及絕緣柱104之下部之上之一第二金屬化層108。第一及第二金屬化層106、108可包括諸如鎢之一金屬、一金屬合金、含導電金屬之一材料及/或類似者。在一些實施例中，第一及第二金屬化層106、108可包含在正交方向上延伸穿過一絕緣材料之金屬線。絕緣柱104可包括氧化物材料、介電材料、氮化物材料及/或類似者。
在一些實施例中，記憶體元件102可包含例如一或多種硫屬化物及/或相變材料。在一些實施例中，記憶體元件102可各自包含電耦合在一起之一專用記憶體單元及一選擇器。在其他實施例中，記憶體元件102可包含自選擇記憶體單元。例如，記憶體元件102可各自包括經組態為一記憶體儲存元件及一選擇元件兩者之硫屬化物元件。在操作中，記憶體元件102之各者可儲存一資料位元且可藉由改變以下各者來寫入(例如，存取)：(i)經由第一金屬化層106 (例如，一字線、一位元線及/或另一合適結構)供應至第一電極結構110之對應者之一電壓；及/或(ii)經由第二金屬化層108 (例如，一字線、一位元線及/或另一合適結構)供應至第二電極結構120之對應者之一電壓。在一些實施例中，記憶體元件102係非揮發性的。
第一金屬化層106及/或第二金屬化層108可電耦合至用於可操作地將記憶體裝置100耦合至一積體記憶體封裝內之外部裝置(例如，一處理器裝置)及/或其他組件(例如，其他記憶體裝置)之記憶體裝置100 (未展示)之導電通孔、導電接觸件及/或其他合適結構。一般技術者應瞭解，記憶體裝置100可進一步「封裝」以進行保護且包含適當電互連。
在所繪示實施例中，第一電極結構110之第一材料112定位於第二材料114之上(例如，上方)及第二材料114與第一金屬化層106之間。同樣地，第二電極結構120之第三材料122定位於第四材料124之上(例如，下方)及第四材料124與第二金屬化層108之間。在一些實施例中，第二及第四材料114、124可包括一導電金屬。在一些實施例中，第二及第四材料114、124可為包括非晶碳、碳化物材料及/或其他碳基材料之碳基材料。在一些實施例中，第二及第四材料114、124可為不同材料，諸如不同碳化物材料。
第一及第三材料112、122可包括相同或不同材料。例如，在一些實施例中，第一及第三材料112、122可各自包括鎢、鍺及矽(WGeSi)之一組合物(例如，一合金)。第一及第三材料112、122可經由濺鍍、化學氣相沉積、物理氣相沉積、原子層沉積、旋塗、電鍍、無電鍍及/或另一合適沉積技術沉積(例如，分別沉積至第二材料114及第二金屬化層108上)。在一些實施例中，第一及第三材料112、122可經沉積為具有在約10至30埃之間、在約50至90埃之間、小於100埃、在約10至100埃之間、在約80至150埃之間、在約50至200埃之間或大於約200埃之一厚度之一膜(例如，一薄膜)。第一及第三材料112、122可分別經組態以控制、定義及/或影響第一及第二電極結構110、120之電阻率(例如，電阻率曲線)。更具體言之，第一及第三材料112、122可經組態以致使第一及第二電極結構110、120具有最初低但隨著記憶體裝置100在其壽命期間循環(例如，電循環開/關)而增加且因此經歷較高溫及較低溫之熱循環之一電阻率。
例如，圖2係繪示根據本技術之實施例之溫度循環對包含WGeSi之第一電極結構110之一者及/或包含WGeSi之第二電極結構120之一者(統稱為或個別地稱為「包含WGeSi之電極結構」)之電阻率(例如，體電阻率)之影響之一圖表。如展示，包含WGeSi之電極結構可在溫度循環之前在一初始溫度T initial處或附近具有一初始電阻率R initial。初始溫度T initial可為一室溫、高於室溫之一製造溫度、室溫下之一製造溫度或低於室溫之一製造溫度。包含WGeSi之電極結構可在裝置製造期間在電極結構形成(例如，沉積)之後具有初始電阻率R initial。在一些實施例中，初始溫度T initial可在約20℃至30℃之間(例如，約25℃)。在一些實施例中，值R initial可小於約0.1歐姆-釐米、小於約0.01歐姆-釐米、小於約0.008歐姆-釐米、小於約0.0005歐姆-釐米、小於0.0003歐姆-釐米或更小。
如由圖2中之線230展示，當包含WGeSi之電極結構最初在一個或多個第一加熱循環(例如，一單一第一加熱循環或複數個第一加熱循環之一平均值)期間加熱時，包含WGeSi之電極結構之電阻率可在記憶體裝置100之一操作溫度T operating下或附近增加之前初始地減小。在一些實施例中，操作溫度T operating可在約400℃至500℃之間(例如，約450℃)或更高。如由線231展示，當包含WGeSi之電極結構在第一加熱循環期間初始地冷卻時，包含WGeSi之電極結構之電阻率可隨著電極結構返回至初始溫度T initial而增加使得該電阻率大於初始電阻率R initial。
如由線232展示，當包含WGeSi之電極結構在一個或多個第二加熱循環(例如，一單一第二加熱循環或複數個第二加熱循環之一平均值)期間再次加熱時，包含WGeSi之電極結構之電阻率可再次在操作溫度T operating下或附近增加之前初始地減小至在第一加熱循環期間大於或等於操作溫度T operating下之一電阻率。如由線233展示，當包含WGeSi之電極結構在第二加熱循環期間再次冷卻時，包含WGeSi之電極結構之電阻率可隨著電極結構返回至初始溫度T initial而增加使得該電阻率大於初始電阻率R initial且大於或等於第一加熱循環之後之電阻率。如由線234展示，當包含WGeSi之電極結構在一個或多個第三加熱循環(例如，一單一第三加熱循環或複數個第三加熱循環之一平均值)期間再次加熱時，包含WGeSi之電極結構之電阻率可在通常在操作溫度T operating下或附近達到平衡之前減小至在第二加熱循環期間大於或等於操作溫度T operating下之一電阻率。如由線235展示，當包含WGeSi之電極結構在第三加熱循環期間再次冷卻時，包含WGeSi之電極結構之電阻率可隨著電極結構返回至初始溫度T initial而增加使得該電阻率高於初始電阻率R initial且大於或等於第二加熱循環之後之一電阻率。
據此，在本技術之一些態樣中，包含WGeSi之電極結構之初始電阻率R initial(例如，在初始溫度T initial下或附近)可在記憶體裝置100已循環通過多個加熱循環之後低於電極結構之一操作電阻率R operating(例如，在操作溫度T operating下或附近)。即，包含WGeSi之電極結構之電阻率可在形成之後具有一相對低電阻率且可在操作期間隨著記憶體裝置100熱循環而增加電阻。在一些實施例中，包含WGeSi之電極結構之電阻率可在記憶體裝置100已循環通過多個加熱循環之後朝向操作電阻率R operating收斂。
再次參考圖1，在記憶體裝置100之壽命內第一及第二電極結構110、120之電阻率與由跨第一及第二電極結構110、120之一電壓及通過第一及第二電極結構110、120之一電流誘發/產生之熱直接成比例。圖3係示意性地繪示根據本技術之實施例之第一及第二電極結構110、120 (包含WGeSi)之電阻率及在記憶體裝置100之壽命內通過第一及第二電極結構110、120之一所得尖峰電流之一圖表。如圖3中展示，記憶體裝置100可在其壽命期間經歷調節、程式化及操作，其中各者可包含多個熱循環。例如，第一及第二電極結構110、120之調節(例如，調適)可包含重複對第一及第二電極結構110、120供電直至記憶體元件102達到一平穩狀態。同樣地，程式化可包含重複地對第一及第二電極結構110、120供電以將資料寫入至記憶體元件102。記憶體裝置100之操作可包含重複地對第一及第二電極結構110、120供電以自記憶體元件102讀取資料。
如參考圖2詳細描述，第一及第二電極結構110、120之電阻率可在記憶體裝置100之壽命內隨著第一及第二電極結構110、120在調節、程式化及操作期間被供電且熱循環而增加。因此，通過第一及第二電極結構110、120之電流(例如，尖峰電流)(例如，針對相同施加電壓)可在記憶體裝置100之壽命內與電阻率之增加成比例地減小。據此，如圖3中展示，第一及第二電極結構110、120可：(i)在記憶體裝置100之壽命開始時(例如，在調節期間)，具有一相對低電阻率及高對應尖峰電流；及(ii)在記憶體裝置100之壽命結束時(例如，在操作期間)，具有一相對高電阻率及低對應尖峰電流。
在本技術之一些態樣中，在記憶體裝置100之壽命開始時第一及第二電極結構110、120之相對低電阻率可改良記憶體裝置100之調節效率。例如，降低之電阻率最初減少需要施加至記憶體裝置100以產生通過第一及第二電極結構110、120之相同調節電流尖峰之電力量。同時，在記憶體裝置100之操作期間第一及第二電極結構110、120之相對高電阻率可改良記憶體裝置100之耐久性。例如，增加之電阻可在操作(例如，讀取及/或寫入操作)期間減小通過第一及第二電極結構110、120之電流尖峰之量值，藉此減小記憶體裝置100之降級。相比而言，碳電極通常具有一低初始電阻率，然電阻率在裝置循環期間加熱時不可逆地下降，藉此導致可減小裝置之壽命週期之裝置操作期間之相對大電流尖峰。同樣地，基於氮化矽鎢(WSiN)及基於氮化碳(CN)之電極在裝置循環期間加熱時通常具有大體上恆定之一電阻率，然電阻率可過高而不能有效地調節裝置。或者，基於WSiN及基於CN之電極可具有在加熱時下降從而導致更高尖峰電流及增加單元損壞之一電阻率。據此，形成包含包括WGeSi之第一材料112及第三材料122之第一及第二電極結構110、120可藉由在操作期間改良調節效率及/或減小記憶體裝置100之降級來降低製造成本及/或改良記憶體裝置100之壽命週期。
一起參考圖1及圖2，在一些實施例中，第一材料112及/或第三材料122之組合物可經選擇以分別為第一電極結構110及/或第二電極結構120提供一特定電阻率曲線。在一些實施例中，第一及第二電極結構110、120之電阻率曲線可基於記憶體元件102之特性(例如，大小、組合物)來具體地選擇。更具體言之，第一及第三材料112、122中之鎢與矽與鍺(W xSi yGe z)之一比率(例如，一質量比、一體積比、一分子比)可經改變以改變第一及第二電極結構110、120之初始電阻率R initial、操作電阻率R operating及/或另一特性。例如，在一些實施例中，第一及第三材料112、122可包括W 1.0Si 2.4Ge 3.6、W 1.0Si 3.5Ge 1.2、W 1.0Si 4.9Ge 2.0或類似者。在一些實施例中，第一及第三材料112、122可包括W 0.2 – 1.0Si 1.0Ge 0.2 – 1.0。因此，第一及第三材料112、122可包括鎢、矽及鍺之一組合物，其中：(i)矽與鎢之比率大於1.0，(ii)鍺與鎢之比率大於1.0，(iii)鍺與鎢之比率大於矽與鎢之比率，(iv)鍺與鎢之比率小於矽與鎢之比率，等等。在一些實施例中，第一及第三材料112、122可包括鎢矽鍺氮化物(WSiGeN)。
在一些實施例中，增加組合物中矽之量可增加操作電阻率R operating。在一些實施例中，增加組合物中鍺之量可增加：(i)操作電阻率R operating，(ii)操作溫度T operating下之一熱電阻及/或(iii)操作電阻率R operating與初始電阻率R initial之間之一差異。在一些實施例中，增加組合物中鎢之量可減小操作電阻率R operating及/或減小操作電阻率R operating與初始電阻率R initial之間之一差異。
在一些實施例中，第一及第二電極結構110、120內之第一及第三材料112、122之位置及/或厚度可經改變以例如為第一及第二電極結構110、120提供一特定電阻率曲線。例如，如上文詳細描述，在圖1中繪示之實施例中，第一材料112具有比第二材料小之一厚度且定位於第二材料114之上，且第三材料122具有比第四材料124小之一厚度且定位於第四材料124之上。圖4至圖7係繪示根據本技術之額外實施例之第一電極結構110中之第一及第二材料112、114之不同配置及/或第二電極結構120中之第三及第四材料122、124之不同配置之圖1之行107之一者之放大視圖。
首先參考圖4，在一些實施例中，第三材料122可定位於第四材料124之一第一層425a與一第二層425b之間。在一些實施例中，第三材料122之一體積及第四材料124之一體積可等於或實質上等於圖1之實施例中之第三及第四材料122、124之體積。第一電極結構110可如圖1之實施例中般配置。
參考圖5，在一些實施例中，第三材料122之一厚度可大於第四材料124之一厚度。在一些實施例中，第三材料122之一體積可大於圖1之實施例中之第三材料122之一體積，且第四材料124之一體積可小於圖1之實施例中之第四材料124之一體積。即，例如，第三材料122可至少部分取代第四材料124之一部分。在一些實施例中，第四材料124可用作一障壁以禁止第三材料122與記憶體元件102之間之相互作用，且可具有經選擇(例如，僅大至足夠)以達成此功能之一厚度。第一電極結構110可如圖1之實施例中般配置。
參考圖6，在一些實施例中，第一材料112可定位於第二材料114之一第一層615a與一第二層615b之間。在一些實施例中，第一材料112之一體積及第二材料114之一體積可等於或實質上等於圖1之實施例中之第一及第二材料112、114之體積。第二極結構120可如圖5之實施例中般配置。
參考圖7，在一些實施例中，第一材料112可相對於第二材料114之第一層615a及第二層615b配置於一第一層717a及一第二層717b中。即，第一材料之第一層717a及第二層717b可交錯於第二材料114之第一層615a與第二層615b之間(例如，與第一層615a及第二層615b交錯)。第二極結構120可如圖5之實施例中般配置。
儘管在圖4至圖7中展示第一及第二電極結構110、120之各種配置，然一般技術者應理解，該等配置可組合及/或修改。例如，各種材料之厚度可改變及/或材料可配置於較多或較少層中。此外，記憶體裝置100中之行107中之不同者可具有第一電極結構110及/或第二電極結構120之不同配置。即，記憶體裝置100中之行107可相同或不同。
本文中描述之記憶體裝置可於晶圓級或於晶粒級製造且可使用習知半導體製造技術來形成。材料可例如使用化學氣相沉積、物理氣相沉積、原子層沉積、旋塗及/或其他合適技術來沉積。類似地，材料可例如使用電漿蝕刻、濕式蝕刻、化學機械平坦化或其他合適之技術來移除。
上文參考圖1至圖7詳細描述之記憶體裝置100及/或併入記憶體裝置100之封裝可併入至無數較大及/或更複雜系統之任一者中，其之一代表性實例係圖8中示意性地展示之系統840。系統840可包含一處理器842、一記憶體844 (例如，SRAM、DRAM、NAND、快閃記憶體及/或其他記憶體裝置)、輸入/輸出裝置846及/或其他子系統或組件848。上文參考圖1至圖7描述之記憶體裝置及/或封裝可包含於圖8中展示之元件中之任一者中。所得系統840可經組態以執行廣泛多種合適運算、處理、儲存、感測、成像及/或其他功能之任一者。據此，系統840之代表性實例包含(不限於)電腦及/或其他資料處理器，諸如桌上型電腦、膝上型電腦、網際網路設備、掌上型裝置(例如掌上電腦、穿戴式電腦、蜂巢式或行動電話、個人數位助理、音樂播放機等)、平板電腦、多處理器系統、基於處理器之或可程式化消費性電子器件、網路電腦及小型電腦。系統840之額外代表性實例包含燈、相機、車輛等。關於此等及其他實例，系統840可經容置於一單一單元中或分佈於多個互連單元之上，例如透過一通信網路。系統840之組件據此可包含本端及/或遠端記憶體儲存裝置及廣泛多種合適電腦可讀媒體之任一者。
自前文，應瞭解，本文已出於圖解目之描述本技術之特定實施例，然可在不脫離本發明之情況下進行各種修改。據此，本發明僅受隨附發明申請專利範圍限制。此外，特定實施例之背景內容中描述之新技術之某些態樣亦可組合於其他實施例中或在其他實施例中消除。此外，儘管已在新技術之某些實施例之背景內容中描述與彼等實施例相關聯之優點，但其他實施例亦可展現此等優點，且並非所有實施例皆必須需要展現此等優點以落於本技術之範疇內。據此，本發明及相關聯技術可涵蓋本文中未明確展示或描述之其他實施例。
100:記憶體裝置 102:記憶體元件 104:電絕緣柱 106:金屬化層 107:行 108:金屬化層 110:第一電極結構 112:第一材料 114:第二材料 120:第二電極結構 122:第三材料 124:第四材料 230:線 231:線 232:線 233:線 234:線 235:線 425a:第一層 425b:第二層 615a:第一層 615b:第二層 717a:第一層 717b:第二層 840:系統 842:處理器 844:記憶體 846:輸入/輸出裝置 848:其他子系統或組件 T initial:初始溫度 T operating:操作溫度 R initial:初始電阻率 R operating:操作電阻率
參考附圖可更佳理解本技術之諸多態樣。圖中之組件不一定按比例繪製。而係應將重點放在明確地繪示本技術之原理上。
圖1係根據本技術之實施例之一記憶體裝置之一部分之一放大橫截面側視圖。
圖2係繪示根據本技術之實施例之溫度循環對圖1之記憶體裝置之一電極結構之電阻率之一影響之一圖表。
圖3係示意性地繪示根據本技術之實施例之圖1之電極結構之電阻率及在記憶體裝置之一壽命內通過電極結構之一所得尖峰電流之一圖表。
圖4至圖7係根據本技術之額外實施例之包含一記憶體單元、一第一電極結構及一第二電極結構之圖1之記憶體裝置之一行之放大圖，且繪示第一電極結構及/或第二電極結構之不同配置。
圖8係根據本技術之實施例之包含一記憶體裝置之一系統之一示意圖。
100:記憶體裝置
102:記憶體元件
104:電絕緣柱
106:金屬化層
107:行
108:金屬化層
110:第一電極結構
112:第一材料
114:第二材料
120:第二電極結構
122:第三材料
124:第四材料

Claims (23)

  1. 一種記憶體裝置，其包括： 一記憶體元件；及 一電極結構，其電耦合至該記憶體元件，其中該電極結構包含包括鎢、矽及鍺之一組合物之一材料。
  2. 如請求項1之記憶體裝置，其中該材料係一第一材料，且其中該電極結構進一步包含不同於該第一材料之一第二材料。
  3. 如請求項2之記憶體裝置，其中該第二材料在該記憶體元件與該第一材料之間。
  4. 如請求項2之記憶體裝置，其中該第二材料係一碳基材料。
  5. 如請求項2之記憶體裝置，其中該第一材料具有比該第二材料大之一厚度。
  6. 如請求項2之記憶體裝置，其中該第二材料具有比該第一材料大之一厚度。
  7. 如請求項2之記憶體裝置，其中該第一材料之該厚度小於100埃。
  8. 如請求項2之記憶體裝置，其中該第一材料之該厚度在約50至90埃之間。
  9. 如請求項2之記憶體裝置，其中該第一材料之該厚度在約10至30埃之間。
  10. 如請求項1之記憶體裝置，其中該組合物中之矽與鎢之一比率大於或等於1.0。
  11. 如請求項1之記憶體裝置，其中該組合物中之鍺與鎢之一比率大於或等於1.0。
  12. 如請求項1之記憶體裝置，其中該組合物中之矽與鎢之一比率大於鍺與鎢之一比率。
  13. 如請求項1之記憶體裝置，其中該組合物中之矽與鎢之一比率小於鍺與鎢之一比率。
  14. 一種記憶體裝置，其包括： 一記憶體元件；及 一電極結構，其電耦合至該記憶體元件，其中該電極結構經組態以在暴露至複數個熱循環之前具有一第一電阻率，其中該電極結構經組態以在暴露至該複數個熱循環之後具有一第二電阻率，其中該第一電阻率小於約0.01歐姆-釐米，且其中該第二電阻率大於該第一電阻率。
  15. 如請求項14之記憶體裝置，其中該電極結構包含包括鎢、矽及鍺之一組合物之一材料。
  16. 如請求項14之記憶體裝置，其中該電極結構包含碳化物材料及該碳化物材料之上之一鎢、矽及鍺組合物之一薄膜。
  17. 如請求項14之記憶體裝置，其中該記憶體元件包含一相變材料。
  18. 一種記憶體裝置，其包括： 一記憶體元件； 一第一電極結構，其電耦合至該記憶體元件，其中該第一電極結構包含包括鎢、矽及鍺之一組合物之一第一材料；及 一第二電極結構，其電耦合至該記憶體元件，其中該第二電極結構包含包括鎢、矽及鍺之一組合物之一第二材料。
  19. 如請求項18之記憶體裝置，其中該第一電極結構進一步包含不同於該第一材料之一第三材料，且其中該第二電極結構進一步包含不同於該第二材料之一第四材料。
  20. 如請求項19之記憶體裝置，其中該第三材料在該第一材料與該記憶體元件之間，且其中該第四材料在該第二材料與該記憶體元件之間。
  21. 如請求項19之記憶體裝置，其中該第三材料與該第四材料不同。
  22. 如請求項19之記憶體裝置，其中該第三材料及該第四材料係碳化物材料。
  23. 如請求項18之記憶體裝置，其中該第一材料與該第二材料相同。
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