TW202243275A - 半導體基板結構 - Google Patents
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Abstract
半導體基板結構包含基板、氮化鋁層、氮化鋁鎵緩衝層、多重量子井結構層、氮化鎵通道層、電子提供層和覆蓋層。氮化鋁層位於基板上。氮化鋁鎵緩衝層位於氮化鋁層上。多重量子井結構層位於氮化鋁鎵緩衝層上且包含第一量子井障層、位於第一量子井障層的量子井層以及位於量子井層上的第二量子井障層。第一量子井障層包含Al
α1In
β1Ga
(1-α1-β1)N，且0≦α1≦1，0≦β1≦1。量子井層包含Al
αIn
βGa
(1-α-β)N，且0≦α≦1，0≦β≦1。第二量子井障層包含Al
α2In
β2Ga
(1-α2-β2)N，且0≦α2≦1，0≦β2≦1，其中α-β＜α1-β1且α-β＜α2-β2。氮化鎵通道層位於多重量子井結構層上。電子提供層位於氮化鎵通道層上。覆蓋層位於電子提供層上。
Description
本揭露是關於一種半導體基板結構，特別是關於一種可以改善漏電和釋放應力的半導體基板結構。
隨著半導體積體電路(Integrated Circuit, IC)產業的進步，製造者需要在製程上進行優化與改良，以生產尺寸更小且性能更好的產品。在半導體製程中，基板性能的優劣會影響後續的製造流程及IC產品的品質。舉例來說，由於三五族半導體的磊晶不易有可用的大尺寸同質基板，因此普遍選擇在便宜且大尺寸的矽基板上進行磊晶成長。但是，因為三五族半導體與矽基板的晶格並不匹配且兩者的熱膨脹係數相差甚大，因此在磊晶成長中容易產生拉應力(tensile stress)，進而使矽基板形狀彎曲(bowing)甚至產生裂紋(crack)，以致於降低元件在製程中無法有效聚焦(defocus)。上述兩者會限制磊晶層的成長，且其造成的缺陷及問題也會影響後續的元件的性能表現。此外，在高操作電壓下，容易導致元件漏電大增。
鑑於上述，目前亟需一種可以解決上述問題的半導體基板結構。
有鑑於此，本揭露之一目的在於提供一種可以改善漏電、釋放應力和提升後續元件可靠性的半導體基板結構。
本揭露之一態樣是提供一種半導體基板結構，其包含基板、氮化鋁層、氮化鋁鎵緩衝層、多重量子井結構層、氮化鎵通道層、電子提供層和覆蓋層。氮化鋁層位於基板上。氮化鋁鎵緩衝層位於氮化鋁層上。多重量子井結構層位於氮化鋁鎵緩衝層上且包含第一量子井障層、位於第一量子井障層的量子井層以及位於量子井層上的第二量子井障層。第一量子井障層包含Al
α1In
β1Ga
(1-α1-β1)N，且0≦α1≦1，0≦β1≦1。量子井層包含Al
αIn
βGa
(1-α-β)N，且0≦α≦1，0≦β≦1。第二量子井障層包含Al
α2In
β2Ga
(1-α2-β2)N，且0≦α2≦1，0≦β2≦1，其中α-β＜α1-β1且α-β＜α2-β2。氮化鎵通道層位於多重量子井結構層上。電子提供層位於氮化鎵通道層上。覆蓋層位於電子提供層上。
根據本揭露的一或多個實施方式，半導體基板結構更包含一漏電改善層設置於多重量子井結構層與氮化鎵通道層之間。
根據本揭露的一或多個實施方式，漏電改善層包含Al
γIn
δGa
(1-γ-δ)N，且0≦γ≦1，0≦δ≦1。
根據本揭露的一或多個實施方式，漏電改善層包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
根據本揭露的一或多個實施方式，漏電改善層包含第一子漏電改善層、第二子漏電改善層及第三子漏電改善層。第一子漏電改善層，包含Al
γ1Ga
(1-γ1)N，且γ1＜1。第二子漏電改善層設置於第一子漏電改善層上，且第二子漏電改善層包含Al
δ1Ga
(1- δ1)N，且δ1＜γ1。第三子漏電改善層設置於第二子漏電改善層上，且第三子漏電改善層包含Al
ε1Ga
(1- ε1)N，且0＜ε1＜δ1。
根據本揭露的一或多個實施方式，第一子漏電改善層、第二子漏電改善層和第三子漏電改善層各自包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
根據本揭露的一或多個實施方式，半導體基板結構更包含一漏電改善層設置於多重量子井結構層與氮化鋁鎵緩衝層之間。
根據本揭露的一或多個實施方式，漏電改善層包含Al
γIn
δGa
(1-γ-δ)N，且0≦γ≦1，0≦δ≦1。
根據本揭露的一或多個實施方式，漏電改善層包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
根據本揭露的一或多個實施方式，漏電改善層包含第一子漏電改善層、第二子漏電改善層及第三子漏電改善層。第一子漏電改善層包含Al
γ2Ga
(1-γ2)N，且γ2＜1。第二子漏電改善層設置於第一子漏電改善層上，且第二子漏電改善層包含Al
δ2Ga
(1- δ2)N，且δ2＜γ2。第三子漏電改善層設置於第二子漏電改善層上，且第三子漏電改善層包含Al
ε2Ga
(1- ε2)N，且0＜ε2＜δ2。
根據本揭露的一或多個實施方式，第一子漏電改善層、第二子漏電改善層和第三子漏電改善層各自包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
根據本揭露的一或多個實施方式，半導體基板結構更包含第一漏電改善層以及第二漏電改善層。第一漏電改善層設置於多重量子井結構層與氮化鋁鎵緩衝層之間。第二漏電改善層設置於量子井層與氮化鎵通道層之間。第一漏電改善層包含Al
γIn
δGa
(1-γ-δ)N，且0≦γ≦1，0≦δ≦1。第二漏電改善層包含Al
γIn
δGa
(1-γ-δ)N，且0≦γ≦1，0≦δ≦1。
根據本揭露的一或多個實施方式，第一漏電改善層和第二漏電改善層各自包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
根據本揭露的一或多個實施方式，第一漏電改善層包含第一子漏電改善層、第二子漏電改善層及第三子漏電改善層。第一子漏電改善層，包含Al
γ1Ga
(1-γ1)N，且γ1＜1。第二子漏電改善層設置於第一子漏電改善層上，且第二子漏電改善層包含Al
δ1Ga
(1- δ1)N，且δ1＜γ1。第三子漏電改善層設置於第二子漏電改善層上，且第三子漏電改善層包含Al
ε1Ga
(1- ε1)N，且0＜ε1＜δ1。
根據本揭露的一或多個實施方式，第一子漏電改善層、第二子漏電改善層和第三子漏電改善層各自包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
根據本揭露的一或多個實施方式，第二漏電改善層包含第一子漏電改善層、第二子漏電改善層及第三子漏電改善層。第一子漏電改善層，包含Al
γ2Ga
(1-γ2)N，且γ2＜1。第二子漏電改善層設置於第一子漏電改善層上，且第二子漏電改善層包含Al
δ2Ga
(1- δ2)N，且δ2＜γ2。第三子漏電改善層設置於第二子漏電改善層上，且第三子漏電改善層包含Al
ε2Ga
(1- ε2)N，且0＜ε2＜δ2。
根據本揭露的一或多個實施方式，第一子漏電改善層、第二子漏電改善層和第三子漏電改善層各自包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
根據本揭露的一或多個實施方式，氮化鋁鎵緩衝層包含第一子氮化鋁鎵緩衝層、位於第一子氮化鋁鎵緩衝層上的第二子氮化鋁鎵緩衝層以及位於第二子氮化鋁鎵緩衝層上的第三子氮化鋁鎵緩衝層。
根據本揭露的一或多個實施方式，第一子氮化鋁鎵緩衝層包含Al
aGa
(1-a)N，且0.7≦a≦0.95。
根據本揭露的一或多個實施方式，第一子氮化鋁鎵緩衝層包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
根據本揭露的一或多個實施方式，第二子氮化鋁鎵緩衝層包含Al
bGa
(1-b)N，且0.45≦b≦0.65。
根據本揭露的一或多個實施方式，第二子氮化鋁鎵緩衝層包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
根據本揭露的一或多個實施方式，第三子氮化鋁鎵緩衝層包含Al
cGa
(1-c)N，且0.2≦c≦0.45。
根據本揭露的一或多個實施方式，第三子氮化鋁鎵緩衝層包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
根據本揭露的一或多個實施方式，量子井層的厚度小於第一量子井障層的厚度，且量子井層的厚度小於第二量子井障層的厚度。
根據本揭露的一或多個實施方式，多重量子井結構層包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
根據本揭露的一或多個實施方式，電子提供層包含In
xAl
yGa
(1-y)N，且0＜x＜1，0＜y≦1。
根據本揭露的一或多個實施方式，覆蓋層包含GaN，且0≦z≦0.3。
根據本揭露的一或多個實施方式，覆蓋層包含鎂摻雜的Al
zGa
(1-z)N，且0.1≦z≦0.3。
根據本揭露的一或多個實施方式，鎂的摻雜量為1E16~1E23/cm
3。
本揭露之另一態樣是提供一種半導體基板結構，其包含基板、氮化鋁層、氮化鋁鎵緩衝層、漸變式多重量子井層、氮化鎵通道層、電子提供層以及覆蓋層。氮化鋁層設置於基板上。氮化鋁鎵緩衝層設置於氮化鋁層上。漸變式多重量子井層設置於氮化鋁鎵緩衝層上，且漸變式多重量子井層包含第一量子井障層、第二量子井障層、量子井層、第三量子井障層和第四量子井障層。第一量子井障層包含Al
α1In
β1Ga
(1-α1-β1)N，且0≦α1≦1，0≦β1≦1。第二量子井障層位於第一量子井障層上，且第二量子井障層包含Al
α2In
β2Ga
(1-α2-β2)N，其中0≦α2≦1，0≦β2≦1。量子井層位於第二量子井障層上，且量子井層包含Al
αIn
βGa
(1-α-β)N，其中0≦α≦α2，0≦β≦β2。第三量子井障層位於量子井層上，且第三量子井障層包含Al
α3In
β3Ga
(1-α3-β3)N，其中0≦α3≦1，0≦β3≦1，0≦α≦α3，0≦β≦β3。第四量子井障層位於第三量子井障層上，且第四量子井障層包含Al
α4In
β4Ga(
1-α4-β4)N，其中0≦α4≦1，0≦β4≦1。氮化鎵通道層設置於漸變式多重量子井層上。電子提供層設置於氮化鎵通道層上。覆蓋層設置於電子提供層上。
根據本揭露的一或多個實施方式，半導體基板結構更包含一漏電改善層設置於漸變式多重量子井層與氮化鎵通道層之間。
根據本揭露的一或多個實施方式，漏電改善層包含Al
γIn
δGa
(1-γ-δ)N，且0≦γ≦1，0≦δ≦1。
根據本揭露的一或多個實施方式，漏電改善層包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
根據本揭露的一或多個實施方式，漏電改善層包含第一子漏電改善層、第二子漏電改善層及第三子漏電改善層。第一子漏電改善層包含Al
γ1Ga
(1-γ1)N，且γ1＜1。第二子漏電改善層設置於第一子漏電改善層上，且第二子漏電改善層包含Al
δ1Ga
(1- δ1)N，且δ1＜γ1。第三子漏電改善層設置於第二子漏電改善層上，且第三子漏電改善層包含Al
ε1Ga
(1- ε1)N，且0＜ε1＜δ1。
根據本揭露的一或多個實施方式，第一子漏電改善層、第二子漏電改善層和第三子漏電改善層各自包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
根據本揭露的一或多個實施方式，半導體基板結構更包含一漏電改善層設置於漸變式多重量子井層與氮化鋁鎵緩衝層之間。
根據本揭露的一或多個實施方式，漏電改善層包含Al
γIn
δGa
(1-γ-δ)N，且0≦γ≦1，0≦δ≦1。
根據本揭露的一或多個實施方式，漏電改善層包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
根據本揭露的一或多個實施方式，漏電改善層包含第一子漏電改善層、第二子漏電改善層及第三子漏電改善層。第一子漏電改善層包含Al
γ2Ga
(1-γ2)N，且γ2＜1。第二子漏電改善層設置於第一子漏電改善層上，且第二子漏電改善層包含Al
δ2Ga
(1- δ2)N，且δ2＜γ2。第三子漏電改善層設置於第二子漏電改善層上，且第三子漏電改善層包含Al
ε2Ga
(1- ε2)N，且0＜ε2＜δ2。
根據本揭露的一或多個實施方式，第一子漏電改善層、第二子漏電改善層和第三子漏電改善層各自包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
根據本揭露的一或多個實施方式，半導體基板結構，更包含第一漏電改善層和第二漏電改善層。第一漏電改善層設置於漸變式多重量子井層與氮化鋁鎵緩衝層之間。第二漏電改善層設置於漸變式多重量子井層與氮化鎵通道層之間。第一漏電改善層包含Al
γIn
δGa
(1-γ-δ)N，且0≦γ≦1，0≦δ≦1。第二漏電改善層包含Al
γIn
δGa
(1-γ-δ)N，且0≦γ≦1，0≦δ≦1。
根據本揭露的一或多個實施方式，第一漏電改善層和第二漏電改善層各自包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
根據本揭露的一或多個實施方式，第一漏電改善層包含第一子漏電改善層、第一子漏電改善層及第三子漏電改善層。第一子漏電改善層包含Al
γ1Ga
(1-γ1)N，且γ1＜1。第二子漏電改善層設置於第一子漏電改善層上，且第二子漏電改善層包含Al
δ1Ga
(1- δ1)N，且δ1＜γ1。第三子漏電改善層設置於第二子漏電改善層上，且第三子漏電改善層包含Al
ε1Ga
(1- ε1)N，且0＜ε1＜δ1。
根據本揭露的一或多個實施方式，第一子漏電改善層、第二子漏電改善層和第三子漏電改善層各自包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
根據本揭露的一或多個實施方式，第二漏電改善層包含第一子漏電改善層、第二子漏電改善層及第三子漏電改善層。第一子漏電改善層包含Al
γ2Ga
(1-γ2)N，且γ2＜1。第二子漏電改善層設置於第一子漏電改善層上，且第二子漏電改善層包含Al
δ2Ga
(1- δ2)N，且δ2＜γ2。第三子漏電改善層設置於第二子漏電改善層上，且第三子漏電改善層包含Al
ε2Ga
(1- ε2)N，且0＜ε2＜δ2。
根據本揭露的一或多個實施方式，第一子漏電改善層、第二子漏電改善層和第三子漏電改善層各自包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
根據本揭露的一或多個實施方式，氮化鋁鎵緩衝層包含第一子氮化鋁鎵緩衝層、位於第一子氮化鋁鎵緩衝層上的第二子氮化鋁鎵緩衝層以及位於第二子氮化鋁鎵緩衝層上的第三子氮化鋁鎵緩衝層。
根據本揭露的一或多個實施方式，第一子氮化鋁鎵緩衝層包含Al
aGa
1-aN，且0.7≦a≦0.95。
根據本揭露的一或多個實施方式，第一子氮化鋁鎵緩衝層包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
根據本揭露的一或多個實施方式，第二子氮化鋁鎵緩衝層包含Al
bGa
(1-b)N，且0.45≦b≦0.65。
根據本揭露的一或多個實施方式，第二子氮化鋁鎵緩衝層包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
根據本揭露的一或多個實施方式，第三子氮化鋁鎵緩衝層包含Al
cGa
(1-c)N，且0.2≦c≦0.45。
根據本揭露的一或多個實施方式，第三子氮化鋁鎵緩衝層包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
根據本揭露的一或多個實施方式，量子井層的厚度小於第一量子井障層的厚度，量子井層的厚度小於第二量子井障層的厚度，量子井層的厚度小於第三量子井障層的厚度，且量子井層的厚度小於第四量子井障層的厚度。
根據本揭露的一或多個實施方式，漸變式多重量子井層包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
根據本揭露的一或多個實施方式，電子提供層包含In
xAl
yGa
1-yN，且0＜x＜1，0＜y≦1。
根據本揭露的一或多個實施方式，覆蓋層包含GaN。
根據本揭露的一或多個實施方式，覆蓋層包含鎂摻雜的Al
zGa
(1-z)N，且0.1≦z≦0.3。
根據本揭露的一或多個實施方式，鎂的摻雜量為1E16~1E23/cm
3。
為了使本揭示內容的敘述更加詳盡與完備，下文針對了本揭露的實施態樣與具體實施例提出了說明性的描述；但這並非實施或運用本揭露具體實施例的唯一形式。以下所揭露的各實施例，在有益的情形下可相互組合或取代，也可在一實施例中附加其他的實施例，而無須進一步的記載或說明。
以下的揭露內容提供許多不同的實施例或範例以實施本揭露多個實施例的不同特徵。以下的內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。將關於特定具體實施例並參照某些圖式來描述本揭露多個實施例，但本揭露多個實施例不限於特定具體實施例以及圖式，而只受限於申請專利範圍。所描述的圖式僅為示例性，且非限制性。在圖式中，為了示例的目的，一些元件的大小可被放大，且不按比例繪示。尺寸以及相對尺寸不一定相應於用以實施的實際縮圖。
此外，在描述以及申請專利範圍中的用語頂部、底部、之上、之下以及諸如此類是用於描述的目的，且不一定用於描述相對的位置。要了解的是，如此使用的用語在適當的情況下是可交換的，且本文中所描述的具體實施例能夠以本文中所描述或示例以外的其他定位來操作。
要注意的是，申請專利範圍中所使用的用語「包含」不應被理解為受限於其後所列出的手段；它不排除其他元件或操作。因此它被理解為具體說明如同所提及的所陳述特徵、整體、操作或構件的存在，但不排除一或更多個其他特徵、整體、操作或構件或其群組的存在或加入。因此，「包含裝置A以及B的裝置」的描述範圍不應限於只由構件A以及B所構成的裝置。
本揭露是提供一種半導體基板結構。第1圖繪示本揭露一實施方式之半導體基板結構10的剖面示意圖。如第1圖所示，半導體基板結構10包含基板110、氮化鋁層120、氮化鋁鎵緩衝層130、多重量子井結構層140、氮化鎵通道層150、電子提供層160和覆蓋層170。在多個實施例中，基板110包含單晶矽基板、多晶矽基板、單晶氮化鋁基板、多晶氮化鋁基板、鑽石基板、單晶碳化矽基板、多晶碳化矽基板、單晶氧化鎵基板以及多晶氧化鎵基板、單晶氮化硼基板、多晶氮化硼基板和/或絕緣層上覆矽(silicon on insulator，SOI)晶圓基板。基板110是作為後續成長各層的載具，並用以解決基板應力與翹曲的問題。
在基板110為絕緣層上覆矽晶圓基板的實施例中，取兩片晶圓基板，分別為元件晶圓(device wafer)及支撐晶圓(handle wafer)。舉例來說，元件晶圓和支撐晶圓可為重摻矽晶圓，也可為其他材料，如矽(Si)、碳化矽(SiC)或藍寶石(Sapphire)。在一實例中，支撐晶圓和元件晶圓的厚度各自可為約300~800nm。接著，在支撐晶圓上利用高溫氧化成長絕緣氧化層。舉例來說，絕緣氧化層可包含SiO
2、Al
2O
3或SiN
x等其他氧化物，且絕緣氧化層的厚度為約0.05~50um。然後，將元件晶圓和其上成長有絕緣氧化層的支撐晶圓進行鍵合(bonding)及熱處理製程(annealing)。最後，可透過如化學機械研磨(CMP)或研磨(Grinding)的方式將元件晶圓的厚度減薄至約0.2~10um。
請繼續參閱第1圖，氮化鋁層120位於基板110上。在多個實施例中，可以藉由有機金屬化學氣相沉積法(MOCVD)在基板110上形成氮化鋁層120。在多個實施例中，氮化鋁層120可以包含第一氮化鋁層和第二氮化鋁層。詳細的說，第一氮化鋁層的厚度為約5~30nm，且第一氮化鋁層的成長溫度介於攝氏800至1000度。第二氮化鋁層的厚度為約15~250nm，且第二氮化鋁層的成長溫度介於攝氏900至1100度。氮化鋁層120可以用以調整基板110與氮化鋁鎵緩衝層130之間的晶格失配的問題。此外，氮化鋁層120還可以避免鎵離子在高溫環境下回熔至基板110。
請繼續參閱第1圖，氮化鋁鎵緩衝層130位於氮化鋁層120上。氮化鋁鎵緩衝層130用以調節氮化鋁和氮化鎵的應力。此外，氮化鋁鎵緩衝層130的設置可以增加半導體基板結構的厚度，從而提升半導體基板結構的崩潰電壓。在多個實施例中，氮化鋁鎵緩衝層130可以更包含第一子氮化鋁鎵緩衝層、位於第一子氮化鋁鎵緩衝層上的第二子氮化鋁鎵緩衝層和位於第二子氮化鋁鎵緩衝層上的第三子氮化鋁鎵緩衝層(圖未示)。在多個實施例中，第一子氮化鋁鎵緩衝層包含Al
aGa
(1-a)N，且0.7≦a≦0.95。在多個實施例中，第一子氮化鋁鎵緩衝層包含碳摻雜、鐵摻雜、鎂摻雜或其組合(例如，碳與鐵同時摻雜或是三種元素同時摻雜)，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。在多個實施例中，第一子氮化鋁鎵緩衝層的厚度為約50~1000nm。
在多個實施例中，第二子氮化鋁鎵緩衝層包含Al
bGa
(1-b)N，且0.45≦b≦0.65。在多個實施例中，第二子氮化鋁鎵緩衝層包含碳摻雜、鐵摻雜、鎂摻雜或其組合(例如，碳與鐵同時摻雜或是三種元素同時摻雜)，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。在多個實施例中，第二子氮化鋁鎵緩衝層的厚度為約50~1000nm。
在多個實施例中，第三子氮化鋁鎵緩衝層包含Al
cGa
(1-c)N，且0.2≦c≦0.45。在多個實施例中，第三子氮化鋁鎵緩衝層包含碳摻雜、鐵摻雜、鎂摻雜或其組合(例如，碳與鐵同時摻雜或是三種元素同時摻雜)，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。在多個實施例中，第三子氮化鋁鎵緩衝層的厚度為約50~1000nm。
請先參閱第1圖，多重量子井結構層140位於氮化鋁鎵緩衝層130上。多重量子井結構層140的設置可以用以改善後續電子元件的漏電問題。此外，多重量子井結構層140亦可以提升半導體基板結構的崩潰電壓。在多個實施例中，多重量子井結構層140包含碳摻雜、鐵摻雜、鎂摻雜或其組合(例如，碳與鐵同時摻雜或是三種元素同時摻雜)，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。經摻雜的多重量子井結構層140可以提高能障。在多個實施例中，可以藉由有機金屬化學氣相沉積法(MOCVD)形成多重量子井結構層140。在多個實施例中，多重量子井結構層140的成長溫度介於攝氏1000至1300度。
第2圖繪示本揭露一實施方式之半導體基板結構之一部分的能量示意圖。須說明的是，第2圖中的縱座標是代表電子的能量(或能帶)，而橫坐標由左至右則是代表半導體基板結構中由電子提供層160往氮化鎵通道層150的方向。請同時參閱第1圖和第2圖，具體的說，多重量子井結構層140可由1~20組單一量子井結構所堆疊而成，其中單一量子井結構包含第一量子井障層1401、位於第一量子井障層1401上的量子井層1402以及位於量子井層1402上的第二量子井障層1403。第一量子井障層1401包含Al
α1In
β1Ga
(1-α1-β1)N，且0≦α1≦1，0≦β1≦1。量子井層1402包含Al
αIn
βGa
(1-α-β)N。第二量子井障層1403包含Al
α2In
β2Ga
(1-α2-β2)N，且0≦α2≦1，0≦β2≦1，其中α-β＜α1-β1且α-β＜α2-β2。舉例來說，量子井層1402可包含氮化鎵(GaN)和/或氮化銦(InN)。在多個實施例中，量子井層1402的厚度須小於第一量子井障層1401的厚度，且量子井層1402的厚度亦須小於第二量子井障層1403的厚度。在多個實施例中，第一量子井障層1401的厚度為約0.5~15nm，量子井層1402的厚度為約0.5~5nm，而第二量子井障層1403的厚度為約0.5~15nm。由第2圖可知，由於第一量子井障層1401和第二量子井障層1403的能障皆高於量子井層1402的能障，因此，第一量子井障層1401和第二量子井障層1403能夠裝載溢流電子，進而避免其持續溢流至氮化鋁鎵緩衝層130。
請回到第1圖，氮化鎵通道層150位於多重量子井結構層140上。氮化鎵通道層150作為載子通道之用。在多個實施例中，氮化鎵通道層150的厚度為約50~800nm。在多個實施例中，可以藉由有機金屬化學氣相沉積法(MOCVD)形成氮化鎵通道層150。在多個實施例中，氮化鎵通道層150的成長溫度介於攝氏1000至1300度。
請繼續參閱第1圖，電子提供層160位於氮化鎵通道層150上。在多個實施例中，電子提供層160包含In
xAl
yGa
(1-y)N，且0＜x＜1，0＜y≦1。在多個實施例中，電子提供層160的厚度為約8~30nm。在多個實施例中，可以藉由有機金屬化學氣相沉積法(MOCVD)形成電子提供層160。在多個實施例中，電子提供層160的成長溫度介於攝氏1000至1300度。藉由電子提供層160與氮化鎵通道層150的極化效應，形成二維電子氣。須說明的是，由於電子提供層160與氮化鎵通道層150之間具有晶格差異(Lattice mismatch)導致產生壓電極化場，再加上材料本身具有的自發極化場，進而導致電子提供層160與氮化鎵通道層150的介面處存在高濃度的電子(即二維電子氣)，且其能量結構在費米能階(E
F)下方呈現強烈的下彎曲線(如第2圖所示)。
請繼續參閱第1圖，覆蓋層170位於電子提供層160上。在多個實施例中，可以藉由有機金屬化學氣相沉積法(MOCVD)形成覆蓋層170。在多個實施例中，覆蓋層170的成長溫度介於攝氏1000至1300度。在一實施例中，覆蓋層170包含GaN，且0≦z≦0.3。在覆蓋層包含GaN的實施例中，覆蓋層170的厚度為約1~20nm。在另一實施例中，覆蓋層170包含鎂摻雜的Al
zGa
(1-z)N，且0.1≦z≦0.3。在覆蓋層經鎂摻雜的實施例中，鎂的摻雜量為1E16~1E23/cm
3。在覆蓋層經鎂摻雜的實施例中，覆蓋層170的厚度為約0.5~20nm。覆蓋層170可用以分散電場，改善電流崩塌問題。此外，覆蓋層170還可以作為決定常關/常開元件。
第3圖繪示本揭露之一實施方式之半導體基板結構30的剖面示意圖。第4圖繪示本揭露之一實施方式之半導體基板結構一部分的能量示意圖。為了便於比較與上述各實施方式之相異處並簡化說明，在下文之各實施例中使用相同的符號標注相同的元件，且主要針對各實施方式之相異處進行說明，而不再對重覆部分進行贅述。半導體基板結構30與半導體基板結構10的不同之處在於:半導體基板結構30更包含一漏電改善層310設置於多重量子井結構層140與氮化鎵通道層150之間。在多個實施例中，漏電改善層310包含Al
γIn
δGa
(1-γ-δ)N，且0≦γ≦1，0≦δ≦1。在多個實施例中，漏電改善層310包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。由第4圖可看出，由於漏電改善層310的電子能障高於氮化鎵通道層150的電子能障，因此，漏電改善層310的設置可以用以加強將二維電子氣侷限在氮化鎵通道層150內。再由第4圖可看出，由於漏電改善層310的電子能障高於多重量子井結構層140的電子能障，因此，當電子溢流未受到漏電改善層310所侷限時，多重量子井結構層140可以用以裝載二維電子氣，進而避免二維電子氣持續溢流至其下方的氮化鋁鎵緩衝層。
第5圖繪示本揭露一實施方式之半導體基板結構一部分的能量示意圖。在某些實施例中，漏電改善層310可更包含第一子漏電改善層3101、設置於第一子漏電改善層3101上的第二子漏電改善層3102以及設置於第二子漏電改善層3102上的第三子漏電改善層3103。更詳細的說，第一子漏電改善層3101包含Al
γ1Ga
(1-γ1)N，且γ1＜1；第二子漏電改善層3102包含Al
δ1Ga
(1- δ1)N，且δ1＜γ1；以及第三子漏電改善層3103包含Al
ε1Ga
(1- ε1)N，且0＜ε1＜δ1。在漏電改善層包含第一、第二和第三子漏電改善層的實施例中，第一子漏電改善層3101、第二子漏電改善層3102和第三子漏電改善層3103各自可包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。由第5圖可以看出，電子能障由高至低依序為第一子漏電改善層3101、第二子漏電改善層3102、第三子漏電改善層3103、多重量子井結構層140和氮化鎵通道層150。這種設計，可以進一步強化二維電子氣被侷限於氮化鎵通道層中的能力，同時搭配多重量子井結構層進一步降低電子溢流至其下方的氮化鋁鎵緩衝層。
第6圖繪示本揭露之一實施方式之半導體基板結構60的剖面示意圖。第7圖繪示本揭露一實施方式之半導體基板結構一部分的能量示意圖。半導體基板結構60與半導體基板結構10的不同之處在於:半導體基板結構60更包含一漏電改善層610設置於多重量子井結構層140與氮化鋁鎵緩衝層130之間。在多個實施例中，漏電改善層610包含Al
γIn
δGa
(1-γ-δ)N，且0≦γ≦1，0≦δ≦1。在多個實施例中，漏電改善層410包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。由第7圖可以看出，由於漏電改善層610的電子能障高於多重量子井結構層140的電子能障，因此，漏電改善層610的設置可以提高阻擋二維電子氣持續外流至氮化鋁鎵緩衝層的效果。值得注意的是，雖然第7圖未繪示出氮化鋁鎵緩衝層的能量(或能帶)分布，但是，漏電改善層610的電子能障也須高於氮化鋁鎵緩衝層的電子能障，以確保二維電子氣可以有效地被阻擋並限縮在多重量子井結構層內。
第8圖繪示本揭露一實施方式之半導體基板結構一部分的能量示意圖。在某些實施例中，漏電改善層610可更包含第一子漏電改善層6101、設置於第一子漏電改善層6101上的第二子漏電改善層6102以及設置於第二子漏電改善層6102上的第三子漏電改善層6103。更詳細的說，第一子漏電改善層6101包含Al
γ2Ga
(1-γ2)N，且γ2＜1；第二子漏電改善層6102包含Al
δ2Ga
(1- δ2)N，且δ2＜γ2；以及第三子漏電改善層6103包含Al
ε2Ga
(1- ε2)N，且0＜ε2＜δ2。在漏電改善層包含第一、第二和第三子漏電改善層的實施例中，第一子漏電改善層6101、第二子漏電改善層6102和第三子漏電改善層6103各自可包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。由第8圖可以看出，電子能障由高至低依序為第一子漏電改善層6101、第二子漏電改善層6102、第三子漏電改善層6103和多重量子井結構層140。這種設計，可以進一步強化避免電子溢流至氮化鋁鎵緩衝層的效果。據此，可以理解的是，雖然第8圖未繪示出氮化鋁鎵緩衝層的能量(或能帶)分布，但是為了達到上述目的，氮化鋁鎵緩衝層的能障需小於第一子漏電改善層6101。
第9圖繪示本揭露之一實施方式之半導體基板結構90的剖面示意圖。第10圖繪示本揭露一實施方式之半導體基板結構一部分的能量示意圖。半導體基板結構90與半導體基板結構10的不同之處在於:半導體基板結構90更包含設置於多重量子井結構層140與氮化鋁鎵緩衝層130之間的第一漏電改善層910和設置於多重量子井層140與氮化鎵通道層150之間的第二漏電改善層920。更詳細的說，第一漏電改善層910包含Al
γIn
δGa
(1-γ-δ)N，且0≦γ≦1，0≦δ≦1；以及第二漏電改善層920包含Al
γIn
δGa
(1-γ-δ)N，且0≦γ≦1，0≦δ≦1。在多個實施例中，第一漏電改善層910和第二漏電改善層920各自可包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。由第10圖可以看出，第一漏電改善層910和第二漏電改善層920的設置同時具有如第4圖和第7圖的技術效果，在此不再贅述。
第11圖繪示本揭露一實施方式之半導體基板結構一部分的能量示意圖。在某些實施例中，第一漏電改善層910可更包含第一子漏電改善層9101、設置於第一子漏電改善層9101上的第二子漏電改善層9102以及設置於第二子漏電改善層9102上的第三子漏電改善層9103。更詳細的說，第一子漏電改善層9101包含Al
γ1Ga
(1-γ1)N，且γ1＜1；第二子漏電改善層9102包含Al
δ1Ga
(1- δ1)N，且δ1＜γ1；以及第三子漏電改善層9103包含Al
ε1Ga
(1- ε1)N，且0＜ε1＜δ1。在此實施例中，第一子漏電改善層9101、第二子漏電改善層9102和第三子漏電改善層9103各自可包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
在某些實施例中，第二漏電改善層920可更包含第一子漏電改善層9201、設置於第一子漏電改善層9201上的第二子漏電改善層9202以及設置於第二子漏電改善層9202上的第三子漏電改善層9203。更詳細的說，第一子漏電改善層9201包含Al
γ2Ga
(1-γ2)N，且γ2＜1；第二子漏電改善層9202包含Al
δ2Ga
(1- δ2)N，且δ2＜γ2；以及第三子漏電改善層9203包含Al
ε2Ga
(1- ε2)N，且0＜ε2＜δ2。在此實施例中，第一子漏電改善層9201、第二子漏電改善層9202和第三子漏電改善層9203各自可包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。由第11圖可以看出，這種設計同時具有如第5圖和第8圖的技術效果，在此不再贅述。
第12圖繪示本揭露之一實施方式之半導體基板結構1200的剖面示意圖。半導體基板結構1200與半導體基板結構10的不同之處在於:將半導體基板結構10中的多重量子井結構層140置換成漸變式多重量子井層1210以形成半導體基板結構1200。在多個實施例中，可以藉由有機金屬化學氣相沉積法(MOCVD)形成漸變式多重量子井層1210。在多個實施例中，漸變式多重量子井層1210的成長溫度介於攝氏1000至1300度。在多個實施例中，漸變式多重量子井層1210包含碳摻雜、鐵摻雜、鎂摻雜或其組合(例如，碳與鐵同時摻雜或是三種元素同時摻雜)，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。經摻雜的漸變式多重量子井層1210可以提高能障。
第13圖繪示本揭露一實施方式之半導體基板結構一部分的能量示意圖。請同時參閱第12圖和第13圖，具體的說，漸變式多重量子井層1210可由1~20組單一量子井結構所堆疊而成，其中單一量子井結構包含第一量子井障層1211、位於第一量子井障層1211上的第二量子井障層1212、位於第二量子井障層1212上的量子井層1213、位於量子井層1213上的第三量子井障層1214以及位於第三量子井障層1214上的第四量子井障層1215。須說明的是，第一量子井障層1211包含Al
α1In
β1Ga
(1-α1-β1)N，且0≦α1≦1，0≦β1≦1；第二量子井障層1212包含Al
α2In
β2Ga
(1-α2-β2)N，且0≦α2≦1，0≦β2≦1；量子井層1213包含Al
αIn
βGa
(1-α-β)N，且0≦α≦α2，0≦β≦β2；第三量子井障層1214包含Al
α3In
β3Ga
(1-α3-β3)N，且0≦α3≦1，0≦β3≦1，0≦α≦α3，0≦β≦β3；以及第四量子井障層1215包含Al
α4In
β4Ga(
1-α4-β4)N，且0≦α4≦1，0≦β4≦1。舉例來說，量子井層1213可包含氮化銦鎵(InGaN)、氮化鋁銦(AlInN)、氮化鋁銦鎵(AlInGaN)、氮化鋁鎵(AlGaN)和/或氮化鎵(InGa)。由第13圖可看出，第一量子井障層1211的能隙高於位於其下方的氮化鋁鎵緩衝層130，使得二維電子氣(Two Dimension Electron Gas)得以侷限在漸變式多重量子井層1210中，進而避免外溢到氮化鋁鎵緩衝層130而導致漏電。為了組成漸變層，藉由調整井障層材料的晶格常數可以使得能障由具有較高能障的第一量子井障層1211逐漸將低至具有較低能障的量子井層1213。這種漸變式的結構設計可以改善井障層與量子井層之間的晶格失配程度，進而得到較佳的薄膜品質。同樣地，藉由調整井障層材料的晶格常數，可以在具有較低能障的量子井層1213上方依序成長逐漸具有較高能障的第三量子井障層1214和第四量子井障層1215，並用以阻擋後續形成之氮化鎵通道層中二維電子氣的電子溢流。再由第13圖可看出，第一量子井障層1211具有與第四量子井障層1215相同的能障高度。
在多個實施例中，量子井層1213的厚度小於第一量子井障層1211的厚度，量子井層1213的厚度小於第二量子井障層1212的厚度，量子井層1213的厚度小於第三量子井障層1214的厚度，且量子井層1213的厚度亦小於第四量子井障層1215的厚度。在多個實施例中，第一量子井障層1211的厚度為約0.5~15nm，第二量子井障層1212的厚度為約0.5~15nm，量子井層1213的厚度為約0.5~5nm，第三量子井障層1214的厚度為約0.5~15nm，且第四量子井障層1215的厚度為約0.5~15nm。
第14圖繪示本揭露之一實施方式之半導體基板結構1400的剖面示意圖。半導體基板結構1400與半導體基板結構1200的不同之處在於:半導體基板結構1400更包含一漏電改善層1410設置於漸變式多重量子井層1210與氮化鎵通道層150之間。漏電改善層1410可以類似於前述如第3圖和第4圖所示的漏電改善層310。在多個實施例中，漏電改善層1410可包含Al
γIn
δGa
(1-γ-δ)N，且0≦γ≦1，0≦δ≦1。在多個實施例中，漏電改善層1410包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。在某些實施例中，漏電改善層1410可以類似於前述如第5圖所示的漏電改善層310。漏電改善層1410可更包含第一子漏電改善層、設置於第一子漏電改善層上的第二子漏電改善層以及設置於第二子漏電改善層上的第三子漏電改善層。更詳細的說，第一子漏電改善層包含Al
γ1Ga
(1-γ1)N，且γ1＜1；第二子漏電改善層包含Al
δ1Ga
(1- δ1)N，且δ1＜γ1；以及第三子漏電改善層包含Al
ε1Ga
(1- ε1)N，且0＜ε1＜δ1。在漏電改善層1410包含第一、第二和第三子漏電改善層的實施例中，第一子漏電改善層、第二子漏電改善層和第三子漏電改善層各自可包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
第15圖繪示本揭露之一實施方式之半導體基板結構1500的剖面示意圖。半導體基板結構1500與半導體基板結構1200的不同之處在於:半導體基板結構1500更包含一漏電改善層1510設置於漸變式多重量子井層1210與氮化鋁鎵緩衝層130之間。漏電改善層1510可以類似於前述如第6圖和第7圖所示的漏電改善層610。在多個實施例中，漏電改善層1510包含Al
γIn
δGa
(1-γ-δ)N，且0≦γ≦1，0≦δ≦1。在多個實施例中，漏電改善層1510包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。在某些實施例中，漏電改善層1510可以類似於前述如第8圖所示的漏電改善層610。漏電改善層1510可更包含第一子漏電改善層、設置於第一子漏電改善層上的第二子漏電改善層以及設置於第二子漏電改善層上的第三子漏電改善層。更詳細的說，第一子漏電改善層包含Al
γ2Ga
(1-γ2)N，且γ2＜1；第二子漏電改善層包含Al
δ2Ga
(1- δ2)N，且δ2＜γ2；以及第三子漏電改善層包含Al
ε2Ga
(1- ε2)N，且0＜ε2＜δ2。在漏電改善層1510包含第一、第二和第三子漏電改善層的實施例中，第一子漏電改善層、第二子漏電改善層和第三子漏電改善層各自可包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。
第16圖繪示本揭露之一實施方式之半導體基板結構1600的剖面示意圖。半導體基板結構1600與半導體基板結構1200的不同之處在於:半導體基板結構1600更包含設置於漸變式多重量子井層1210與氮化鋁鎵緩衝層130之間的第一漏電改善層1610和設置於漸變式多重量子井層1210與氮化鎵通道層150之間的第二漏電改善層1620。更詳細的說，第一漏電改善層1610包含Al
γIn
δGa
(1-γ-δ)N，且0≦γ≦1，0≦δ≦1；以及第二漏電改善層1620包含Al
γIn
δGa
(1-γ-δ)N，且0≦γ≦1，0≦δ≦1。在多個實施例中，第一漏電改善層1610和第二漏電改善層1620各自可包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。須說明的是，第一漏電改善層1610和第二漏電改善層1620的能量(或能帶)分布與前述第10圖中第一漏電改善層910和第二漏電改善層920的能量(或能帶)分布相同或相似，故在此不再贅述。
在某些實施例中，第一漏電改善層1610可更包含第一子漏電改善層、設置於第一子漏電改善層上的第二子漏電改善層以及設置於第二子漏電改善層上的第三子漏電改善層。更詳細的說，第一子漏電改善層包含Al
γ1Ga
(1-γ1)N，且γ1＜1；第二子漏電改善層包含Al
δ1Ga
(1- δ1)N，且δ1＜γ1；以及第三子漏電改善層包含Al
ε1Ga
(1- ε1)N，且0＜ε1＜δ1。在此實施例中，第一子漏電改善層、第二子漏電改善層和第三子漏電改善層各自可包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。在某些實施例中，第二漏電改善層1620可更包含第一子漏電改善層、設置於第一子漏電改善層上的第二子漏電改善層以及設置於第二子漏電改善層上的第三子漏電改善層。更詳細的說，第一子漏電改善層包含Al
γ2Ga
(1-γ2)N，且γ2＜1；第二子漏電改善層包含Al
δ2Ga
(1- δ2)N，且δ2＜γ2；以及第三子漏電改善層包含Al
ε2Ga
(1- ε2)N，且0＜ε2＜δ2。在此實施例中，第一子漏電改善層、第二子漏電改善層和第三子漏電改善層各自可包含碳摻雜、鐵摻雜、鎂摻雜或其組合，其中碳的摻雜量為1E16~1E21/cm
3，鐵的摻雜量為1E16~1E20/cm
3，以及鎂的摻雜量為1E16~1E20/cm
3。須說明的是，第一漏電改善層1610包含多個子漏電改善層和第二漏電改善層1620包含多個子漏電改善層的能量(或能帶)分布與前述第11圖中第一漏電改善層910包含多個子漏電改善層和第二漏電改善層920包含多個子漏電改善層的能量(或能帶)分布相同或相似，故在此不再贅述。
綜上，本揭露之半導體基板結構之一實施例是藉由在絕緣層上覆矽晶圓基板上方進行磊晶成長，進而可以有效地解決基板與磊晶層之間因晶格失配而造成彎曲與裂紋的問題。此外，本揭露之半導體基板結構之多個實施例更包含有多重量子井結構層、漸變式多重量子井層和/或漏電改善層的設計，可有效降低氮化鎵通道層內的電子溢流至氮化鋁鎵緩衝層，從而改善電子元件漏電的問題，並提升電子元件的可靠度。
雖然本揭露已以實施方式揭露如上，然其並不用以限定本揭露，任何熟習此技藝者，在不脫離本揭露的精神和範圍內，當可作各種的更動與潤飾，因此本揭露的保護範圍當視後附的申請專利範圍所界定者為準。
10:半導體基板結構
110:基板
120:氮化鋁層
130:氮化鋁鎵緩衝層
140:多重量子井結構層
1401:第一量子井障層
1402:量子井層
1403:第二量子井障層
150:氮化鎵通道層
160:電子提供層
170:覆蓋層
30:半導體基板結構
310:漏電改善層
3101:第一子漏電改善層
3102:第二子漏電改善層
3103:第三子漏電改善層
60:半導體基板結構
610:漏電改善層
6101:第一子漏電改善層
6102:第二子漏電改善層
6103:第三子漏電改善層
90:半導體基板結構
910:第一漏電改善層
9101:第一子漏電改善層
9102:第二子漏電改善層
9103:第三子漏電改善層
920:第二漏電改善層
9201:第一子漏電改善層
9202:第二子漏電改善層
9203:第三子漏電改善層
1200:半導體基板結構
1210:漸變式多重量子井層.
1400:半導體基板結構
1410:漏電改善層
1500:半導體基板結構
1510:漏電改善層
1600:半導體基板結構
1610:第一漏電改善層
1620:第二漏電改善層
為讓本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：
第1圖繪示本揭露一實施方式之半導體基板結構的剖面示意圖。
第2圖繪示本揭露一實施方式之半導體基板結構之一部分的能量示意圖。
第3圖繪示本揭露之一實施方式之半導體基板結構的剖面示意圖。
第4圖繪示本揭露之一實施方式之半導體基板結構之一部分的能量示意圖。
第5圖繪示本揭露一實施方式之半導體基板結構之一部分的能量示意圖。
第6圖繪示本揭露一實施方式之半導體基板結構的剖面示意圖。
第7圖繪示本揭露一實施方式之半導體基板結構之一部分的能量示意圖。
第8圖繪示本揭露一實施方式之半導體基板結構之一部分的能量示意圖。
第9圖繪示本揭露之一實施方式之半導體基板結構的剖面示意圖。
第10圖繪示本揭露一實施方式之半導體基板結構之一部分的能量示意圖。
第11圖繪示本揭露一實施方式之半導體基板結構之一部分的能量示意圖。
第12圖繪示本揭露之一實施方式之半導體基板結構的剖面示意圖。
第13圖繪示本揭露一實施方式之半導體基板結構之一部分的能量示意圖。
第14圖繪示本揭露之一實施方式之半導體基板結構的剖面示意圖。
第15圖繪示本揭露之一實施方式之半導體基板結構的剖面示意圖。
第16圖繪示本揭露之一實施方式之半導體基板結構的剖面示意圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
10:半導體基板結構
110:基板
120:氮化鋁層
130:氮化鋁鎵緩衝層
140:多重量子井結構層
150:氮化鎵通道層
160:電子提供層
170:覆蓋層
Claims (10)
- 一種半導體基板結構，包括： 一基板； 一氮化鋁層，設置於該基板上； 一氮化鋁鎵緩衝層，設置於該氮化鋁層上； 一多重量子井結構層，設置於該氮化鋁鎵緩衝層上，包含： 一第一量子井障層，包含Al α1In β1Ga (1-α1-β1)N，且0≦α1≦1，0≦β1≦1； 一量子井層，位於該第一量子井障層上，包含Al αIn βGa (1-α-β)N，且0≦α≦1，0≦β≦1；以及 一第二量子井障層，位於該量子井層上，包含Al α2In β2Ga (1-α2-β2)N，且0≦α2≦1，0≦β2≦1，其中α-β＜α1-β1且α-β＜α2-β2； 一氮化鎵通道層，設置於該多重量子井結構層上； 一電子提供層，設置於該氮化鎵通道層上；以及 一覆蓋層，設置於該電子提供層上。
- 如請求項1所述之半導體基板結構，更包含一漏電改善層設置於該多重量子井結構層與該氮化鎵通道層之間，其中該漏電改善層包含Al γIn δGa (1-γ-δ)N，且0≦γ≦1，0≦δ≦1，且該漏電改善層包含碳摻雜、鐵摻雜、鎂摻雜或其組合，且碳的摻雜量為1E16~1E21/cm 3，鐵的摻雜量為1E16~1E20/cm 3，以及鎂的摻雜量為1E16~1E20/cm 3。
- 如請求項2所述之半導體基板結構，其中該漏電改善層包含： 一第一子漏電改善層，包含Al γ1Ga (1-γ1)N，且0＜γ1＜1； 一第二子漏電改善層，設置於該第一子漏電改善層上，包含Al δ1Ga (1- δ1)N，且0＜δ1＜γ1；以及 一第三子漏電改善層，設置於該第二子漏電改善層上，包含Al ε1Ga (1- ε1)N，且0＜ε1＜δ1； 其中該第一子漏電改善層、該第二子漏電改善層和該第三子漏電改善層各自包含碳摻雜、鐵摻雜、鎂摻雜或其組合，且碳的摻雜量為1E16~1E21/cm 3，鐵的摻雜量為1E16~1E20/cm 3，以及鎂的摻雜量為1E16~1E20/cm 3。
- 如請求項1所述之半導體基板結構，更包含一漏電改善層設置於該多重量子井結構層與該氮化鋁鎵緩衝層之間，其中該漏電改善層包含Al γIn δGa (1-γ-δ)N，且0≦γ≦1，0≦δ≦1，且該漏電改善層包含碳摻雜、鐵摻雜、鎂摻雜或其組合，且碳的摻雜量為1E16~1E21/cm 3，鐵的摻雜量為1E16~1E20/cm 3，以及鎂的摻雜量為1E16~1E20/cm 3。
- 如請求項4所述之半導體基板結構，其中該漏電改善層包含： 一第一子漏電改善層，包含Al γ2Ga (1-γ2)N，且0＜γ2＜1； 一第二子漏電改善層，設置於該第一子漏電改善層上，包含Al δ2Ga (1- δ2)N，且0＜δ2＜γ2；以及 一第三子漏電改善層，設置於該第二子漏電改善層上，包含Al ε2Ga (1- ε2)N，且0＜ε2＜δ2； 其中該第一子漏電改善層、該第二子漏電改善層和該第三子漏電改善層各自包含碳摻雜、鐵摻雜、鎂摻雜或其組合，且碳的摻雜量為1E16~1E21/cm 3，鐵的摻雜量為1E16~1E20/cm 3，以及鎂的摻雜量為1E16~1E20/cm 3。
- 如請求項1所述之半導體基板結構，更包含： 一第一漏電改善層，設置於該多重量子井結構層與該氮化鋁鎵緩衝層之間，包含Al γIn δGa (1-γ-δ)N，且0≦γ≦1，0≦δ≦1；以及 一第二漏電改善層，設置於該多重量子井層與該氮化鎵通道層之間，包含Al γIn δGa (1-γ-δ)N，且0≦γ≦1，0≦δ≦1。
- 如請求項6所述之半導體基板結構，其中該第一漏電改善層包含： 一第一子漏電改善層，包含Al γ1Ga (1-γ1)N，且0＜γ1＜1； 一第二子漏電改善層，設置於該第一子漏電改善層上，包含Al δ1Ga (1- δ1)N，且0＜δ1＜γ1；以及 一第三子漏電改善層，設置於該第二子漏電改善層上，包含Al ε1Ga (1- ε1)N，且0＜ε1＜δ1。
- 如請求項6所述之半導體基板結構，其中該第二漏電改善層包含： 一第一子漏電改善層，包含Al γ2Ga (1-γ2)N，且0＜γ2＜1； 一第二子漏電改善層，設置於該第一子漏電改善層上，包含Al δ2Ga (1- δ2)N，且0＜δ2＜γ2；以及 一第三子漏電改善層，設置於該第二子漏電改善層上，包含Al ε2Ga (1- ε2)N，且0＜ε2＜δ2。
- 如請求項1所述之半導體基板結構，其中該氮化鋁鎵緩衝層包含一第一子氮化鋁鎵緩衝層、位於該第一子氮化鋁鎵緩衝層上的一第二子氮化鋁鎵緩衝層以及位於該第二子氮化鋁鎵緩衝層上的一第三子氮化鋁鎵緩衝層，該第一子氮化鋁鎵緩衝層包含Al aGa (1-a)N，且0.7≦a≦0.95，該第二子氮化鋁鎵緩衝層包含Al bGa (1-b)N，且0.45≦b≦0.65，以及該第三子氮化鋁鎵緩衝層包含Al cGa (1-c)N，且0.2≦c≦0.45。
- 如請求項1所述之半導體基板結構，其中該電子提供層包含In xAl yGa (1-y)N，且0＜x＜1，0＜y≦1。
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| WO2008012877A1 (fr) * | 2006-07-26 | 2008-01-31 | Fujitsu Limited | DISPOSITIF À SEMI-CONDUCTEURS COMPOSÉ EMPLOYANT UN SUBSTRAT DE SiC ET PROCÉDÉ POUR PRODUIRE CELUI-CI |
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