TW202215065A - 脈寬調變訊號觀測電路及包含此脈寬調變訊號觀測電路的硬體在環模擬裝置 - Google Patents
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Abstract
一種硬體在環模擬裝置,其包含處理電路及脈寬調變訊號觀測電路。脈寬調變訊號觀測電路包含儲能單元,儲能單元與處理電路連接。其中,訊號源傳送脈寬調變訊號至處理電路及脈寬調變訊號觀測電路,儲能單元在脈寬調變訊號為高準位時充電,而處理電路偵測到脈寬調變訊號之下降緣時偵測儲能單元之電壓以計算脈寬調變訊號之佔空比。
Description
本發明係有關於一種脈寬調變訊號觀測電路及包含此脈寬調變訊號觀測電路的硬體在環模擬裝置。
脈寬調變(Pulse-width modulation,PWM)是一種數位轉類比的技術,常應用於馬達控制及切換式電源等系統。一般而言,驅動器會產生脈寬調變訊號,並輸出給功率元件(如金氧半場效電晶體或絕緣柵雙極電晶體等),並透過功率元件控制受控裝置(如電感或馬達等)。然而,若測試者在開發階段需要以上述的系統對驅動器進行測試,很有可能損壞功率元件,也可能因為演算法瑕疵使系統損壞。
因此,硬體在環(Hardware-in-the-loop,HIL)模擬裝置也就應運而生,其可模擬功率元件及各種受控裝置,故測試者可透過硬體在環模擬裝置對驅動器進行測試。然而,硬體在環模擬裝置需要額外安裝高頻的現場可程式邏輯陣列(FPGA)晶片以擷取脈寬調變訊號,且其取樣率必須高於脈寬調變訊號的頻率百倍以上,才能達到足夠的解析度。
然而,由於現場可程式邏輯陣列晶片的價格昂貴,故使硬體在環模擬裝置的成本大幅提升。
此外,硬體在環模擬裝置的解析度也受到現場可程式邏輯陣列晶片的時脈的限制。
再者,硬體在環模擬裝置的運作機制也對硬體在環模擬裝置的處理電路(如微控制器或處理器)造成很大的負擔。
根據本發明之一實施例,本發明提出一種脈寬調變訊號觀測電路,其包含電源單元、儲能單元及開關單元。儲能單元與處理電路連接。開關單元與儲能單元及電源單元連接,並控制電源單元對儲能單元充電。其中,訊號源傳送脈寬調變訊號至開關單元及處理電路,開關單元在脈寬調變訊號為高準位時為第一狀態,使電源單元對儲能單元充電,而處理電路偵測到脈寬調變訊號之下降緣時由偵測儲能單元之電壓以計算脈寬調變訊號之佔空比。
根據本發明之另一實施例,本發明提出一種硬體在環模擬裝置,其包含處理電路及脈寬調變訊號觀測電路。脈寬調變訊號觀測電路包含儲能單元,儲能單元與處理電路連接。其中,訊號源傳送脈寬調變訊號至處理電路及脈寬調變訊號觀測電路,儲能單元在脈寬調變訊號為高準位時充電,而處理電路偵測到脈寬調變訊號之下降緣時偵測儲能單元之電壓以計算脈寬調變訊號之佔空比。
以下將參照相關圖式,說明依本發明之脈寬調變訊號觀測電路及包含此脈寬調變訊號觀測電路的硬體在環模擬裝置之實施例,為了清楚與方便圖式說明之故,圖式中的各部件在尺寸與比例上可能會被誇大或縮小地呈現。在以下描述及/或申請專利範圍中,當提及元件「連接」或「耦合」至另一元件時,其可直接連接或耦合至該另一元件或可存在介入元件;而當提及元件「直接連接」或「直接耦合」至另一元件時,不存在介入元件,用於描述元件或層之間之關係之其他字詞應以相同方式解釋。為使便於理解,下述實施例中之相同元件係以相同之符號標示來說明。
請參閱第1圖,其係為本發明之第一實施例之硬體在環模擬裝置之電路方塊圖。如圖所示,硬體在環模擬裝置1包含處理電路11及脈寬調變訊號觀測電路12,並與一外部訊號源D連接;訊號源D產生脈寬調變(Pulse-width modulation,PWM)訊號Ps,並將脈寬調變訊號Ps傳送至處理電路11及脈寬調變訊號觀測電路12。在一實施例中,訊號源D可為控制器、驅動器或其它類似的元件。
處理電路11與脈寬調變訊號觀測電路12連接,並由訊號源D接收脈寬調變訊號Ps。在一實施例中,處理電路11可為微控制器(MCU)、中央處理器(CPU)或其它類似的元件。
脈寬調變訊號觀測電路12包含儲能單元121,並也由訊號源D接收脈寬調變訊號Ps;儲能單元121與處理電路11連接。在一實施例中,儲能單元121可為電容或其它類似的元件。
當脈寬調變訊號Ps為高準位時,儲能單元121進行充電。當處理電路11偵測到脈寬調變訊號P2s之下降緣時,處理電路11偵測儲能單元121之電壓Vs,並根據此電壓Vs以計算脈寬調變訊號Ps之佔空比(Duty cycle)。然後,儲能單元121進行充電在脈寬調變訊號Ps為低準位進行放電。
處理電路11能透過儲能單元121之充放電模型計算脈寬調變訊號Ps之佔空比。此充放電模型提供儲能單元121之電壓Vs與脈寬調變訊號Ps之佔空比的相對關係,故處理電路11能根據由儲能單元121偵測到的電壓Vs及儲能單元121之充放電模型來計算脈寬調變訊號Ps之佔空比。
由上述可知,硬體在環模擬裝置1可透過脈寬調變訊號觀測電路12偵測脈寬調變訊號Ps之佔空比,因此不需要現場可程式邏輯陣列晶片也能獲得高解析度的脈寬調變訊號Ps,以對訊號源D進行測試。因此,硬體在環模擬裝置1的成本可以有效地降低,更能符合實際應用的需求。
當然,上述僅為舉例,硬體在環模擬裝置1之各元件及其協同關係均可依實際需求變化,本發明並不以此為限。
請參閱第2A圖及第2B圖,其係為本發明之第二實施例之硬體在環模擬裝置之電路方塊圖。如第2A圖所示,硬體在環模擬裝置2包含處理電路21及脈寬調變訊號觀測電路22,並與一外部訊號源D連接;訊號源D產生脈寬調變訊號Ps,並將脈寬調變訊號Ps傳送至處理電路21及脈寬調變訊號觀測電路22。
處理電路21與脈寬調變訊號觀測電路22連接,並由訊號源D接收脈寬調變訊號Ps。
脈寬調變訊號觀測電路22包含電源單元222、儲能單元221及開關單元223,並也由訊號源D接收脈寬調變訊號Ps。儲能單元221與處理電路21及開關單元223連接。在一實施例中,儲能單元121可為電容或其它類似的元件。
開關單元223與電源單元222連接,並控制電源單元222對儲能單元221充電。在一實施例中,開關單元223可為金氧半場效電晶體(MOSFET)、雙極性接面電晶體(IGBT)或其它類似的元件。
電源單元222與處理電路21連接。在一實施例中,電源單元222可為電流源、電壓源或其它類似的元件。
如前述,訊號源D傳送脈寬調變訊號Ps至開關單元223及處理電路21。其中,脈寬調變訊號觀測電路22之開關單元223接收脈寬調變訊號Ps;開關單元223在脈寬調變訊號Ps為高準位時切換至第一狀態,使電源單元222輸出充電電流Cs對儲能單元221充電。
接下來,如第2B圖所示,當處理電路21偵測到脈寬調變訊號Ps之下降緣時,處理電路21偵測儲能單元221之電壓Vs,並根據儲能單元221之電壓Vs及儲能單元221之充放電模型來計算脈寬調變訊號Ps之佔空比。然後,開關單元223在脈寬調變訊號Ps為低準位時切換至第二狀態,使儲能單元221放電。在本實施例中,第一狀態為切斷狀態,而第二狀態為導通狀態。也就是說,開關單元223在脈寬調變訊號Ps為高準位時為切斷狀態,使電源單元222輸出充電電流Cs對儲能單元221充電,並在脈寬調變訊號Ps為低準位時切換至導通狀態,使儲能單元221放電。其中,處理電路21可包含一個數位類比轉換器(未繪於圖中),而處理電路21可透過數位類比轉換器接收儲能單元221之電壓Vs。
在另一實施例中,第一狀態也可為導通狀態,而第二狀態則為切斷狀態。也就是說,開關單元223在脈寬調變訊號Ps為高準位時為導通狀態,使電源單元222輸出充電電流Cs對儲能單元221充電,並在脈寬調變訊號Ps為低準位時切換至切斷狀態,使儲能單元221放電。上述的機制可透過不同的電路設計實現,均應包含在本發明之專利範圍中。
請參閱第3圖及第4圖,其係為本發明之第二實施例之儲能單元之電壓與脈寬調變訊號之佔空比的相對關係之第一示意圖及第二示意圖。如前述,儲能單元221可以是電容,而儲能單元221之充放電模型提供儲能單元221之電壓Vs與脈寬調變訊號Ps之佔空比的相對關係。第3圖表示脈寬調變訊號Ps之佔空比為50%時,儲能單元221之電壓Vs與脈寬調變訊號Ps之佔空比之間的相對關係。
第4圖表示脈寬調變訊號Ps之佔空比為99%時,儲能單元221之電壓Vs與脈寬調變訊號Ps之佔空比之間的相對關係。因此,儲能單元221之充放電模型能記錄脈寬調變訊號Ps在不同的佔空比對應的儲能單元221之電壓Vs。因此,處理電路21能根據由儲能單元221偵測到的電壓Vs及儲能單元221之充放電模型來計算脈寬調變訊號Ps之佔空比。
透過上述的機制,硬體在環模擬裝置2可透過切換脈寬調變訊號觀測電路22之開關單元223控制電源單元222之充電及放電,並在偵測到脈寬調變訊號Ps之下降緣時偵測儲能單元221之電壓Vs,再根據儲能單元221之電壓Vs及儲能單元221之充放電模型來計算脈寬調變訊號Ps之佔空比。因此,硬體在環模擬裝置2不需要現場可程式邏輯陣列晶片也能獲得高解析度的脈寬調變訊號Ps,以對訊號源D進行測試,故其成本可以有效地降低,因此更能符合實際應用的需求。
另外,由於處理電路21是透過數位類比轉換器接收儲能單元221之電壓Vs,故硬體在環模擬裝置2的解析度是取決於此數位類比轉換器,且能提升脈寬調變訊號的輸入解析度。因此,可以透過更換數位類比轉換器來提升硬體在環模擬裝置2的解析度,使用上更具彈性,也能有效地降低硬體在環模擬裝置2的處理電路21的負擔。
當然,上述僅為舉例,硬體在環模擬裝置2之各元件及其協同關係均可依實際需求變化,本發明並不以此為限。
值得一提的是,現有的硬體在環模擬裝置需要透過現場可程式邏輯陣列晶片以擷取脈寬調變訊號,但由於現場可程式邏輯陣列晶片的價格昂貴,故使硬體在環模擬裝置的成本大幅提升。相反的,根據本發明之實施例,硬體在環模擬裝置不需要現場可程式邏輯陣列晶片即能直接透過儲能單元計算脈寬調變訊號的佔空比,故硬體在環模擬裝置的成本能大幅降低。
另外,現有的硬體在環模擬裝置需要透過現場可程式邏輯陣列晶片以擷取脈寬調變訊號,故硬體在環模擬裝置的解析度也受到現場可程式邏輯陣列晶片的時脈的限制。相反的,根據本發明之實施例,硬體在環模擬裝置的解析度取決於其處理電路之數位類比轉換器,故可以透過更換數位類比轉換器來提升硬體在環模擬裝置的解析度,使用上更具彈性。
此外,現有的硬體在環模擬裝置的運作機制對硬體在環模擬裝置的處理電路造成很大的負擔。相反的,硬體在環模擬裝置能提升脈寬調變訊號的輸入解析度,故能獲得高解析度的脈寬調變訊號,且有效地降低硬體在環模擬裝置的處理電路的負擔。
請參閱第5A圖及第5B圖,其係為本發明之第三實施例之硬體在環模擬裝置之電路圖;第5A圖及第5B圖舉例說明了硬體在環模擬裝置之其中一種電路結構。如第5A圖所示,硬體在環模擬裝置3包含微控制器31及脈寬調變訊號觀測電路32,並與驅動器D’連接;驅動器D’產生脈寬調變訊號Ps,並將脈寬調變訊號Ps傳送至微控制器31及脈寬調變訊號觀測電路32。
微控制器31與脈寬調變訊號觀測電路32連接,並由驅動器D’接收脈寬調變訊號Ps。
脈寬調變訊號觀測電路32包含電流源322a、電容321、電晶體(MOSFET)323及閘極驅動器324。電晶體323之閘極與閘極驅動器324連接,並透過閘極驅動器324由驅動器D’接收脈寬調變訊號Ps;電晶體323之汲極與電流源322a與電容321之一端連接;電晶體323之源極及電容321之另一端接地。微控制器31則與電晶體323之汲極、電流源322a及電容321之一端連接。
閘極驅動器324包含反閘(NOT gate)。因此,當脈寬調變訊號Ps為高準位時,電晶體323為切斷狀態,電流源322a產生充電電流Cs對電容321充電。
如第5B圖所示,當微控制器31偵測到脈寬調變訊號Ps之下降緣時,微控制器31偵測電容321之電壓Vs,並根據電容321之電壓Vs及電容321之充放電模型來計算脈寬調變訊號Ps之佔空比。然後,電晶體323在脈寬調變訊號Ps為低準位時切換至導通狀態,使電容321放電。
當然,上述僅為舉例,硬體在環模擬裝置3還可以透過其它的電路結構實現,本發明並不以此為限。
請參閱第6圖,其係為本發明之第四實施例之硬體在環模擬裝置之電路圖。第6圖舉例說明了硬體在環模擬裝置之另一種電路結構。如圖所示,硬體在環模擬裝置4包含微控制器41及脈寬調變訊號觀測電路42,並與驅動器D’連接。
微控制器41與脈寬調變訊號觀測電路42連接,並由驅動器D’接收脈寬調變訊號Ps。脈寬調變訊號觀測電路432包含電壓源422、電容421、電晶體423及閘極驅動器424;與第三實施例不同的是,本實施例之脈寬調變訊號觀測電路42之電源單元為包含電源B及電阻R的電壓源422。電晶體423之閘極與閘極驅動器424連接,並透過閘極驅動器424由驅動器D’接收脈寬調變訊號Ps;電晶體423之汲極與電壓源422與電容421之一端連接;電晶體423之源極及電容421之另一端接地。微控制器41則與電晶體423之汲極、電壓源422及電容421之一端連接。
同樣的,當微控制器41偵測到脈寬調變訊號Ps之下降緣時,微控制器41偵測電容421之電壓Vs,並根據電容421之電壓Vs及電容421之充放電模型來計算脈寬調變訊號Ps之佔空比。
當然,上述僅為舉例,硬體在環模擬裝置4還可以透過其它的電路結構實現,本發明並不以此為限。
綜上所述,根據本發明之實施例,硬體在環模擬裝置不需要現場可程式邏輯陣列晶片即能直接透過儲能單元計算脈寬調變訊號的佔空比,故硬體在環模擬裝置的成本能大幅降低。
另外,根據本發明之實施例,硬體在環模擬裝置的解析度取決於其處理電路之數位類比轉換器,故可以透過更換數位類比轉換器來提升硬體在環模擬裝置的解析度,使用上更具彈性。
此外,根據本發明之實施例,硬體在環模擬裝置能提升脈寬調變訊號的輸入解析度,故能獲得高解析度的脈寬調變訊號,且有效地降低硬體在環模擬裝置的處理電路的負擔。
可見本發明在突破先前之技術下,確實已達到所欲增進之功效,且也非熟悉該項技藝者所易於思及,其所具之進步性、實用性,顯已符合專利之申請要件,爰依法提出專利申請,懇請 貴局核准本件發明專利申請案,以勵創作,至感德便。
以上所述僅為舉例性,而非為限制性者。其它任何未脫離本發明之精神與範疇,而對其進行之等效修改或變更,均應該包含於後附之申請專利範圍中。
1:硬體在環模擬裝置
11:處理電路
12:脈寬調變訊號觀測電路
121:儲能單元
2:硬體在環模擬裝置
21:處理電路
22:脈寬調變訊號觀測電路
221:儲能單元
222:電源單元
223:開關單元
3:硬體在環模擬裝置
31:微控制器
32:脈寬調變訊號觀測電路
321:電容
322:電流源
323:電晶體
324:閘極驅動器
4:硬體在環模擬裝置
41:微控制器
42:脈寬調變訊號觀測電路
421:電容
422:電壓源
423:電晶體
424:閘極驅動器
D:訊號源
D’:驅動器
B:電源
R:電阻
Ps:脈寬調變訊號
Vs:電壓
Cs:充電電流
第1圖 係為本發明之第一實施例之硬體在環模擬裝置之電路方塊圖。
第2A圖~第2B圖 係為本發明之第二實施例之硬體在環模擬裝置之電路方塊圖。
第3圖 係為本發明之第二實施例之儲能單元之電壓與脈寬調變訊號之佔空比的相對關係之第一示意圖。
第4圖 係為本發明之第二實施例之儲能單元之電壓與脈寬調變訊號之佔空比的相對關係之第二示意圖。
第5A圖~第5B圖 係為本發明之第三實施例之硬體在環模擬裝置之電路圖。
第6圖 係為本發明之第四實施例之硬體在環模擬裝置之電路圖。
1:硬體在環模擬裝置
11:處理電路
12:脈寬調變訊號觀測電路
121:儲能單元
D:訊號源
Ps:脈寬調變訊號
Vs:電壓
Claims (20)
- 一種脈寬調變訊號觀測電路,係包含: 一電源單元; 一儲能單元,係與一處理電路連接; 一開關單元,係與該儲能單元及該電源單元連接,並控制該電源單元對該儲能單元充電;以及 其中,一訊號源傳送一脈寬調變訊號至該開關單元及該處理電路,該開關單元在該脈寬調變訊號為高準位時為一第一狀態,使該電源單元對該儲能單元充電,而該處理電路偵測到該脈寬調變訊號之下降緣時偵測該儲能單元之電壓以計算該脈寬調變訊號之佔空比。
- 如請求項1所述之脈寬調變訊號觀測電路,其中該處理電路根據該儲能單元之電壓及該儲能單元之一充放電模型計算該脈寬調變訊號之佔空比。
- 如請求項1所述之脈寬調變訊號觀測電路,其中該第一狀態為切斷狀態。
- 如請求項1所述之脈寬調變訊號觀測電路,其中該開關單元在該脈寬調變訊號為低準位時為一第二狀態,使該儲能單元放電。
- 如請求項4所述之脈寬調變訊號觀測電路,其中該第二狀態為導通狀態。
- 如請求項1所述之脈寬調變訊號觀測電路,其中該電源單元與該處理電路連接。
- 如請求項1所述之脈寬調變訊號觀測電路,其中該電源單元為一電流源或一電壓源。
- 如請求項1所述之脈寬調變訊號觀測電路,其中該開關單元為一金氧半場效電晶體或一絕緣柵雙極電晶體。
- 如請求項1所述之脈寬調變訊號觀測電路,其中該儲能單元為一電容。
- 一種硬體在環模擬裝置,係包含: 一處理電路;以及 一脈寬調變訊號觀測電路,係包含一儲能單元,該儲能單元與該處理電路連接; 其中,一訊號源傳送一脈寬調變訊號至該處理電路及該脈寬調變訊號觀測電路,該儲能單元在該脈寬調變訊號為高準位時充電,而該處理電路偵測到該脈寬調變訊號之下降緣時偵測該儲能單元之電壓以計算該脈寬調變訊號之佔空比。
- 如請求項10所述之硬體在環模擬裝置,其中該處理電路根據該儲能單元之電壓及該儲能單元之一充放電模型計算該脈寬調變訊號之佔空比。
- 如請求項10所述之硬體在環模擬裝置,其中該脈寬調變訊號觀測電路更包含一開關單元及一電源單元,該開關單元與該儲能單元及該電源單元連接,且該開關單元在該脈寬調變訊號為高準位時為一第一狀態,使該電源單元對該儲能單元充電。
- 如請求項12所述之硬體在環模擬裝置,其中該第一狀態為切斷狀態。
- 如請求項12所述之硬體在環模擬裝置,其中該開關單元在該脈寬調變訊號為低準位時為一第二狀態,使該儲能單元放電。
- 如請求項14所述之硬體在環模擬裝置,其中該第二狀態為導通狀態。
- 如請求項12所述之硬體在環模擬裝置,其中該電源單元與該處理電路連接。
- 如請求項12所述之硬體在環模擬裝置,其中該電源單元為一電流源或一電壓源。
- 如請求項12所述之硬體在環模擬裝置,其中該開關單元為一金氧半場效電晶體或一絕緣柵雙極電晶體。
- 如請求項10所述之硬體在環模擬裝置,其中該儲能單元為一電容。
- 如請求項10所述之硬體在環模擬裝置,其中該處理電路包含一數位類比轉換器,該處理電路透過數位類比轉換器由該儲能單元接收該電壓。
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