TW202143047A - 資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置 - Google Patents

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Abstract

一種資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置。所述方法包括：從主機系統接收寫入指令；以及根據第一區域的寫入放大因子判斷將對應寫入指令的資料寫入至第一區域或第二區域中，其中若判斷將資料寫入至第二區域中，則在寫入資料後將所寫入的資料複製至第一區域中。

Description

資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置
本發明是有關於一種記憶體控制技術，且特別是有關於一種資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
依據每個記憶胞可儲存的位元數，NAND型快閃記憶體模組可分為單階記憶胞（single level cell，SLC）NAND型快閃記憶體模組、多階記憶胞（muiti level cell，MLC）NAND型快閃記憶體模組以及複數階記憶胞（trinary level cell，TLC）NAND型快閃記憶體模組，其中SLC NAND型快閃記憶體模組的每個記憶胞可儲存1個位元的數據（即，“1”與“0”），MLC NAND型快閃記憶體模組的每個記憶胞可儲存2個位元的數據，TLC NAND型快閃記憶體模組的每個記憶胞可儲存3個位元的數據。此外，MLC NAND型快閃記憶體模組與TLC NAND型快閃記憶體模組的記憶胞也可以用來模擬SLC NAND型快閃記憶體模組，且MLC NAND型快閃記憶體模組與TLC NAND型快閃記憶體模組中用來模擬SLC NAND型快閃記憶體模組的記憶胞僅儲存1個位元的數據。
一般來說，可以選擇MLC或TLC NAND快閃記憶體模組中的某些實體抹除單元來模擬SLC NAND型快閃記憶體模組。在將資料寫入至MLC或TLC NAND快閃記憶體模組的過程中，可以選擇被用來模擬SLC NAND型快閃記憶體模組的一實體抹除單元中的某個實體程式化單元組，並使用一第一程式化模式（亦稱為，單頁程式化模式）來將資料寫入至所選擇的實體程式化單元組中以使得所選擇的實體程式化單元組的多個記憶胞之中的每一個記憶胞儲存僅1個位元資料。例如，所選擇的實體程式化單元組的多個記憶胞中僅使用最低有效位元（Least Significant Bit，LSB）來儲存資料。也就是說，若是以MLC或TLC NAND快閃記憶體模組來模擬SLC NAND型快閃記憶體模組時，在使用第一程式化模式進行寫入時只有「下實體程式化單元」能夠用以寫入（或儲存）資料。此外，對應該被用來寫入資料的下實體程式化單元的中實體程式化單元及上實體程式化單元並不會被用來儲存資料。
需注意的是，由於對下實體程式化單元進行寫入的速度較快，故使用MLC或TLC NAND快閃記憶體模組來模擬SLC NAND型快閃記憶體模組時，通常可以有較高的寫入效能。然而，基於快閃記憶體物理上的特性，在使用MLC NAND型快閃記憶體模組（或TLC NAND型快閃記憶體模組）來模擬SLC NAND型快閃記憶體模組時，通常會造成快閃記憶體模組的損耗，進而降低快閃記憶體模組的壽命。例如，該些用來模擬SLC NAND型快閃記憶體模組的實體抹除單元的抹除次數（或頻率）可能較高，進而造成快閃記憶體模組的損耗。
基於上述，如何避免因模擬SLC NAND型快閃記憶體模組而降低快閃記憶體模組的壽命是此領域技術人員所致力的目標。
本發明提出一種資料寫入方法，用於記憶體儲存裝置，所述記憶體儲存裝置具有可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個區域，所述多個區域中的每一個區域包括多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元具有多個記憶胞。所述資料寫入方法包括：從主機系統接收寫入指令；以及根據第一區域的寫入放大因子判斷將對應所述寫入指令的資料寫入至所述第一區域或第二區域中，其中若判斷將所述資料寫入至所述第二區域中，則在寫入所述資料後將所寫入的資料複製至所述第一區域中。
在本發明的一實施例中，根據所述第一區域的所述寫入放大因子判斷將對應所述寫入指令的所述資料寫入至所述第一區域或所述第二區域中的步驟包括：在所述寫入放大因子大於預設閥值時，將所述資料寫入至所述第二區域中；以及在所述寫入放大因子不大於所述預設閥值時，將所述資料寫入至所述第一區域中。
在本發明的一實施例中，若判斷將所述資料寫入至所述第一區域中時，使用第一程式化模式及第二程式化模式對所述第一區域中所述多個記憶胞進行程式化。
在本發明的一實施例中，以所述第一程式化模式所程式化之記憶胞的儲存位元數小於以所述第二程式化模式所程式化之記憶胞的儲存位元數。
在本發明的一實施例中，使用所述第一程式化模式及所述第二程式化模式對所述第一區域中所述多個記憶胞進行程式化的步驟包括：使用所述第一程式化模式對所述第一區域中所述多個記憶胞進行程式化；以及以複製回操作使用所述第二程式化模式將寫入所述第一區域的所述多個實體抹除單元的資料複製至所述第一區域的所述多個實體抹除單元其中之一中。
在本發明的一實施例中，若判斷將所述資料寫入至所述第二區域中時，使用第一程式化模式對所述第二區域中所述多個記憶胞進行程式化。
在本發明的一實施例中，在寫入所述資料後將所寫入的資料複製至所述第一區域中的步驟包括：以複製回操作使用所述第二程式化模式將寫入所述第二區域的所述多個實體抹除單元的資料複製至所述第一區域的所述多個實體抹除單元其中之一中。
在本發明的一實施例中，所述方法更包括：根據所述可複寫式非揮發性記憶體模組的生命周期參數判斷執行第一寫入模式或第二寫入模式，在所述第一寫入模式中，將對應所述資料寫入至所述第一區域，以及在所述第二寫入模式中，根據所述第一區域的所述寫入放大因子判斷將所述資料寫入至所述第一區域或所述第二區域中。
在本發明的一實施例中，所述第一區域之記憶胞的儲存位元數大於所述第二區域之記憶胞的儲存位元數。
在本發明的一實施例中，所述多個區域分別具有對應的儲存容量，並且在計算所述可複寫式非揮發性記憶體模組的空間大小時，所述空間大小不包括所述第二區域對應的所述儲存容量。
本發明提出一種記憶體控制電路單元，所述記憶體控制電路單元包括主機介面、記憶體介面以及記憶體管理電路。所述主機介面用以耦接至主機系統。記憶體介面用以耦接至可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個區域，所述多個區域中的每一個區域包括多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元具有多個記憶胞。記憶體管理電路耦接至所述主機介面與所述記憶體介面。所述記憶體管理電路用以從所述主機系統接收寫入指令，並且所述記憶體管理電路更用以根據第一區域的寫入放大因子判斷將對應所述寫入指令的資料寫入至所述第一區域或第二區域中，其中若判斷將所述資料寫入至所述第二區域中，則在寫入所述資料後將所寫入的資料複製至所述第一區域中。
在本發明的一實施例中，所述記憶體管理電路更用以在根據所述第一區域的所述寫入放大因子判斷將對應所述寫入指令的所述資料寫入至所述第一區域或所述第二區域中的運作中，在所述寫入放大因子大於預設閥值時，將所述資料寫入至所述第二區域中，並且在所述寫入放大因子不大於所述預設閥值時，將所述資料寫入至所述第一區域中。
在本發明的一實施例中，若判斷將所述資料寫入至所述第一區域中時，所述記憶體管理電路更用以使用第一程式化模式及第二程式化模式對所述第一區域中所述多個記憶胞進行程式化。
在本發明的一實施例中，所述記憶體管理電路以所述第一程式化模式所程式化之記憶胞的儲存位元數小於以所述第二程式化模式所程式化之記憶胞的儲存位元數。
在本發明的一實施例中，所述記憶體管理電路更用以在使用所述第一程式化模式及所述第二程式化模式對所述第一區域中所述多個記憶胞進行程式化的運作中，使用所述第一程式化模式對所述第一區域中所述多個記憶胞進行程式化，並且以複製回操作使用所述第二程式化模式將寫入所述第一區域的所述多個實體抹除單元的資料複製至所述第一區域的所述多個實體抹除單元其中之一中。
在本發明的一實施例中，若判斷將所述資料寫入至所述第二區域中時，所述記憶體管理電路更用以使用第一程式化模式對所述第二區域中所述多個記憶胞進行程式化。
在本發明的一實施例中，在寫入所述資料後將所寫入的資料複製至所述第一區域中的運作中，所述記憶體管理電路更用以以複製回操作使用所述第二程式化模式將寫入所述第二區域的所述多個實體抹除單元的資料複製至所述第一區域的所述多個實體抹除單元其中之一中。
在本發明的一實施例中，所述記憶體管理電路更用以根據所述可複寫式非揮發性記憶體模組的生命周期參數判斷執行第一寫入模式或第二寫入模式，在所述第一寫入模式中，將對應所述資料寫入至所述第一區域，並且在所述第二寫入模式中，根據所述第一區域的所述寫入放大因子判斷將所述資料寫入至所述第一區域或所述第二區域中。
在本發明的一實施例中，所述第一區域之記憶胞的儲存位元數大於所述第二區域之記憶胞的儲存位元數。
在本發明的一實施例中，所述多個區域分別具有對應的儲存容量，並且所述記憶體管理電路在計算所述可複寫式非揮發性記憶體模組的空間大小時，所述空間大小不包括所述第二區域對應的所述儲存容量。
本發明提出一種記憶體儲存裝置，所述記憶體儲存裝置包括連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個區域，所述多個區域中的每一個區域包括多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元具有多個記憶胞。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組所述記憶體控制電路單元用以從所述主機系統接收寫入指令，並且所述記憶體控制電路單元更用以根據第一區域的寫入放大因子判斷將對應所述寫入指令的資料寫入至所述第一區域或第二區域中，其中若判斷將所述資料寫入至所述第二區域中，則在寫入所述資料後將所寫入的資料複製至所述第一區域中。
在本發明的一實施例中，所述記憶體控制電路單元更用以在根據所述第一區域的所述寫入放大因子判斷將對應所述寫入指令的所述資料寫入至所述第一區域或所述第二區域中的運作中，在所述寫入放大因子大於預設閥值時，將所述資料寫入至所述第二區域中，並且在所述寫入放大因子不大於所述預設閥值時，將所述資料寫入至所述第一區域中。
在本發明的一實施例中，若判斷將所述資料寫入至所述第一區域中時，所述記憶體控制電路單元更用以使用第一程式化模式及第二程式化模式對所述第一區域中所述多個記憶胞進行程式化。
在本發明的一實施例中，所述記憶體控制電路單元以所述第一程式化模式所程式化之記憶胞的儲存位元數小於以所述第二程式化模式所程式化之記憶胞的儲存位元數。
在本發明的一實施例中，所述記憶體控制電路單元更用以在使用所述第一程式化模式及所述第二程式化模式對所述第一區域中所述多個記憶胞進行程式化的運作中，使用所述第一程式化模式對所述第一區域中所述多個記憶胞進行程式化，並且以複製回操作使用所述第二程式化模式將寫入所述第一區域的所述多個實體抹除單元的資料複製至所述第一區域的所述多個實體抹除單元其中之一中。
在本發明的一實施例中，若判斷將所述資料寫入至所述第二區域中時，所述記憶體控制電路單元更用以使用第一程式化模式對所述第二區域中所述多個記憶胞進行程式化。
在本發明的一實施例中，在寫入所述資料後將所寫入的資料複製至所述第一區域中的運作中，所述記憶體控制電路單元更用以以複製回操作使用所述第二程式化模式將寫入所述第二區域的所述多個實體抹除單元的資料複製至所述第一區域的所述多個實體抹除單元其中之一中。
在本發明的一實施例中，所述記憶體控制電路單元更用以根據所述可複寫式非揮發性記憶體模組的生命周期參數判斷執行第一寫入模式或第二寫入模式，在所述第一寫入模式中，將對應所述資料寫入至所述第一區域，並且在所述第二寫入模式中，根據所述第一區域的所述寫入放大因子判斷將所述資料寫入至所述第一區域或所述第二區域中。
在本發明的一實施例中，所述第一區域之記憶胞的儲存位元數大於所述第二區域之記憶胞的儲存位元數。
在本發明的一實施例中，所述多個區域分別具有對應的儲存容量，並且所述記憶體管理電路在計算所述可複寫式非揮發性記憶體模組的空間大小時，所述空間大小不包括所述第二區域對應的所述儲存容量。
基於上述，本發明實施例的資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置可以計算動態區當前的寫入放大因子，並根據所計算出的寫入放大因子動態地決定將資料寫入動態區或靜態區。藉此，本發明實施例透過調整資料寫入動態區或靜態區的比例影響寫入放大因子的數值，可控制動態區及靜態區的壽命來避免靜態區先達到壽命終點，而達成兩個區域同時達到壽命終點的效果。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置（亦稱，記憶體儲存系統）包括可複寫式非揮發性記憶體模組與控制器（亦稱，控制電路單元）。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖，並且圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體（random access memory，RAM）112、唯讀記憶體（read only memory，ROM）113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排（system bus）110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114是可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟（Solid State Drive，SSD）203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊（Near Field Communication Storage，NFC）記憶體儲存裝置、無線傳真（Wi-Fi）記憶體儲存裝置、藍牙（Bluetooth）記憶體儲存裝置或低功耗藍牙記憶體儲存裝置（例如，iBeacon）等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統（Global Positioning System，GPS）模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡（embedded MMC，eMMC）341及/或嵌入式多晶片封裝儲存裝置（embedded Multi Chip Package，eMCP）342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件（Serial Advanced Technology Attachment，SATA）標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件（Parallel Advanced Technology Attachment，PATA）標準、電氣和電子工程師協會（Institute of Electrical and Electronic Engineers，IEEE）1394標準、高速周邊零件連接介面（Peripheral Component Interconnect Express，PCI Express）標準、通用序列匯流排（Universal Serial Bus，USB）標準、超高速一代（Ultra High Speed-I，UHS-I）介面標準、超高速二代（Ultra High Speed-II，UHS-II）介面標準、安全數位（Secure Digital，SD）介面標準、記憶棒（Memory Stick，MS）介面標準、多晶片封裝（Multi-Chip Package）介面標準、多媒體儲存卡（Multi Media Card，MMC）介面標準、嵌入式多媒體儲存卡（Embedded Multimedia Card，eMMC）介面標準、通用快閃記憶體（Universal Flash Storage，UFS）介面標準、嵌入式多晶片封裝（embedded Multi Chip Package，eMCP）介面標準、小型快閃（Compact Flash，CF）介面標準、整合式驅動電子介面（Integrated Device Electronics，IDE）標準或其他適合的標準。在本範例實施例中，連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元410(0)~ 410(N)。例如，實體抹除單元410(0)~410(N)可屬於同一個記憶體晶粒（die）或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料（例如，控制資訊與錯誤更正碼）。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含8個實體存取位址，且一個實體存取位址的大小為512位元組（byte）。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。例如，在一範例實施例中，實體抹除單元為實體區塊，並且實體程式化單元為實體頁面或實體扇區，但本發明不以此為限。
在本範例實施例中，可複寫式非揮發性記憶體模組406可以是單階記憶胞（Single Level Cell，SLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存1個資料位元的快閃記憶體模組）、多階記憶胞（Multi Level Cell，MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個資料位元的快閃記憶體模組）、三階記憶胞（Triple Level Cell，TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個資料位元的快閃記憶體模組）、四階記憶胞（Quad Level Cell，QLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存4個資料位元的快閃記憶體模組）、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖5A與圖5B是根據本範例實施例所繪示之記憶胞儲存架構與實體抹除單元的範例示意圖。
請參照圖5A，可複寫式非揮發性記憶體模組406的每個記憶胞的儲存狀態可被識別為“111”、“110”、“101”、“100”、“011”、“010”、“001”或“000”（如圖5A所示），其中左側算起之第1個位元為LSB、從左側算起之第2個位元為CSB以及從左側算起之第3個位元為MSB。此外，排列在同一條字元線上的數個記憶胞可組成3個實體程式化單元，其中由此些記憶胞之LSB所組成的實體程式化單元稱為下實體程式化單元，由此些記憶胞之CSB所組成的實體程式化單元稱為中實體程式化單元，並且由此些記憶胞之MSB所組成的實體程式化單元稱為上實體程式化單元。
請參照圖5B，一個實體抹除單元是由多個實體程式化單元組所組成，其中每個實體程式化單元組包括由排列在同一條字元線上的數個記憶胞所組成的下實體程式化單元、中實體程式化單元與上實體程式化單元。例如，在實體抹除單元中，屬於下實體程式化單元的第0個實體程式化單元、屬於中實體程式化單元的第1個實體程式化單元和屬於上實體程式化單元的第2個實體程式化單元會被視為一個實體程式化單元組。類似地，第3、4、5個實體程式化單元會被視為一個實體程式化單元組，並且以此類推其他實體程式化單元亦是依據此方式被區分為多個實體程式化單元組。也就是說，在圖5B的範例實施例中，實體抹除單元總共有258個實體程式化單元，且由於排列在同一條字元線上的數個記憶胞所組成的下實體程式化單元、中實體程式化單元與上實體程式化單元會組成一個實體程式化單元組，故圖5B的實體抹除單元總共可以分成86個實體程式化單元組。然而需注意的是，本發明並不用於限定實體抹除單元中的實體程式化單元或實體程式化單元組的個數。
圖6是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖6，記憶體控制電路單元404包括記憶體管理電路502、主機介面504與記憶體介面506、緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502或任何包含於記憶體控制電路單元404中的電路元件之操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元（未繪示）與唯讀記憶體（未繪示），並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
圖7與圖8是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。
必須瞭解的是，在此描述可複寫式非揮發性記憶體模組406之實體抹除單元的運作時，以“提取”、“分組”、“劃分”、“關聯”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組之實體抹除單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組的實體抹除單元進行操作。
請參照圖7，記憶體控制電路單元404（或記憶體管理電路502）會將實體抹除單元410(0)~410(N)邏輯地分組為資料區602、閒置區604、系統區606與取代區608。每個區域分別具有對應的儲存容量。
邏輯上屬於資料區602與閒置區604的實體抹除單元是用以儲存來自於主機系統11的資料。具體來說，資料區602的實體抹除單元是被視為已儲存資料的實體抹除單元，而閒置區604的實體抹除單元是用以替換資料區602的實體抹除單元。也就是說，當從主機系統11接收到寫入指令與欲寫入之資料時，記憶體控制電路單元404（或記憶體管理電路502）會使用從閒置區604中提取實體抹除單元來寫入資料，以替換資料區602的實體抹除單元。
邏輯上屬於系統區606的實體抹除單元是用以記錄系統資料。例如，系統資料包括關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。
邏輯上屬於取代區608中的實體抹除單元是用於壞實體抹除單元取代程序，以取代損壞的實體抹除單元。具體來說，倘若取代區608中仍存有正常之實體抹除單元並且資料區602的實體抹除單元損壞時，記憶體控制電路單元404（或記憶體管理電路502）會從取代區608中提取正常的實體抹除單元來更換損壞的實體抹除單元。
特別是，資料區602、閒置區604、系統區606與取代區608之實體抹除單元的數量會根據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置10的運作中，實體抹除單元關聯至資料區602、閒置區604、系統區606與取代區608的分組關係會動態地變動。例如，當閒置區604中的實體抹除單元損壞而被取代區608的實體抹除單元取代時，則原本取代區608的實體抹除單元會被關聯至閒置區604。
請參照圖8，記憶體控制電路單元404（或記憶體管理電路502）會配置邏輯區塊位址LBA(0)~LBA(H)以映射資料區602的實體抹除單元，其中每一邏輯區塊位址具有多個邏輯位址以映射對應之實體抹除單元的實體程式化單元。並且，當主機系統11欲寫入資料至邏輯位址或更新儲存於邏輯位址中的資料時，記憶體控制電路單元404（或記憶體管理電路502）會從閒置區604中提取一個實體抹除單元作為作動實體抹除單元來寫入資料，以輪替資料區602的實體抹除單元。並且，當此作為作動實體抹除單元的實體抹除單元被寫滿時，記憶體管理電路502會再從閒置區604中提取空的實體抹除單元作為作動實體抹除單元，以繼續寫入對應來自於主機系統1000之寫入指令的更新資料。此外，當閒置區604中可用的實體抹除單元的數目小於預設值時，記憶體管理電路502會執行垃圾蒐集（garbage collection）操作（亦稱為，有效資料合併操作）來整理資料區602中的有效資料，以將資料區602中無儲存有效資料的實體抹除單元重新關聯至閒置區604。
為了識別每個邏輯位址的資料被儲存在哪個實體程式化單元，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會記錄邏輯位址與實體程式化單元之間的映射關係。例如，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會在可複寫式非揮發性記憶體模組406中儲存邏輯-實體映射表來記錄每一邏輯位址所映射的實體程式化單元。當欲存取資料時記憶體控制電路單元404（或記憶體管理電路502）會將邏輯-實體映射表載入至緩衝記憶體508來維護，並且依據邏輯-實體映射表來寫入或讀取資料。
值得一提的是，由於緩衝記憶體508的容量有限無法儲存記錄所有邏輯位址之映射關係的映射表，因此，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會將邏輯區塊位址LBA(0)~LBA(H)分組為多個邏輯區域LZ(0)~LZ(M)，並且為每一邏輯區域配置一個邏輯-實體映射表。特別是，當記憶體控制電路單元404（或記憶體管理電路502）欲更新某個邏輯區塊位址的映射時，對應此邏輯區塊位址所屬之邏輯區域的邏輯-實體映射表會被載入至緩衝記憶體508來被更新。具體來說，若對應此邏輯區塊位址所屬之邏輯區域的邏輯-實體映射表未被暫存在緩衝記憶體508中（即，緩衝記憶體508中所暫存的邏輯-實體映射表未記錄欲更新之邏輯區塊位址的映射時，記憶體控制電路單元404（或記憶體管理電路502）會執行映射表交換操作（mapping table swapping operation）以將目前暫存在緩衝記憶體508中邏輯-實體映射表回存至可複寫式非揮發性記憶體模組406，並且將記錄有欲更新之邏輯區塊位址所映射的邏輯-實體映射表載入至緩衝記憶體508中。
在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域（例如，記憶體模組中專用於存放系統資料的系統區）中。此外，記憶體管理電路502具有微處理器單元（未繪示）、唯讀記憶體（未繪示）及隨機存取記憶體（未繪示）。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組406中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令以從可複寫式非揮發性記憶體模組406中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令以將資料從可複寫式非揮發性記憶體模組406中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。
請再參照圖6，主機介面504是耦接至記憶體管理電路502並且用以耦接至連接介面單元402，以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、UHS-I介面標準 、UHS-II介面標準、SD標準 、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。
緩衝記憶體508是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的暫存資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
電源管理電路510是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
錯誤檢查與校正電路512是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。例如，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路512會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼（Error Checking and Correcting Code，ECC Code），並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路512會根據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
值得一提的是，在本範例實施例中，記憶體管理電路502會在不同的狀態使用不同的程式化模式來將資料程式化至可複寫式非揮發性記憶體模組406。例如，記憶體管理電路502可使用單頁程式化模式（亦稱為，第一程式化模式）或多頁程式化模式（亦稱為，第二程式化模式）來將資料程式化至實體抹除單元。在此，基於單頁程式化模式來程式化記憶胞之程式化速度會高於基於多頁程式化模式來程式化記憶胞之程式化速度（即，使用多頁程式化模式來程式化資料的所需操作時間大於使用單頁程式化模式來程式化資料的所需操作時間），而基於單頁程式化模式而被儲存之資料的可靠度也往往高於基於多頁程式化模式而被儲存之資料的可靠度。單頁程式化模式例如是單階記憶胞（single layer memory cell, SLC）程式化模式、下實體程式化（lower physical programming）模式、混合程式化（mixture programming）模式及少階記憶胞（less layer memory cell）程式化模式的其中之一。更詳細來說，在單階記憶胞模式中，一個記憶胞只儲存一個位元的資料。在下實體程式化模式中，只有下實體程式化單元會被程式化，而此下實體程式化單元所對應之上實體程式化單元可不被程式化。在混合程式化模式中，有效資料（或，真實資料）會被程式化於下實體程式化單元中，而同時虛擬資料（dummy data）會被程式化至儲存有效資料之下實體程式化單元所對應的上實體程式化單元中。在少階記憶胞模式中，一個記憶胞儲存一第一數目之位元的資料，例如，此第一數目可設為“1”。多頁程式化模式例如是多階記憶胞（MLC）程式化模式、三階（TLC）記憶胞程式化模式或類似模式。在多頁程式化模式中，一個記憶胞儲存有一第二數目之位元的資料，其中此第二數目等於或大於“2”。例如，此第二數目可設為2或3。在另一範例實施例中，上述單頁程式化模式中的第一數目與多頁程式化模式中的第二數目皆可以是其他數目，只要滿足第二數目大於第一數目即可。換句話說，構成第一類實體抹除單元的每一個記憶胞在使用單頁程式化模式程式化後所儲存的位元資料的數目（亦即第一數目）會小於構成第二類實體抹除單元的每一個記憶胞在使用多頁程式化模式程式化後所儲存的位元資料的數目（亦即第二數目）。
基於上述，使用多頁程式化模式程式化的記憶胞所儲存的資料位元數大於使用單頁程式化模式程式化的記憶胞所儲存的資料位元數，因此，使用多頁程式化模式所程式化的實體抹除單元的資料容量會大於使用單頁程式化模式。
需先說明的是，以下說明記憶體控制電路單元404的操作時，可視為說明記憶體管理電路502的操作。
圖9是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。當可複寫式非揮發性記憶體模組406在剛出廠時，為了增加使用的效率，會設定可以使用單頁程式化模式來對可複寫式非揮發性記憶體模組406中的記憶胞來程式化。請參照圖9，記憶體控制電路單元404會將實體抹除單元910(0)~910(N)邏輯地分組為靜態區902（亦稱為，第二區）與動態區904（亦稱為，第一區），並且靜態區902與動態區904分別具有對應的儲存容量。邏輯上屬於靜態區902與動態區904的實體抹除單元是用以儲存來自於主機系統11的資料。其中靜態區902包括單階記憶胞，而動態區904包括多階記憶胞、複數階記憶胞或其他可儲存2個以上位元數的記憶胞。換言之，動態區904之記憶胞的儲存位元數大於所述靜態區902之記憶胞的儲存位元數。具體來說，記憶體控制電路單元404使用單頁程式化模式將資料程式化至靜態區902的實體抹除單元，而記憶體控制電路單元404則可以使用單頁程式化模式或多頁程式化模式來將資料程式化至動態區904的實體抹除單元。一般來說，每個可複寫式非揮發性記憶體模組406的寫入放大因子（Write Amplification Factor，WAF）的最佳化值是在出廠前，由可複寫式非揮發性記憶體模組406的開發廠商對可複寫式非揮發性記憶體模組406執行聯合電子裝置工程委員會（Joint Electron Device Engineering Council，JEDEC）所規範的測試操作後所獲得。並且，寫入放大因子的最佳化值會因為靜態區902與動態區904包括的實體抹除單元的數量不同而有所改變。
舉例來說，可複寫式非揮發性記憶體模組406的寫入放大因子的最佳化值例如可依據NAND 型快閃記憶體模組劃分的不同區域中實體抹除單元的實體抹除單元數量、預設抹除次數上限以及複製回因子計算獲得。更詳細來說，寫入放大因子為用以反應實際寫入NAND 型快閃記憶體模組的資料量與主機要求寫入的資料量關係的參數，在本範例實施例中，寫入放大因子的最佳化值例如可以經由下述公式（1）計算出：
Figure 02_image001
（1）
「WAF」為寫入放大因子的最佳化值。「AREA1 Blk」為第一劃分區的實體抹除單元數量。「AREA1 PE」為第一劃分區的預設抹除次數上限。「AREA1 factor」為複製回（copyback）操作影響的實體抹除單元數量，例如QLC為5，TLC為4。「AREA2 Blk」為第二劃分區的實體抹除單元數量。「AREA2 PE」為第二劃分區的預設抹除次數上限。「impact factor」為使用環境影響參數，其最小值為AREA1 factor，例如QLC為5，TLC為4，而最大值會因使用環境或產品之不同而調整，例如應用在企業/消費者產品或測試程序等情況而有所不同。
以單階記憶胞（SLC）與四階記憶胞（QLC）配合為例，寫入放大因子的最佳化值例如可以經由下述公式（2）計算出：
Figure 02_image003
（2）
「WAF」為寫入放大因子的最佳化值。「QLC Blk」為動態區904的實體抹除單元數量。「QLC PE」為動態區904的預設抹除次數上限。「QLC factor」為複製回操作影響的實體抹除單元數量，例如QLC為5。「SLC Blk」為靜態區902的實體抹除單元數量。「SLC PE」為動態區904的預設抹除次數上限。「impact factor」為使用環境影響參數，其最小值為QLC factor，而最大值會因使用環境或產品之不同而調整，因此在此例中，「impact factor」例如是5~N。
在本範例實施例中，記憶體控制電路單元404在從主機系統11接收寫入指令後，會週期性地計算動態區904當前的寫入放大因子，並根據所計算出的寫入放大因子動態地判斷記憶體控制電路單元404將對應寫入指令的資料寫入至動態區904或靜態區902中。其中，可複寫式非揮發性記憶體模組406當前的寫入放大因子可依據主機系統11寫入的資料量及寫入動態區904的資料量計算而得。主機系統11寫入的資料量及寫入動態區904的資料量可記錄在記體儲存裝置10中。
具體而言，記憶體控制電路單元404可依據寫入指令程式化實體抹除單元。在本範例實施例中，記憶體控制電路單元404在每程式化一個實體抹除單元後計算動態區904當前的寫入放大因子。一般來說，記憶體控制電路單元404程式化動態區904會增加寫入放大因子，而程式化靜態區902會降低寫入放大因子。
詳細而言，記憶體控制電路單元404判斷動態區904當前的寫入放大因子是否大於預設閥值。當記憶體控制電路單元404判斷動態區904當前的寫入放大因子不大於（即，小於或等於）預設閥值時，將後續寫入指令對應的資料寫入至動態區904中。相反地，當記憶體控制電路單元404判斷動態區904當前的寫入放大因子大於預設閥值時，將後續寫入指令對應的資料寫入至靜態區902中。在本範例實施例中，預設閥值例如是前述寫入放大因子的最佳化值。在其他實施例中，預設閥值也可以設置為其他數值，本發明不在此限制。
在本實施例中，若記憶體控制電路單元404判斷將資料寫入至動態區904中，則記憶體控制電路單元404會使用單頁程式化模式及多頁程式化模式對動態區904中的記憶胞進行程式化。更詳細來說，記憶體控制電路單元404會使用單頁程式化模式對動態區904中的記憶胞進行程式化。之後，儲存在動態區904的資料會被以複製回（copyback）操作使用多頁程式化模式將寫入動態區904的多個實體抹除單元的資料複製至動態區904的實體抹除單元其中之一中。
複製回操作為在實體抹除單元之間搬移資料的操作。舉例而言，記憶體控制電路單元404例如可以複製回操作，將動態區904中四個使用單頁程式化模式程式化的實體抹除單元的資料，使用多頁程式化模式複製至動態區904中的一個實體抹除單元中。須注意的是，所屬技術領域通常知識者應當知曉如何執行複製回操作，故在此便不贅述。
此外，在另一實施例中，若記憶體控制電路單元404判斷將資料寫入至靜態區902中，則。記憶體控制電路單元404會在寫入資料後將所寫入的資料複製至動態區904中。其中，記憶體控制電路單元404在將資料寫入至靜態區902中時，會使用單頁程式化模式對靜態區902中的記憶胞進行程式化。更詳細來說，記憶體控制電路單元404會使用單頁程式化模式對靜態區902中的記憶胞進行程式化。之後，儲存在靜態區902的資料會被以複製回操作使用多頁程式化模式將寫入靜態區902的多個實體抹除單元的資料複製至動態區904的實體抹除單元其中之一中。舉例而言，記憶體控制電路單元404例如可以複製回操作，將靜態區902中四個使用單頁程式化模式程式化的實體抹除單元的資料，使用多頁程式化模式複製至動態區904中的一個實體抹除單元中。須注意的是，所屬技術領域通常知識者應當知曉如何執行複製回操作，故在此便不贅述。
在另一範例實施例中，記憶體控制電路單元404可在記憶體儲存裝置10生命週期後期的時候才開始利用寫入放大因子判斷資料的寫入區域，因此記憶體控制電路單元404利用可複寫式非揮發性記憶體模組406當前的生命周期參數來決定是否開始利用寫入放大因子判斷資料的寫入區域。在本實施例中，生命周期參數可以是寫入兆位元組（TeraBytes Written，TBW）、抹除次數（Program/Erase count，P/E count）及（bit error rate）其中之一或其組合，本發明不在此限制。
具體而言，記憶體控制電路單元404根據可複寫式非揮發性記憶體模組406的生命周期參數判斷執行一般寫入模式（亦稱為，第一寫入模式）或特殊寫入模式（亦稱為，第二寫入模式）。
例如，記憶體控制電路單元404從主機系統接收寫入指令後，會判斷生命周期參數是否大於預設周期閥值。若記憶體控制電路單元404判斷生命周期參數不大於預設周期閥值，代表記憶體儲存裝置10尚在其生命週期前期。因此記憶體控制電路單元404執行一般寫入模式，亦即，直接將資料寫入至動態區904中。相反地，若記憶體控制電路單元404判斷生命周期參數大於預設周期閥值，代表記憶體儲存裝置10已進入其生命週期後期。因此記憶體控制電路單元404執行特殊寫入模式，亦即，根據動態區904的寫入放大因子判斷先將資料寫入至動態區904或靜態區902中。須注意的是，特殊寫入模式的具體說明如前所述，故在此便不贅述。需說明的是，預設周期閥值可在出廠時預先設置。以寫入兆位元組為例，寫入兆位元組對應的預設周期閥值例如是40T（Terabyte），本發明不在此限制。
在另一範例實施例中，本發明在記憶體儲存裝置10與主機系統11連接時，可提供記憶體儲存裝置10的可用記憶體空間大小供使用者檢視。具體而言，記憶體控制電路單元404出廠時具有實際的總空間大小。然而，前述範例實施例中說明若將資料寫入至靜態區902中，則在寫入資料後將所寫入的資料複製至動態區904。換言之，靜態區902實際上僅用於暫存資料。因此在本範例實施例中，在計算可複寫式非揮發性記憶體模組406的空間大小時，所述空間大小不包括靜態區902對應的儲存容量。
圖10是根據一範例實施例所繪示之資料寫入方法的流程圖。在步驟S1002，從主機系統接收寫入指令。在步驟S1004，根據第一區域的寫入放大因子判斷將對應寫入指令的資料寫入至第一區域或第二區域中，其中若判斷將資料寫入至第二區域中，則在寫入資料後將所寫入的資料複製至第一區域中。
圖11是根據一範例實施例所繪示之資料寫入方法的流程圖。在步驟S1102，從主機系統接收寫入指令。在步驟S1104，判斷生命周期參數是否大於預設周期閥值。如果判斷生命周期參數不大於預設周期閥值（步驟S1104，判斷為否），則在步驟S1106將資料寫入至第一區域。如果判斷生命周期參數大於預設周期閥值（步驟S1104，判斷為是），則在步驟S1108判斷寫入放大因子是否大於預設閥值。如果判斷寫入放大因子不大於預設閥值（步驟S1108，判斷為否），則在步驟S1110將資料寫入至第一區域。如果判斷寫入放大因子大於預設閥值（步驟S1108，判斷為是），則在步驟S1112將資料寫入至第二區域。
值得注意的是，圖10及圖11中各步驟可以實作為多個程式碼或電路，本發明不加以限制。此外，圖10及圖11的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明實施例的資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置可以計算動態區當前的寫入放大因子，並根據所計算出的寫入放大因子動態地決定將資料寫入動態區或靜態區。本發明實施例藉由調整資料寫入動態區或靜態區的比例影響寫入放大因子的數值。藉此，可控制動態區及靜態區的壽命來避免靜態區先達到壽命終點，而達成兩個區域同時達到壽命終點的效果，並可使記憶體儲存裝置的壽命達到最大及最佳化。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10,30:記憶體儲存裝置 11,31:主機系統 12:輸入/輸出（I/O）裝置 110:系統匯流排 111:處理器 112:隨機存取記憶體（RAM） 113:唯讀記憶體（ROM） 114:資料傳輸介面 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 410(0)~410(N),910(0)~910(N) :實體抹除單元 502:記憶體管理電路 504:主機介面 506:記憶體介面 508:緩衝記憶體 510:電源管理電路 512:錯誤檢查與校正電路 602:資料區 604:閒置區 606:系統區 608:取代區 902:靜態區 904:動態區 LBA(0)~LBA(H):邏輯區塊位址 LZ(0)~LZ(M):邏輯區域 S1002:步驟(從主機系統接收寫入指令) S1004:步驟(根據第一區域的寫入放大因子判斷將對應寫入指令的資料寫入至第一區域或第二區域中，其中若判斷將資料寫入至第二區域中，則在寫入資料後將所寫入的資料複製至第一區域中) S1102:步驟(從主機系統接收寫入指令) S1104:步驟(判斷生命周期參數是否大於預設周期閥值？) S1106:步驟(將資料寫入至第一區域) S1108:步驟(判斷寫入放大因子是否大於預設閥值？) S1110:步驟(將資料寫入至第一區域) S1112:步驟(將資料寫入至第二區域)
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。 圖5A與圖5B是根據本範例實施例所繪示之記憶胞儲存架構與實體抹除單元的範例示意圖。 圖6是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。 圖7與圖8是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。 圖9是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。 圖10是根據一範例實施例所繪示之資料寫入方法的流程圖。 圖11是根據一範例實施例所繪示之資料寫入方法的流程圖。
S1002:步驟(從主機系統接收寫入指令)
S1004:步驟(根據第一區域的寫入放大因子判斷將對應寫入指令的資料寫入至第一區域或第二區域中，其中若判斷將資料寫入至第二區域中，則在寫入資料後將所寫入的資料複製至第一區域中)

Claims (30)

  1. 一種資料寫入方法，用於一記憶體儲存裝置，所述記憶體儲存裝置具有一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個區域，所述多個區域中的每一個區域包括多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元具有多個記憶胞，所述資料寫入方法包括： 從一主機系統接收一寫入指令；以及 根據一第一區域的一寫入放大因子（Write Amplification Factor，WAF）判斷將對應所述寫入指令的資料寫入至所述第一區域或一第二區域中，其中若判斷將所述資料寫入至所述第二區域中，則在寫入所述資料後將所寫入的資料複製至所述第一區域中。
  2. 如請求項1所述的資料寫入方法，其中根據所述第一區域的所述寫入放大因子判斷將對應所述寫入指令的所述資料寫入至所述第一區域或所述第二區域中的步驟包括： 在所述寫入放大因子大於一預設閥值時，將所述資料寫入至所述第二區域中；以及 在所述寫入放大因子不大於所述預設閥值時，將所述資料寫入至所述第一區域中。
  3. 如請求項1所述的資料寫入方法，其中若判斷將所述資料寫入至所述第一區域中時，使用一第一程式化模式及一第二程式化模式對所述第一區域中所述多個記憶胞進行程式化。
  4. 如請求項3所述的資料寫入方法，其中以所述第一程式化模式所程式化之記憶胞的儲存位元數小於以所述第二程式化模式所程式化之記憶胞的儲存位元數。
  5. 如請求項3所述的資料寫入方法，其中使用所述第一程式化模式及所述第二程式化模式對所述第一區域中所述多個記憶胞進行程式化的步驟包括： 使用所述第一程式化模式對所述第一區域中所述多個記憶胞進行程式化；以及 以一複製回（copyback）操作使用所述第二程式化模式將寫入所述第一區域的所述多個實體抹除單元的資料複製至所述第一區域的所述多個實體抹除單元其中之一中。
  6. 如請求項1所述的資料寫入方法，其中若判斷將所述資料寫入至所述第二區域中時，使用一第一程式化模式對所述第二區域中所述多個記憶胞進行程式化。
  7. 如請求項6所述的資料寫入方法，其中在寫入所述資料後將所寫入的資料複製至所述第一區域中的步驟包括： 以一複製回操作使用所述第二程式化模式將寫入所述第二區域的所述多個實體抹除單元的資料複製至所述第一區域的所述多個實體抹除單元其中之一中。
  8. 如請求項1所述的資料寫入方法，其中所述方法更包括： 根據所述可複寫式非揮發性記憶體模組的生命周期參數判斷執行一第一寫入模式或一第二寫入模式， 在所述第一寫入模式中，將對應所述資料寫入至所述第一區域，以及 在所述第二寫入模式中，根據所述第一區域的所述寫入放大因子判斷將所述資料寫入至所述第一區域或所述第二區域中。
  9. 如請求項1所述的資料寫入方法，其中所述第一區域之記憶胞的儲存位元數大於所述第二區域之記憶胞的儲存位元數。
  10. 如請求項1所述的資料寫入方法，其中所述多個區域分別具有對應的儲存容量，並且在計算所述可複寫式非揮發性記憶體模組的一空間大小時，所述空間大小不包括所述第二區域對應的所述儲存容量。
  11. 一種記憶體控制電路單元，包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個區域，所述多個區域中的每一個區域包括多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元具有多個記憶胞；以及 一記憶體管理電路，耦接至所述主機介面與所述記憶體介面， 其中所述記憶體管理電路用以從所述主機系統接收一寫入指令，並且 所述記憶體管理電路更用以根據一第一區域的一寫入放大因子判斷將對應所述寫入指令的資料寫入至所述第一區域或一第二區域中，其中若判斷將所述資料寫入至所述第二區域中，則在寫入所述資料後將所寫入的資料複製至所述第一區域中。
  12. 如請求項11所述的記憶體控制電路單元，其中所述記憶體管理電路更用以在根據所述第一區域的所述寫入放大因子判斷將對應所述寫入指令的所述資料寫入至所述第一區域或所述第二區域中的運作中， 在所述寫入放大因子大於一預設閥值時，將所述資料寫入至所述第二區域中，並且 在所述寫入放大因子不大於所述預設閥值時，將所述資料寫入至所述第一區域中。
  13. 如請求項11所述的記憶體控制電路單元，其中若判斷將所述資料寫入至所述第一區域中時，所述記憶體管理電路更用以使用一第一程式化模式及一第二程式化模式對所述第一區域中所述多個記憶胞進行程式化。
  14. 如請求項13所述的記憶體控制電路單元，其中所述記憶體管理電路以所述第一程式化模式所程式化之記憶胞的儲存位元數小於以所述第二程式化模式所程式化之記憶胞的儲存位元數。
  15. 如請求項13所述的記憶體控制電路單元，其中所述記憶體管理電路更用以在使用所述第一程式化模式及所述第二程式化模式對所述第一區域中所述多個記憶胞進行程式化的運作中， 使用所述第一程式化模式對所述第一區域中所述多個記憶胞進行程式化，並且 以一複製回操作使用所述第二程式化模式將寫入所述第一區域的所述多個實體抹除單元的資料複製至所述第一區域的所述多個實體抹除單元其中之一中。
  16. 如請求項11所述的記憶體控制電路單元，其中若判斷將所述資料寫入至所述第二區域中時，所述記憶體管理電路更用以使用一第一程式化模式對所述第二區域中所述多個記憶胞進行程式化。
  17. 如請求項16所述的記憶體控制電路單元，其中在寫入所述資料後將所寫入的資料複製至所述第一區域中的運作中， 所述記憶體管理電路更用以以一複製回操作使用所述第二程式化模式將寫入所述第二區域的所述多個實體抹除單元的資料複製至所述第一區域的所述多個實體抹除單元其中之一中。
  18. 如請求項11所述的記憶體控制電路單元，其中所述記憶體管理電路更用以 根據所述可複寫式非揮發性記憶體模組的生命周期參數判斷執行一第一寫入模式或一第二寫入模式， 在所述第一寫入模式中，將對應所述資料寫入至所述第一區域，並且 在所述第二寫入模式中，根據所述第一區域的所述寫入放大因子判斷將所述資料寫入至所述第一區域或所述第二區域中。
  19. 如請求項11所述的記憶體控制電路單元，其中所述第一區域之記憶胞的儲存位元數大於所述第二區域之記憶胞的儲存位元數。
  20. 如請求項11所述的記憶體控制電路單元，其中所述多個區域分別具有對應的儲存容量，並且所述記憶體管理電路在計算所述可複寫式非揮發性記憶體模組的一空間大小時，所述空間大小不包括所述第二區域對應的所述儲存容量。
  21. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，包括多個區域，所述多個區域中的每一個區域包括多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元具有多個記憶胞；以及 一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組， 其中所述記憶體控制電路單元用以從所述主機系統接收一寫入指令，並且 所述記憶體控制電路單元更用以根據一第一區域的一寫入放大因子判斷將對應所述寫入指令的資料寫入至所述第一區域或一第二區域中，其中若判斷將所述資料寫入至所述第二區域中，則在寫入所述資料後將所寫入的資料複製至所述第一區域中。
  22. 如請求項21所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以在根據所述第一區域的所述寫入放大因子判斷將對應所述寫入指令的所述資料寫入至所述第一區域或所述第二區域中的運作中， 在所述寫入放大因子大於一預設閥值時，將所述資料寫入至所述第二區域中，並且 在所述寫入放大因子不大於所述預設閥值時，將所述資料寫入至所述第一區域中。
  23. 如請求項21所述的記憶體儲存裝置，其中若判斷將所述資料寫入至所述第一區域中時，所述記憶體控制電路單元更用以使用一第一程式化模式及一第二程式化模式對所述第一區域中所述多個記憶胞進行程式化。
  24. 如請求項23所述的記憶體儲存裝置，其中所述記憶體控制電路單元以所述第一程式化模式所程式化之記憶胞的儲存位元數小於以所述第二程式化模式所程式化之記憶胞的儲存位元數。
  25. 如請求項23所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以在使用所述第一程式化模式及所述第二程式化模式對所述第一區域中所述多個記憶胞進行程式化的運作中， 使用所述第一程式化模式對所述第一區域中所述多個記憶胞進行程式化，並且 以一複製回操作使用所述第二程式化模式將寫入所述第一區域的所述多個實體抹除單元的資料複製至所述第一區域的所述多個實體抹除單元其中之一中。
  26. 如請求項21所述的記憶體儲存裝置，其中若判斷將所述資料寫入至所述第二區域中時，所述記憶體控制電路單元更用以使用一第一程式化模式對所述第二區域中所述多個記憶胞進行程式化。
  27. 如請求項26所述的記憶體儲存裝置，其中在寫入所述資料後將所寫入的資料複製至所述第一區域中的運作中， 所述記憶體控制電路單元更用以以一複製回操作使用所述第二程式化模式將寫入所述第二區域的所述多個實體抹除單元的資料複製至所述第一區域的所述多個實體抹除單元其中之一中。
  28. 如請求項21所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以 根據所述可複寫式非揮發性記憶體模組的生命周期參數判斷執行一第一寫入模式或一第二寫入模式， 在所述第一寫入模式中，將對應所述資料寫入至所述第一區域，並且 在所述第二寫入模式中，根據所述第一區域的所述寫入放大因子判斷將所述資料寫入至所述第一區域或所述第二區域中。
  29. 如請求項21所述的記憶體儲存裝置，其中所述第一區域之記憶胞的儲存位元數大於所述第二區域之記憶胞的儲存位元數。
  30. 如請求項21所述的記憶體儲存裝置，其中所述多個區域分別具有對應的儲存容量，並且所述記憶體管理電路在計算所述可複寫式非揮發性記憶體模組的一空間大小時，所述空間大小不包括所述第二區域對應的所述儲存容量。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI793932B (zh) * 2021-12-21 2023-02-21 建興儲存科技股份有限公司 固態儲存裝置及其相關的寫入控制方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117854569B (zh) * 2024-03-05 2024-05-24 合肥康芯威存储技术有限公司 一种存储器的性能测试***及性能测试方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8621328B2 (en) 2011-03-04 2013-12-31 International Business Machines Corporation Wear-focusing of non-volatile memories for improved endurance
US9501392B1 (en) * 2011-05-12 2016-11-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Management of a non-volatile memory module
KR20130060791A (ko) * 2011-11-30 2013-06-10 삼성전자주식회사 마모도 제어 로직을 포함하는 메모리 시스템, 데이터 저장 장치, 메모리 카드, 그리고 솔리드 스테이트 드라이브
TWI521346B (zh) * 2011-12-15 2016-02-11 群聯電子股份有限公司 用於非揮發性記憶體的資料合併方法、控制器與儲存裝置
US10055294B2 (en) * 2014-01-09 2018-08-21 Sandisk Technologies Llc Selective copyback for on die buffered non-volatile memory
US9348520B2 (en) * 2014-03-24 2016-05-24 Western Digital Technologies, Inc. Lifetime extension of non-volatile semiconductor memory for data storage device
US10008250B2 (en) * 2015-03-27 2018-06-26 Intel Corporation Single level cell write buffering for multiple level cell non-volatile memory
KR20180031289A (ko) * 2016-09-19 2018-03-28 삼성전자주식회사 스토리지 장치 및 상기 스토리지 장치의 동작 방법
US10509722B2 (en) * 2017-08-31 2019-12-17 Micron Technology, Inc. Memory device with dynamic cache management
TWI649759B (zh) * 2017-09-28 2019-02-01 慧榮科技股份有限公司 資料儲存裝置與將資料寫入記憶體裝置之方法
US10521146B1 (en) * 2017-11-09 2019-12-31 Micron Technology, Inc. UFS based idle time garbage collection management
TWI700635B (zh) * 2018-04-26 2020-08-01 群聯電子股份有限公司 資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置
WO2020087211A1 (en) * 2018-10-29 2020-05-07 Micron Technology, Inc. Slc cache allocation
US10915264B2 (en) * 2019-04-11 2021-02-09 Intel Corporation Apparatus, systems, and methods to reclaim storage associated with cached data

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI793932B (zh) * 2021-12-21 2023-02-21 建興儲存科技股份有限公司 固態儲存裝置及其相關的寫入控制方法

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