TW202141712A - 半導體晶粒及形成扇出型積體結構的方法 - Google Patents

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Abstract

揭示一種在半導體晶粒上之扇出型積體結構及其形成方法，及測試此半導體晶粒之方法。此半導體晶粒包括接合襯墊及形成在接合襯墊中之孔、形成在接合襯墊的一部分之上的鈍化層，及形成在接合襯墊中之孔之上的保護層。

Description

扇出型積體結構及其形成方法
無
隨著半導體製造技術及工藝發展，半導體晶片/晶粒大小正在縮小。此外，整合至半導體晶粒中之功能的數目及複雜性以及半導體晶片/晶粒之電晶體密度正在增大。因此，半導體晶粒具有越來越多I/O襯墊形成於更小區域中，且I/O襯墊之密度隨時間流逝迅速提高。因此，半導體晶粒之封裝變得更為困難，將不利地影響封裝的產率。
通常，在封裝晶粒（晶片）之前自晶圓切割出晶粒（晶片），且僅封裝「已知良好之晶粒」。此封裝技術之有利特徵在於形成扇出型積體(integrated fan–out, InFO)封裝的可能性。在InFO封裝中，可將晶粒上之I/O襯墊重分配至比此晶粒大之區域，且因而形成在晶粒的表面上之I/O襯墊的數目可提升。
在習知積體電路製造技術中，測試通常為用於偵測可能已在積體電路製造製程期間產生之缺陷的最後步驟。在習知方法中，時常在形成導電（例如，銅）柱之後，剛好在封裝之前，檢查並測試半導體晶粒。由於在製造製程後期測試半導體晶粒，因此即使此測試可能偵測到缺陷並甚至確定出缺陷之原因，亦可能無法採取校正及緩解措施來修復此些缺陷，因為直至製造製程近乎完成才會發生測試。
無
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。以下描述部件及佈置之特定實例以簡化本揭示案。當然，此些僅為實例，且並不意欲為限制性的。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭示案可在各種實例中重複元件符號及/或字母。此重複係出於簡化及清楚目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
另外，為了描述簡單，可在本文中使用諸如「在……下面」、「在……下方」、「下部」、「在……上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所繪示之一個元件或特徵與另一（另外）元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。裝置可以其他方式定向（旋轉90度或以其他定向），且可同樣相應地解釋本文中所使用之空間相對描述詞。
如上所述，在積體電路製造技術中，測試通常為用於偵測在積體電路製造製程期間產生之晶片及/或電路中的缺陷之最後步驟。在一些方法中，在形成導電（例如，銅）柱之後，剛好在封裝之前，檢查半導體晶粒。在此些方法中，可形成接合襯墊。可在接合襯墊之上沉積鈍化層。可在製造製程中之稍後階段中蝕刻鈍化層以在接合襯墊之上形成開口。可在鈍化層中之開口內的接合襯墊/鈍化層結構之上沉積凸塊下金屬化(under bump metallization ；UBM)層。可在接合襯墊之上形成銅柱。可在銅柱之上形成焊料凸塊，以為晶片探針提供連接節點。可在晶片探針完成之後，藉由頂部晶粒拋光移除焊料凸塊。焊料可在晶片探針之後充當犧牲層。
晶片探針測試可確定已製造晶片及/或電路之缺陷的（若干）根本原因。然而，由於將測試延遲至後期或在製造製程之末尾，因此即使可確定缺陷的原因，亦可能無法及時地採取校正或緩解措施。
在本文所揭示之多種實施例中，可在晶片之間執行電路探針測試，以在製造製程中之更早階段中驗證每一半導體晶粒/晶片是否符合產品規範。在多種實施例中，可在形成接合襯墊之後但在封裝製程之前，檢查成品晶粒。因此，對半導體晶粒的檢查可在製造製程中提前幾天進行。在測試製程期間確定了缺陷原因的情況下，在可起始封裝製程之前，採取校正或緩解措施來修復隨後製造之半導體晶粒的缺陷。本文所揭示之多種實施例可允許製造商在更早的時間獲得晶片探測的日期，而無需花費額外的財務或機會成本。此外，可避免在銅柱上額外形成用於晶片探測之焊料凸塊（其隨後被接地）的成本。
參考第1A圖，可提供其上形成電路元件（未示出）之半導體晶粒102。半導體晶粒102可包括接合襯墊104及鈍化層106。鈍化層106可保護半導體晶粒102之頂表面及接合襯墊104的一部分。接合襯墊104可由鋁、銅或其合金製成。可藉由任何適當方法來形成接合襯墊104。舉例而言，可藉由物理氣相沉積(physical vapor deposition ；PVD)來沉積接合襯墊材料之層，諸如，使用由鋁、銅或其合金製成之濺射靶的濺射沉積。或者，可藉由化學氣相沉積(chemical vapor deposition ；CVD)、原子層沉積(atomic layer deposition；ALD)或任何磊晶沉積方法來沉積接合襯墊材料。在沉積接合襯墊材料之後，可藉由光微影及蝕刻製程來圖案化接合襯墊材料之沉積層。
鈍化層106可由氧化矽、氧氮化矽及/或諸如有機矽酸鹽玻璃之低介電常數介電材料製成。可藉由沉積光阻層（未示出）及圖案化光阻層以使得接合襯墊104之中心部分可被遮罩而形成鈍化層106。鈍化層106可沉積在半導體晶粒102的表面及接合襯墊104之上。接下來，可藉由剝離製程移除光阻層，使得接合襯墊104之中心部分被暴露。或者，鈍化層106可沉積在半導體晶粒102的表面及整個接合襯墊104之上。接下來，光阻層（未示出）可沉積在鈍化層106之上並經圖案化，以使得鈍化層106之在接合襯墊104的中心部分之上的一部分被暴露。接著，可藉由（例如）蝕刻製程移除鈍化層106之在接合襯墊104的中心部分之上的已暴露部分。最後，可移除光阻層，諸如，藉由灰化或藉由溶解在溶液中。
接下來，可將晶片探針109壓靠在接合襯墊104之已暴露表面上。將晶片探針109施加至接合襯墊104之已暴露表面可在接合襯墊104之已暴露表面中形成孔108a。孔108a不需要穿透接合襯墊104之整個厚度。孔108a之深度可足夠深以容納晶片探針109之頂尖部分。在晶片製造製程期間（以及在封裝製程之前），晶片探針109可用於測試以確定正製造之晶片是否可接受且符合產品規範。在其中正製造之晶片不符合產品規範之情形下，可將此晶片丟棄。因此，僅已知良好之晶片或晶粒可被傳遞至進一步處理操作中。在多種實施例中，晶片探針109可具有在0.01 微米至50 微米之範圍中的直徑「x」，諸如，1 微米至25 微米，儘管可使用更大或更小之直徑。因此，在多種實施例中，孔108a可具有在0.01 微米至50 微米之範圍中的直徑，諸如，1 微米至25 微米，儘管可使用更大或更小之直徑。在多種實施例中，孔108a可具有在0.01 微米至5 微米之範圍中的深度「y」，諸如，1 微米至3 微米，儘管可使用更大或更小之深度。在接合襯墊104中形成孔108a之後（亦即，在形成了具有晶片探針109之孔108a之後），可藉由晶片探針109測試半導體晶粒102以發現潛在缺陷。
參考第1B圖，可在接合襯墊104之可經由鈍化層106暴露的表面之上沉積種晶層110。種晶層110為輔助形成後續層之層。在多種實施例中，可使用無電電鍍製程沉積種晶層110。在無電電鍍製程中，可在不施加外部電流的（亦即，無電的）情況下使用化學反應來電鍍種晶材料。無電電鍍製程形成了種晶材料之保形層，其遵循接合襯墊104及孔108a之輪廓。在多種實施例中，種晶層110可包括鎳(Ni)。用於種晶層110之其他適當材料在本揭示案之預期範疇內。種晶層110可具有在0.01 微米至5 微米之範圍中的厚度，諸如，1 微米至3 微米，儘管可使用更大或更小之厚度。
接下來，可藉由使用種晶層110之沉積來生長保護層112，以輔助在暴露於鈍化層106之區域中的生長。可沉積保護層112以防止種晶層110氧化。在多種實施例中，保護層112包括金(Au)。然而，可使用在本揭示案之預期範疇內的其他適當材料。保護層可具有在0.01 微米至0.2 微米之範圍中的厚度，儘管可使用更大或更小之厚度。可藉由任何適當方法來形成保護層112。舉例而言，在多種實施例中，可藉由在種晶層110上浸沒電鍍保護層112而形成保護層112。以此方式，保護層112可形成保形層，其遵循具有已形成的孔108a及種晶層110之接合襯墊104的輪廓。因此，孔108a之輪廓（凹部）可呈現在最終產品中。在其中不藉由晶片探針109測試半導體晶粒102之情形下，接合襯墊104、種晶層110及保護層112可大體上共面，因為接合襯墊104中可不形成孔108a。
參考第1C圖，可在鈍化層106及保護層112之表面上保形地沉積第一凸塊下金屬化(under bump metallization；UBM)層114。在一些實施例中，第一UBM層114可包括多個層。舉例而言，在多種實施例中，第一UBM層114可包括第一擴散阻障層116及第二種晶層118。以下更詳細地論述，第二種晶層118可輔助形成導電柱120。在多種實施例中，第一擴散阻障層116可包括Ti、TiN或Ta。其他適當材料在本揭示案之預期範疇內。在多種實施例中，第二種晶層118可包括Cu或Cu合金。然而，可使用在本揭示案之預期範疇內的其他適當材料。第一擴散阻障層116可具有在10 奈米至50 奈米之範圍中的厚度，諸如，15 奈米至40 奈米，儘管可使用更大或更小之厚度。第二種晶層118可具有在10 奈米至150 奈米之範圍中的厚度，諸如，15 奈米至100 奈米，儘管可使用更大或更小之厚度。
參考第1D圖，可藉由光阻層121覆蓋第一UBM層114。可接著圖案化光阻層121，以在光阻層121中提供開口（未示出），暴露第一UBM層114之位於種晶層110及保護層112上方的一部分。在多種實施例中，第一UBM層114之在種晶層110及保護層112之上的上表面可能由於下伏種晶層110及保護層112填充孔108a而具有凹入部分。接下來，可在第一UBM層114之上的光阻層121中之開口中沉積銅，以形成導電柱120。可沉積在本揭示案之預期範疇內的其他適當材料以形成導電柱120。
參考第1E圖，可（例如）藉由灰化移除光阻層121。使用導電柱120作為遮罩，可移除第一UBM層114之已暴露部分。可（例如）藉由選擇性蝕刻（諸如，藉由反應性離子蝕刻）移除第一UBM層114之已暴露UBM材料。
在替代實施例中，導電柱120可沉積在第1C圖中所形成的結構之上。以此方式，可用導電柱120材料填充形成於孔108a之上所得的第一UBM層114中之凹部。可在導電柱120材料之上形成光阻層，以遮罩導電柱120材料之上覆接合襯墊104的一部分。可（例如，經由蝕刻製程）移除導電柱120材料之已暴露部分。在多種實施例中，導電柱120之底表面可具有凸起表面，其遵循孔108a及上覆層（亦即，種晶層110、保護層112及第一UBM層114）之輪廓。
參考第1F圖，可在鈍化層106及導電柱120之上形成第一聚合物層PM0。接下來，可執行化學機械研磨(chemical-mechanical polishing；CMP)步驟，以平坦化元件（亦即，導電柱120）之上表面及第一聚合物層PM0，以便移除第一聚合物層PM0之過量部分並暴露導電柱120之頂表面。第一聚合物層PM0之頂表面及導電柱120之頂表面可形成為共面的。
接下來，可在第一聚合物層PM0之上形成第二聚合物層PM1。可在第二聚合物層PM1之上沉積光阻層（未示出）。可使用光微影圖案化光阻層（未示出），以在第二聚合物層PM1之上形成遮罩。可蝕刻第二聚合物層PM1，以暴露導電柱120之在第二聚合物層PM1之開口中的一部分。
接下來，可在第二聚合物層PM1之上及在第二聚合物層PM1中的蝕刻開口中沉積重分配層RDL，以使得重分配層RDL可與導電柱120電接觸。顧名思義，重分配層為晶片上之額外金屬層，其重分配積體電路之輸入-輸出襯墊，以使得可在晶粒之另一位置進行電連接。以此方式，重分配層RDL可提供對輸入-輸出襯墊之更便利存取。重分配層RDL之用途的另一實例可為散佈（亦即，分配）晶粒周圍之接觸點，以使得可塗覆焊料球，且可遍及晶粒來散佈（亦即，分配）安裝之熱應力。可圖案化重分配層RDL，以使得可自第二聚合物層PM1之頂表面移除非所期望之重分配層RDL材料，僅在第二聚合物層PM1之表面上留下期望的跡線。
接下來，可在第二聚合物層PM1之表面及重分配層RDL之上沉積第三聚合物層PM2。可在第三聚合物層PM2之上沉積光阻層（未示出）。可使用光微影圖案化光阻層（未示出），以在第三聚合物層PM2之上形成遮罩。可蝕刻第三聚合物層PM2以暴露重分配層RDL之在第三聚合物層PM2之開口中的一部分。
可在第三聚合物層PM2中之孔中沉積第二UBM層124，藉此形成與重分配層RDL之電接觸。因此，扇出型積體結構100可包括兩個UBM層(第一UBM層114、第二UBM層124)。正如第一UBM層114，第二UBM層124可包括第二擴散阻障層126及第三種晶層128。第三種晶層128可輔助焊料球130之形成及黏合。在多種實施例中，第二擴散阻障層126可由Ti、TiN或Ta製成。其他適當材料在本揭示案之預期範疇內。第二擴散阻障層126可具有在10 奈米至50 奈米之範圍中的厚度，諸如，20 奈米至40 奈米，儘管可使用更小或更大之厚度。第三種晶層128可由銅製成。其他適當材料在本揭示案之預期範疇內。第三種晶層128可具有在10 奈米至300 奈米之範圍中的厚度，諸如，20 奈米至200 奈米，儘管可使用更大或更小之厚度。如所繪示，由於額外製程步驟及形成在第二UBM層124與第一UBM層114之間的層，第二UBM層124可位於距半導體晶粒102的頂表面之與第一UBM層114不同之垂直距離處。接下來，可在第二UBM層124上沉積焊料球130，從而完成扇出型積體結構100。如第1F圖中所繪示，焊料球130可橫向地與導電柱120間隔。亦即，與習知扇出型積體結構相反，焊料球130可不直接位於導電柱120上方並與導電柱120接觸。焊料球130可偏離導電柱120。
聚合物層(第一聚合物層PM0、第二聚合物層PM1、第三聚合物層PM2)可由相同或不同之聚合物製成。示例性聚合物包括但不限於聚苯并噁唑(polybenzoxazole；PBO)、聚醯亞胺(polyimide ；PI)、苯并環丁烯(benzocyclobutene；BCB)及其組合。其他適當聚合物材料在本揭示案之預期範疇內。
參考第2圖，提供其中接合襯墊104中之孔108b位於偏離接合襯墊104的中心處之實施例。亦即，接合襯墊104中之孔108b橫向地偏離接合襯墊104的中心。如上所述，在封裝製程之前，可在晶圓之間執行電路探針測試，以驗證每一晶粒皆符合產品規範。為了確保晶片探針109正確地對準，可執行探針標記檢查，以確定是否可能發生探針標記（例如，孔108a、孔108b）之位置偏移。探針標記偏移涉及接合襯墊104上之探針標記的偏移，此指示探針標記已超出接合襯墊之安全範圍。當前實施例反映出探針偏移對接合襯墊104中之孔108b（亦即，探針標記）之位置的影響。
第3圖為根據多種實施例之繪示在半導體晶粒102上形成扇出型積體結構100的一般方法300之流程圖。參考步驟302，此方法包括在半導體晶粒102上形成接合襯墊104。參考步驟304，此方法包括將晶片探針109施加至接合襯墊104以在接合襯墊104中形成孔108a、孔108b。因此，晶片探針109之尺寸可影響所形成之孔108a、108b的尺寸。參考步驟306，可在接合襯墊104之表面及形成於接合襯墊中的孔108a、108b之上沉積種晶層110。參考步驟308，可在種晶層110之上形成保護層112。參考步驟310，可在種晶層112之表面及鈍化層106之上形成第一UBM層114。參考步驟312，可在第一UBM層114之上形成導電柱120。參考步驟314，可在導電柱120周圍形成第一聚合物層PM0。參考步驟316，可在第一聚合物層PM0之上形成第二聚合物層PM1。可蝕刻第二聚合物層PM1以形成開口，以暴露導電柱120之頂表面。參考步驟318，可在第二聚合物層PM1之上及在第二聚合物層PM1中的開口中形成重分配層(redistribution layer；RDL)，以接觸導電柱120之頂表面。參考步驟320，可在RDL之上形成第三聚合物層PM2。第三聚合物層PM2亦可接觸第二聚合物層PM1的部分。可蝕刻第三聚合物層PM2以形成暴露RDL的頂表面之開口。參考步驟322，可在第三聚合物層PM2之上及在蝕刻開口中形成第二UBM層124，以接觸RDL的頂表面。參考步驟324，可在第二UBM層124之上沉積焊料球130。
第4圖為根據多種實施例之繪示測試半導體晶粒102之方法的一般方法400之流程圖。如以上關於方法300所論述，參考步驟302，此方法包括在半導體晶粒102上形成接合襯墊104。參考步驟304，此方法包括將晶片探針109施加至接合襯墊104以在接合襯墊104中形成孔108a、孔108b。參考步驟305，此方法包括將晶片探針109定位在接合襯墊104中之孔108a、孔108b中，及確定半導體晶粒102是否符合產品規範。回應於確定半導體晶粒102符合產品規範（亦即，確定步驟305=是），可將半導體晶粒102表示為可接受之半導體晶粒102，且可執行以上關於第3圖中的方法300所描述之其餘處理步驟306至步驟324。回應於確定半導體晶粒102不符合產品規範（亦即，確定步驟305=否），可由於不可接受而丟棄半導體晶粒102。
大體而言，本揭示案之結構及方法可用以在半導體晶粒102上形成扇出型積體結構100並測試半導體晶粒102。如上所述，在習知積體電路製造技術中，測試通常為用於偵測可能已在積體電路製造製程期間產生之缺陷的最後步驟。在習知方法中，在形成導電（例如，銅）柱120之後且剛好在封裝之前，檢查半導體晶粒102。
然而，測試可確定此些缺陷之（若干）根本原因。由於將測試延遲至後期或在製造製程之末尾，因此即使可確定缺陷的原因，亦可能無法採取校正或緩解措施。在本文所揭示之多種實施例中，可在晶片之間執行電路探針測試，以在製造製程中之更早階段中驗證每一半導體晶粒(晶片)102是否符合產品規範。在多種實施例中，可在形成接合襯墊104之後但在封裝製程之前，檢查半導體晶粒102。因此，對半導體晶粒102的檢查可在製造製程中提前幾天進行。在測試製程期間確定了缺陷原因的情況下，在可起始封裝製程之前，可採取校正或緩解措施來修復隨後製造之半導體晶粒102的缺陷。
參考所有圖式且根據本揭示案之各種實施例，提供一種半導體晶粒102。半導體晶粒102可包括接合襯墊104及形成在此接合襯墊104中之孔108a、孔108b。實施例半導體晶粒102可進一步包括形成在接合襯墊104的一部分之上的鈍化層106。實施例半導體晶粒102可進一步包括形成在接合襯墊104中之孔108a、孔108b之上的保護層112。在實施例中，半導體晶粒102亦可包括形成在接合襯墊104中之孔108a、孔108b之上的第一種晶層110，其中第一種晶層110之頂表面在接合襯墊104中之孔108a、孔108b之上輪廓化。在實施例中，接合襯墊104中之孔108b可橫向地偏離接合襯墊104的中心。在實施例半導體晶粒102中，第一種晶層110可包括無電鎳電鍍且可形成在0.01 微米至5 微米之範圍中的厚度，且保護層112可包括金電鍍且可形成在0.01 微米至0.2 微米之範圍中的厚度。在實施例半導體晶粒102中，保護層112之頂表面在接合襯墊104中之孔108a、孔108b之上輪廓化。在另一實施例中，半導體晶粒102可包括覆蓋保護層112之第一凸塊下金屬化層114，且第一凸塊下金屬化層114之頂表面包括位於接合襯墊104中之孔108a、孔108b之上的凹入部分。在另一實施例中，半導體晶粒102可包括覆蓋保護層112之第一凸塊下金屬化層114及第二凸塊下金屬化層124，其中第一凸塊下金屬化層114及第二凸塊下金屬化層124位於距半導體晶粒102之頂表面的不同垂直距離處。在另一實施例中，半導體晶粒102進一步包括導電柱120，位於第一凸塊下金屬化層114之上；及焊料球130，位於第二凸塊下金屬化層124之上，其中焊料球130橫向地與導電柱120間隔。
提供另一實施例半導體晶粒102。實施例半導體晶粒102可包括接合襯墊104及形成在接合襯墊104中之孔108a、孔108b，其中此孔形成在0.01 微米至50 微米之範圍中的直徑及0.01 微米至5 微米之深度。實施例半導體晶粒102可進一步包括形成在接合襯墊104的一部分之上的鈍化層106。實施例半導體晶粒102可進一步包括形成在接合襯墊104中之孔108a、孔108b之上的保護層112。
一個實施例係針對一種在半導體晶粒102上形成扇出型積體結構100之方法300，其包括在半導體晶粒102上形成接合襯墊104，在接合襯墊104之上沉積鈍化層108，及藉由用晶片探針109施加壓力而在接合襯墊104中形成孔108a、孔108b。
在實施例方法中，孔108a、108b形成在0.01 微米至50 微米之範圍中的直徑及0.01 微米至5 微米之深度。此實施例方法進一步包括如下步驟：藉由晶片探針109在形成於接合襯墊104中之孔108a、孔108b中接觸接合襯墊104來測試半導體晶粒102，以確定半導體晶粒102是否符合產品規範。此實施例方法可進一步包括回應符合產品規範的半導體晶粒102產品規範而在孔108a、孔108b中形成第一種晶層(種晶層110)之步驟。此實施例方法進一步包括在第一種晶層(種晶層110)之上形成保護層112之步驟。此實施例方法，其中形成第一種晶層(種晶層110)包括在接合襯墊104之上無電電鍍鎳；以及形成保護層112包括在第一種晶層(種晶層110)之上浸沒電鍍金。此實施例方法進一步包括如下步驟：在保護層112之上形成第一凸塊下金屬化層114；在第一凸塊下金屬化層114之上形成導電柱120；在第一凸塊下金屬化層114之上形成重分配層；在此重分配層之上形成第二凸塊下金屬化層124；及在第二凸塊下金屬化層124上形成焊料球130。此實施例方法，其中焊料球130形成為橫向地與導電柱120間隔。此實施例方法，其中第二凸塊下金屬化層124形成在與第一凸塊下金屬化層114不同之距半導體晶粒102之頂表面的垂直距離處。此實施例方法，其中形成第一凸塊下金屬化層114包括形成第一擴散阻障層116及第二種晶層118；以及形成第二凸塊下金屬化層124包括形成第二擴散阻障層126及第三種晶層128。
前文概述了若干實施例之特徵，使得熟習此項技術者可較佳地理解本揭示案之態樣。熟習此項技術者應瞭解，他們可容易地使用本揭示案作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其他製程及結構的基礎。熟習此項技術者亦應認識到，此些等效構造不脫離本揭示案之精神及範疇，且他們可在不脫離本揭示案之精神及範疇的情況下在本文作出各種改變、代替及替換。
100:扇出型積體結構 102:半導體晶粒 104:接合襯墊 106:鈍化層 108a:孔 108b:孔 109:晶片探針 110:種晶層 112:保護層 114:第一凸塊下金屬化層 116:第一擴散阻障層 118:第二種晶層 120:導電柱 121:光阻層 124:第二凸塊下金屬化層 126:第二擴散阻障層 128:第三種晶層 130:焊料球 300:方法 302:步驟 304:步驟 305:步驟 306:步驟 307:步驟 308:步驟 310:步驟 312:步驟 314:步驟 316:步驟 318:步驟 320:步驟 322:步驟 324:步驟 400:方法 PM0:第一聚合物層 PM1:第二聚合物層 PM2:第三聚合物層 RDL:重分配層 x:直徑 y:深度
當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭示案之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或縮小各種特徵之尺寸。 第1A圖為根據一些實施例，繪示在用於製造半導體元件的方法中於半導體晶粒的接觸襯墊中形成孔之步驟的垂直橫截面圖。 第1B圖為根據一些實施例，繪示在用於製造半導體元件的方法中於孔中沉積種晶層及保護層之步驟的垂直橫截面圖。 第1C圖為根據一些實施例，繪示在用於製造半導體元件的方法中於第1B圖中所繪示的中間結構的表面之上沉積凸塊下金屬化(under bump metallization, UBM)層之步驟的垂直橫截面圖。 第1D圖為根據一些實施例，繪示在用於製造半導體元件的方法中沉積並圖案化光阻層及在凸塊下金屬化層之上的圖案化光阻層中沉積銅柱之步驟的垂直橫截面圖。 第1E圖為根據一些實施例，繪示在用於製造半導體元件的方法中圖案化凸塊下金屬化層並移除光阻層之步驟的垂直橫截面圖。 第1F圖為根據一些實施例，繪示在用於製造半導體元件的方法中於第1E圖中所繪示的中間結構之上安置一系列的聚合物層、重分配層及焊料球之步驟的垂直橫截面圖。 第2圖為根據另外實施例，繪示在用於製造半導體元件的方法中於偏離中心之孔中沉積種晶層及保護層之步驟的垂直橫截面圖。 第3圖為根據本揭示案之多種實施例之繪示形成半導體元件的方法之流程圖。 第4圖為根據本揭示案之多種實施例之繪示測試半導體元件的方法之流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:扇出型積體結構
102:半導體晶粒
106:鈍化層
114:第一凸塊下金屬化層
120:導電柱
124:第二凸塊下金屬化層
126:第二擴散阻障層
128:第三種晶層
130:焊料球
PM0:第一聚合物層
PM1:第二聚合物層
PM2:第三聚合物層
RDL:重分配層

Claims (20)

  1. 一種半導體晶粒，包括： 一接合襯墊，該接合襯墊包括形成在該接合襯墊中之一孔； 一鈍化層，形成在該接合襯墊的一部分之上；以及 一保護層，形成在該接合襯墊中的該孔之上。
  2. 如請求項1所述之半導體晶粒，進一步包括形成在該接合襯墊中之該孔之上的一第一種晶層，其中該第一種晶層之一頂表面在該接合襯墊中之該孔之上輪廓化。
  3. 如請求項1所述之半導體晶粒，其中該接合襯墊中之該孔橫向地偏離該接合襯墊之一中心。
  4. 如請求項1所述之半導體晶粒，其中： 該第一種晶層包括無電鎳電鍍且形成在0.01 微米至5 微米之一範圍中的一厚度；以及 該保護層包括金電鍍且形成在0.01 微米至0.2 微米之一範圍中的厚度。
  5. 如請求項1所述之半導體晶粒，其中該保護層之一頂表面在該接合襯墊中之該孔之上輪廓化。
  6. 如請求項5所述之半導體晶粒，進一步包括覆蓋該保護層之一第一凸塊下金屬化層，且該第一凸塊下金屬化層之一頂表面包括位於該接合襯墊中之該孔之上的一凹入部分。
  7. 如請求項1所述之半導體晶粒，進一步包括覆蓋該保護層之一第一凸塊下金屬化層及一第二凸塊下金屬化層，其中該第一凸塊下金屬化層及該第二凸塊下金屬化層位於距該半導體晶粒之一頂表面的不同垂直距離處。
  8. 如請求項7所述之半導體晶粒，進一步包括： 一導電柱，位於該第一凸塊下金屬化層之上；以及 一焊料球，位於一第二凸塊下金屬化層之上，其中該焊料球橫向地與該導電柱間隔。
  9. 一種半導體晶粒，包括： 一接合襯墊，該接合襯墊包括形成在該接合襯墊中之一孔，其中該孔形成在0.01 微米至50 微米之一範圍中的一直徑及0.01 微米至5 微米之一深度； 一鈍化層，形成在該接合襯墊的一部分之上； 一保護層，形成在該接合襯墊中之該孔之上；以及 一第一種晶層，形成在該接合襯墊中之該孔之上，其中該第一種晶層之一頂表面在該接合襯墊中之該孔之上輪廓化。
  10. 如請求項9所述之半導體晶粒，進一步包括覆蓋該保護層之一第一凸塊下金屬化層，其中該第一凸塊下金屬化層包括一第一擴散阻障層及一第二種晶層。
  11. 一種在半導體晶粒上形成扇出型積體結構之方法，包括： 在該半導體晶粒上形成一接合襯墊； 在該接合襯墊的複數部分之上沉積一鈍化層；以及 藉由用一晶片探針向該接合襯墊施加壓力而在該接合襯墊中形成一孔。
  12. 如請求項11所述之方法，其中該孔形成在0.01 微米至50 微米之一範圍中的一直徑及0.01 微米至5 微米之一深度。
  13. 如請求項12所述之方法，進一步包括藉由該晶片探針在形成於該接合襯墊中之該孔中接觸該接合襯墊來測試該半導體晶粒，以確定該半導體晶粒是否符合產品規範。
  14. 如請求項13所述之方法，進一步包括回應符合產品規範的該半導體晶粒產品規範而在該孔中形成一第一種晶層。
  15. 如請求項14所述之方法，進一步包括在該第一種晶層之上形成一保護層。
  16. 如請求項15所述之方法，其中： 形成該第一種晶層包括在該接合襯墊之上無電電鍍鎳；以及 形成該保護層包括在該第一種晶層之上浸沒電鍍金。
  17. 如請求項16所述之方法，進一步包括： 在該保護層之上形成一第一凸塊下金屬化層； 在該第一凸塊下金屬化層之上形成一導電柱； 在該第一凸塊下金屬化層之上形成一重分配層； 在該重分配層之上形成一第二凸塊下金屬化層；以及 在該第二凸塊下金屬化層上形成一焊料球。
  18. 如請求項17所述之方法，其中該焊料球形成為橫向地與該導電柱間隔。
  19. 如請求項17所述之方法，其中該第二凸塊下金屬化層形成在與該第一凸塊下金屬化層不同之距該半導體晶粒之一頂表面的一垂直距離處。
  20. 如請求項17所述之方法，其中： 形成該第一凸塊下金屬化層包括形成一第一擴散阻障層及一第二種晶層；以及 形成該第二凸塊下金屬化層包括形成一第二擴散阻障層及一第三種晶層。
TW110113293A 2020-04-29 2021-04-13 半導體晶粒及形成扇出型積體結構的方法 TWI791209B (zh)

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