TW202135350A - 包含金屬氧化物材料之電子裝置及其相關方法和系統 - Google Patents

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Abstract

本發明揭示一種電子裝置，該電子裝置包含包含一或多個材料堆疊的一堆疊結構及鄰近於該等材料堆疊的一金屬氧化物材料。該等堆疊之該等材料包含一或多種硫族化物材料。該金屬氧化物材料包含氧化鋁、矽酸鋁、氧化鉿、矽酸鉿、氧化鋯、矽酸鋯或其等之一組合且該金屬氧化物材料自該一或多個材料堆疊之一上部連續延伸至該一或多個材料堆疊之一下部。揭示額外電子裝置，以及形成一電子裝置之相關系統及方法。

Description

包含金屬氧化物材料之電子裝置及其相關方法和系統
本文中揭示之實施例係關於電子裝置及電子裝置製造。更特定言之，本發明之實施例係關於包含具有經改良障壁性質之密封材料之電子裝置且係關於相關方法及系統。
電子裝置(例如，半導體裝置、記憶體裝置)設計者通常期望藉由減小個別特徵之尺寸且藉由減小相鄰特徵之間之分開距離而增大一電子裝置內之特徵(例如，組件)之整合位準或密度。電子裝置設計者亦期望設計不僅緊湊而且提供效能優勢以及簡化設計的架構。減小特徵之尺寸及間隔對用於形成電子裝置之方法提出愈來愈高的要求。一個解決方案係形成三維(3D)電子裝置，諸如3D交叉點記憶體裝置，其中垂直而非水平配置特徵。為形成特徵，多個材料經定位於彼此上方且經蝕刻以形成材料堆疊。材料包括硫族化物材料及電極材料。堆疊之一些材料對隨後進行之程序動作敏感，諸如對後續程序動作之程序溫度或蝕刻條件敏感。堆疊之材料可舉例而言為熱敏性或對蝕刻化學及程序條件敏感。堆疊之材料所曝露於之程序溫度的範圍在275℃與375℃之間且此範圍內之溫度氧化或以其他方式損壞敏感材料。
為保護堆疊之材料，一密封材料已形成於堆疊上方。密封材料包含與氧化矽(SiOx )組合之氮化矽(SiN)。當用作一密封材料時，SiN習知地藉由一電漿增強化學氣相沈積(PECVD)程序形成且SiOx 習知地藉由一電漿增強原子層沈積(PEALD)程序形成於SiN上方。然而，當以一足夠厚度形成PECVD SiN/PEALD SiOx 密封材料以提供所要保護性質時，PECVD及PEALD程序之程序條件損壞堆疊之敏感材料。SiN亦未均勻覆蓋堆疊之側壁以充分保護堆疊之材料。此外，當習知PECVD SiN/PEALD SiOx 密封材料形成於堆疊上方時，鄰近堆疊之間之間隔減小且形成一瓶頸或夾止，從而導致在鄰近堆疊之上部之間發生一所謂的「麵包狀囤積」效應。PECVD SiN/PEALD SiOx 密封材料之形成亦歸因於形成習知PECVD SiN/PEALD SiOx 密封材料以提供足夠障壁性質的厚度而增大堆疊之深寬比。然而，若以一較低厚度形成PECVD SiN/PEALD SiOx 密封材料，則PECVD SiN/PEALD SiOx 密封材料未提供足夠障壁效能及側壁覆蓋率。當一介電材料隨後形成於鄰近堆疊之間時，PECVD SiN/PEALD SiOx 密封材料之瓶頸部分防止介電材料完全填充堆疊之間之開口且在介電材料中形成空隙。由於特徵之深寬比持續增大且鄰近特徵之間之間隔隨著記憶體密度增大而持續減小，故習知PECVD SiN/PEALD SiOx 密封材料未提供足夠障壁性質且歸因於鄰近堆疊之間之減小距離而導致麵包狀囤積。
揭示一種電子裝置，該電子裝置包含包含一或多個材料堆疊的一堆疊結構及鄰近於該一或多個材料堆疊的一金屬氧化物材料。該一或多個堆疊之材料包含一或多種硫族化物材料。該金屬氧化物材料包含氧化鋁、矽酸鋁、氧化鉿、矽酸鉿、氧化鋯、矽酸鋯或其等之一組合且該金屬氧化物材料自該一或多個材料堆疊之一上部連續延伸至該一或多個材料堆疊之一下部。
亦揭示一種電子裝置，該電子裝置包含包含一或多個材料堆疊的一堆疊結構及鄰近於該一或多個堆疊的一金屬氧化物材料。該一或多個堆疊之材料包含一或多種硫族化物材料。該金屬氧化物材料包含矽酸鋁、一過渡金屬矽酸鹽或其等之一組合。
亦揭示一種電子裝置，該電子裝置包含一記憶體胞元陣列及電耦合至該等記憶體胞元的存取線及位元線。該等記憶體胞元包含包含一或多種硫族化物材料的材料堆疊。一密封結構直接鄰近於該等材料堆疊且包含鄰近於該等堆疊的氮化矽材料及鄰近於該氮化矽材料的一金屬氧化物材料。
揭示一種形成一電子裝置之方法。該方法包含形成包含一或多種硫族化物材料之材料堆疊。一金屬氧化物材料藉由原子層沈積形成為鄰近於該等材料堆疊。一填充材料形成為鄰近於該金屬氧化物材料且介於鄰近材料堆疊之間，該填充材料實質上無空隙。
亦揭示一種系統，該系統包含一輸入裝置、一輸出裝置、可操作地耦合至該輸入裝置及該輸出裝置的一處理器及可操作地耦合至該處理器的一電子裝置。該電子裝置包含記憶體胞元，該等記憶體胞元包含包含一或多種硫族化物材料的材料堆疊及鄰近於該等材料堆疊的一金屬氧化物材料。該金屬氧化物材料包含金屬氧化物或金屬矽酸鹽且金屬包含鋁或一過渡金屬。該金屬氧化物材料經配製以氣密地密封該等材料堆疊。
優先權主張
本申請案主張2019年10月28日申請之「ELECTRONIC DEVICES COMPRISING METAL OXIDE MATERIALS AND RELATED METHODS AND SYSTEMS」之美國專利申請案第16/665,679號之申請日期之權利。
揭示一種電子裝置(例如，一設備、一半導體裝置、一記憶體裝置)，該電子裝置包括一密封材料或鄰近於材料堆疊(例如，在堆疊材料上方)的一密封結構。堆疊包括一或多個熱敏材料或一或多個氧化敏感材料。密封材料或密封結構形成於堆疊之材料上方以在後續程序動作期間保護敏感材料。密封材料可為一金屬氧化物材料，且密封結構可包括多個材料，諸如密封材料(例如，金屬氧化物材料)及氮化矽材料。因此，密封材料可包括一個(例如，一單一)材料而密封結構包括兩個或兩個以上材料。藉由產生鄰近於堆疊之材料(例如，在堆疊之材料上)之一高度保形金屬氧化物材料的一程序形成密封材料。與形成習知PECVD SiN/PEALD SiOx 密封材料之氮化矽及氧化矽之習知技術相比，藉由一較少侵蝕性ALD程序形成密封材料。密封材料舉例而言以一亞均勻厚度且以一足夠階梯覆蓋率形成於堆疊之側壁上以防止由後續程序動作導致之對堆疊之材料之損壞。當一填充材料形成於由密封材料之側壁界定之開口內時，該填充材料實質上無空隙。密封材料以足以提供障壁性質之一厚度形成於堆疊上而不會在鄰近堆疊之間形成所謂的「瓶頸」、「夾止」或「麵包狀囤積」。與藉由一習知PECVD SiN/PEALD SiOx 密封材料之相同厚度達成之障壁性質相比，密封材料以一減小厚度提供相當或增加之障壁性質。因此，根據本發明之實施例之密封材料提供每單位厚度之密封材料之相當或增加之障壁性質。
以下描述提供具體細節(諸如材料類型、材料厚度、及程序條件)以便提供本文中描述之實施例之一詳盡描述。然而，一般技術者將瞭解，可在未採用此等具體細節之情況下實踐本文中揭示之實施例。實際上，可結合半導體產業中採用之習知製造技術來實踐實施例。另外，本文中提供之描述未形成一電子裝置之一完整描述或用於製造電子裝置之一完整程序流程且下文描述之結構未形成一完整電子裝置。下文僅詳細描述理解本文中描述之實施例所必需之該等程序動作及結構。可由習知技術執行形成一完整電子裝置之額外動作。
除非另外指示，否則可藉由包括(但不限於)旋塗、毯覆式塗佈、化學氣相沈積(「CVD」)、原子層沈積(「ALD」)、電漿增強ALD、物理氣相沈積(「PVD」) (包括濺鍍、蒸鍍、離子化PVD及/或電漿增強CVD)或磊晶生長之習知技術形成本文中描述之材料。替代地，可原位生長材料。取決於待形成之特定材料，可由一般技術者選擇用於沈積或生長該材料之技術。除非上下文另外指示，否則可藉由包括(但不限於)蝕刻(例如，乾式蝕刻、濕式蝕刻、蒸氣蝕刻)、離子銑削、研磨平坦化(例如，化學-機械平坦化)、或其他已知方法的任何適合技術完成材料之移除。
本文中呈現之圖式僅用於闡釋性目的，且不旨在為任何特定材料、組件、結構、裝置或電子系統之實際視圖。預期由於舉例而言製造技術及/或容限所致之圖式中描繪之形狀的變動。因此，本文中描述之實施例不應解釋為限於如繪示之特定形狀或區，但包括舉例而言源自製造之形狀之偏差。舉例而言，繪示或描述為盒形之一區可具有粗糙及/或非線性特徵，且繪示或描述為圓形之一區可包括一些粗糙及/或線性特徵。此外，繪示之銳角可經修圓，且反之亦然。因此，圖中繪示之區本質上係示意性的，且其等形狀不意欲繪示一區之精確形狀且不限制本發明申請專利範圍之範疇。圖式不一定按比例繪製。此外，圖之間共同之元件可保留相同元件符號。
如本文中使用，單數形式「一」、「一個」及「該」意欲亦包括複數形式，除非上下文另外明確指示。
如本文中使用，「及/或」包括相關聯列出品項之一或多者之任何及全部組合。
如本文中使用，關於一特定參數之一數值之「約」或「近似」包括數值及一般技術者將瞭解在特定參數之可接受容限內之數值之變動程度。舉例而言，關於一數值之「約」或「近似」可包括從數值之90.0%至110.0%之一範圍內、諸如從數值之95.0%至105.0%之一範圍內、從數值之97.5%至102.5%之一範圍內、從數值之99.0%至101.0%之一範圍內、從數值之99.5%至100.5%之一範圍內、或從數值之99.9%至100.1%之一範圍內的額外數值。
如本文中使用，為便於描述，諸如「在…下面」、「在…下方」、「下」、「底部」、「在…上方」、「上」、「頂部」、「前」、「後」、「左」、「右」及類似者之空間相對術語可用於描述一個元件或特徵與另一(些)元件或特徵之關係，如圖中繪示。除非另外指定，除圖中描繪之定向以外，空間相對術語亦意欲涵蓋材料之不同定向。舉例而言，若圖中之材料反轉，則被描述為「在」其他元件或特徵「下方」或「下面」或「之下」或「底部上」之元件將接著定向成「在」其他元件或特徵「上方」或「頂部上」。因此，取決於使用術語之背景內容，術語「在…下方」可涵蓋上方及下方之一定向，此對於一般技術者而言將係顯而易見的。材料可以其他方式定向(例如，旋轉90度、反轉、翻轉等)且本文中使用之空間相對描述符相應地解釋。
如本文中使用，術語「經組態」係指至少一個結構及至少一個設備之一或多者以一預定方式促進該結構及該設備之一或多者之操作的一大小、形狀、材料組合物及配置。
如本文中使用，術語「電子裝置」包括(且不限於)一記憶體裝置，以及可或可不併入記憶體之半導體裝置，諸如一邏輯裝置、一處理器裝置、或一射頻(RF)裝置。此外，除其他功能以外，一電子裝置亦可併入記憶體，諸如(舉例而言)包括一處理器及記憶體之一所謂的「系統單晶片」(SoC)，或包括邏輯及記憶體之一電子裝置。電子裝置可為包括敏感材料之一3D電子裝置，諸如一3D交叉點記憶體裝置。
如本文中使用，一元件被引用為「在」另一元件「上」或「上方」意謂且包括元件直接在另一元件之頂部上、鄰近於(例如，橫向鄰近於、垂直鄰近於)另一元件、在另一元件下方、或與另一元件直接接觸。其亦包括元件間接在另一元件之頂部上、鄰近於(例如，橫向鄰近於、垂直鄰近於)另一元件、在另一元件下方、或在另一元件附近，在其間存在其他元件。相比之下，當一元件被稱為「直接在」另一元件「上」或「直接鄰近於」另一元件時，不存在中介元件。
如本文中使用，術語「金屬氧化物材料」意謂且包括包括金屬原子及氧原子之一材料，且視需要包括矽原子。金屬氧化物材料具有化學通式MOx (金屬氧化物)或MSiOx (一金屬矽酸鹽)，其中M係鋁或過渡金屬。術語「金屬氧化物」用於指代具有化學通式MOx 之材料且術語「金屬矽酸鹽」用於指代具有化學通式MSiOx 之材料。術語「金屬氧化物材料」用於共同指代金屬氧化物及金屬矽酸鹽。由於矽並非一金屬，故不包括(例如，排除)氧化矽作為密封材料或密封結構之金屬氧化物材料。
如本文中使用，術語「密封材料」意謂且包括經配製以展現障壁性質的一材料，諸如減少或實質上防止水通過該材料。
如本文中使用，術語「密封結構」意謂且包括定位成彼此鄰近且經配製以展現障壁性質的多個材料，諸如包括密封材料及一或多個額外材料。
術語「密封」用於共同指代密封材料及密封結構。
如本文中使用，術語「可選擇性地蝕刻」意謂且包括相對於曝露於一給定蝕刻化學及/或程序條件之另一材料回應於曝露於相同蝕刻化學及/或程序條件而展現一較大蝕刻速率的一材料。舉例而言，材料可展現比另一材料之蝕刻速率大至少約四倍的一蝕刻速率，諸如比另一材料之蝕刻速率大約九倍、大約十九倍、或大約三十九倍的一蝕刻速率。可由一般技術者選擇用於選擇性地蝕刻一所要材料之蝕刻化學及蝕刻條件。
如本文中使用，術語「堆疊」意謂且包括具有定位成彼此垂直鄰近之多個材料的一特徵。堆疊之材料之至少一者可對熱或水敏感。堆疊之材料可包括一或多個導電(例如，導電)材料、一或多種硫族化物材料及一硬遮罩材料、或其等之一組合。
如本文中使用，關於一給定參數、性質或條件之術語「實質上」意謂且包括一般技術者將理解給定參數、性質或條件在一變化程度(諸如在可接受製造容限內)下滿足之一程度。藉由實例，取決於實質上滿足之特定參數、性質或條件，該參數、性質或條件可為至少90.0%滿足、至少95.0%滿足、至少99.0%滿足、或甚至至少99.9%滿足。
如本文中使用，術語「基板」意謂且包括在其上形成額外材料之一材料(例如，一基材)或構造。基板可為一電子基板、一半導體基板、一支撐結構上之一基底半導體層、一電極、其上形成有一或多個材料、層、結構、或區之一電子基板、或其上形成有一或多個材料、層、結構、或區之一半導體基板。電子基板或半導體基板上之材料可包括(但不限於)半導體材料、絕緣材料、導電材料等。基板可為一習知矽基板或包含一半導體材料層之其他塊狀基板。如本文中使用，術語「塊狀基板」不僅意謂且包括矽晶圓，而且意謂且包括絕緣體上矽(「SOI」)基板，諸如藍寶石上矽(「SOS」)基板及玻璃上矽(「SOG」)基板、一基底半導體基礎上之矽之磊晶層、及其他半導體或光電材料，諸如矽鍺、鍺、砷化鎵、氮化鎵、及磷化銦。基板可為摻雜或未摻雜的。
如本文中使用，術語「垂直」、「縱向」、「水平」及「橫向」係關於一結構之一主平面且不一定由地球之重力場界定。一「水平」或「橫向」方向係實質上平行於結構之主平面的一方向，而一「垂直」或「縱向」方向係實質上垂直於結構之主平面的一方向。由與結構之其他表面相比具有一相對較大面積之結構之一表面界定結構之主平面。
圖1A及圖1B中展示包括堆疊105、鄰近於堆疊105 (例如，在堆疊105上方)之選用襯裡110A、110B及開口115的堆疊結構100。堆疊結構100形成為鄰近於一基板120 (例如，在一基板120上)。堆疊105藉由開口115彼此分離。各堆疊105包括多個材料，諸如一或多個導電材料、一或多種硫族化物材料及一硬遮罩材料。堆疊105之材料之一或多者可為熱敏的或對氧化敏感。堆疊105可例如包括一或多個導電材料、一或多種硫族化物材料、一或多個導電碳材料及硬遮罩材料。僅藉由實例，堆疊105可包括基板上方之導電材料、該導電材料上方之一第一導電碳材料、該第一導電碳材料上方之一或多種硫族化物材料、該一或多種硫族化物材料上方之一第二導電碳材料、及該第二導電碳材料上方之硬遮罩材料。堆疊105可舉例而言包括一或多種硫族化物材料及一或多個導電碳材料，其等對熱敏感或對氧化(例如，氧化條件)敏感，材料可在形成堆疊105期間及之後或在形成一密封材料125期間曝露於該等條件(參見圖2A及圖2B)。例如，堆疊105之碳及硫族化物材料可在曝露於水或用於形成堆疊105、襯裡110A、110B (若存在)或密封材料125之程序條件時氧化或以其他方式損壞。
堆疊105之導電材料可包括一導電材料，包括(但不限於)鎢、鋁、銅、鈦、钽、鉑、其等之合金、重摻雜半導體材料、多晶矽、導電矽化物、導電氮化物、導電碳、導電碳化物、或其等之組合。導電材料可舉例而言經組態為存取線、字線、接觸件、數位線、位元線等。在一些此等實施例中，導電材料係鎢。導電材料可替代地經組態為一電極。在一些此等實施例中，導電材料係導電碳。
堆疊105之硫族化物材料可為硫族化物玻璃、硫族化物金屬離子玻璃、或其他含硫族化物之材料。硫族化物材料可為包括至少一個硫族化物原子及至少一或多個正電性元素的二元或多元(三元、四元等)化合物。如本文中使用，術語「硫族化物」意謂且包括週期表之VI族之一元素，諸如氧(O)、硫(S)、硒(Se)或碲(Te)。正電性元素可包括(但不一定限於)氮(N)、矽(Si)、鎳(Ni)、鎵(Ga)、鍺(Ge)、砷(As)、銀(Ag)、銦(In)、錫(Sn)、銻(Sb)、金(Au)、鉛(Pb)、铋(Bi)或其等之組合。僅藉由實例，硫族化物材料可包括包括Ge、Sb及Te的一化合物(即，GST化合物)，諸如Ge2 Sb2 Te5 ，然而，本發明不限於此且硫族化物材料可包括包括至少一個硫族化物元素的其他化合物。硫族化物材料可為摻雜或未摻雜的且可在其中混合有金屬離子。僅藉由實例，硫族化物材料可為包括銦、硒、碲、銻、砷、铋、鍺、氧、錫或其等之組合的一合金。在一些實施例中，堆疊105包括一個(例如，一單一)硫族化物材料。在其他實施例中，堆疊105包括兩種硫族化物材料。
堆疊105之硬遮罩材料可相對於堆疊105中之其他材料且相對於在後續程序動作期間形成於堆疊105上之另一導電材料展現一不同蝕刻選擇性。硬遮罩材料可包括(但不限於)氮化矽或非晶碳。可在進行後續程序動作之前移除硬遮罩材料。在一些實施例中，硬遮罩材料係氮化矽。
堆疊105之材料可經定位成彼此鄰近(例如，垂直鄰近)。然而，為簡單起見，堆疊105之材料被展示為圖1A至圖4中之一單一材料。堆疊105之材料可藉由習知技術形成為彼此垂直鄰近且材料經圖案化以形成藉由開口115彼此分離之堆疊105。可藉由習知技術(諸如藉由使用習知光微影技術來蝕刻材料)圖案化材料(例如，移除材料之一部分)。材料可舉例而言曝露於一非等向性蝕刻程序(諸如一乾式電漿蝕刻程序或一反應性離子蝕刻程序)以形成堆疊105。可使用習知蝕刻化學及蝕刻條件來形成堆疊105及開口115。堆疊105可為具有大於或等於約5:1(諸如從約5:1至約100:1、從約5:1至約50:1、從約10:1至約40:1、從約10:1至約30:1、從約10:1至約20:1、從約20:1至約50:1、從約20:1至約40:1、或從約20:1至約30:1)之一深寬比(即，寬度與深度之一比率)的高深寬比(HAR)特徵。開口115亦可展現一高深寬比。可以從約3 nm至約100 nm(諸如從約10 nm至約30 nm、從約15 nm至約25 nm或從約15 nm至約20 nm)之一半節距形成堆疊105。在一些實施例中，以20 nm之一半節距形成堆疊105。在其他實施例中，以14 nm之一半節距形成堆疊105。除堆疊105經組態為線以外，亦可使用諸如柱之其他幾何形狀。
襯裡110A、110B (若存在)可形成為鄰近於堆疊105 (例如，在堆疊105上方)，如圖1B中展示。襯裡110A、110B可藉由習知技術由介電材料保形地形成。襯裡110A、110B依足以在形成密封材料125 (參見圖2A及圖2B)之前或之後進行之程序動作(諸如一蝕刻程序(例如，一乾式蝕刻程序、一濕式蝕刻程序)或一基於電漿之程序(諸如一緻密化程序))期間保護堆疊105之材料的一厚度形成於堆疊105之側壁上。襯裡110A、110B亦可在清潔堆疊105所進行之程序動作期間保護堆疊105之材料。僅藉由實例，可在堆疊105之上覆材料之初始圖案化之後移除堆疊105之一第一導電材料(諸如鎢)之一部分。可在第一導電材料之圖案化期間移除襯裡110A、110B之至少一部分。例如，在第一導電材料之圖案化期間，可移除堆疊105之側壁上之襯裡110A、110B之一部分，而襯裡110A、110B之另一部分可保留在堆疊105之側壁上。蝕刻化學及蝕刻條件可舉例而言自導電材料之側壁移除襯裡110A、110B之部分，而襯裡110A、110B保留在硫族化物材料或硬遮罩材料之側壁上。雖然圖1B將襯裡110A、110B展示為實質上連續材料，但歸因於所使用之蝕刻化學及蝕刻條件，襯裡110A、110B事實上可在第一導電材料之圖案化期間變得不連續。
如圖1A及圖1B中展示，堆疊結構100之鄰近堆疊105依一距離D1彼此分離。取決於形成堆疊結構100之堆疊105之一節距、選用襯裡110A、110B之一厚度、及是否移除選用襯裡110A、110B之全部或一部分，距離D1可在從約3 nm至約300 nm(諸如從約20 nm至約60 nm、從約20 nm至約40 nm、或從約40 nm至約60 nm)之範圍內。可取決於含有堆疊結構100之電子裝置中之堆疊結構100之預期使用而選擇堆疊105之節距。如下文更詳細地描述，堆疊結構100可存在於電子裝置之記憶體胞元中。
一密封材料125形成為鄰近堆疊結構100之堆疊105之材料(例如，在該等材料上方)，如圖2A中展示。替代地，若存在襯裡110A、110B之全部或一部分，則密封材料125可形成於襯裡110A、110B上方，如圖2B中展示。密封材料125可實質上囊封堆疊105之材料。密封材料125之金屬氧化物材料(例如，金屬氧化物、金屬矽酸鹽)可選定為可相對於隨後形成於堆疊105上方之一導電材料選擇性地蝕刻，藉由一稍後程序動作移除該金屬氧化物材料之一部分以形成舉例而言一位元線。密封材料125可實質上圍繞(例如，囊封)堆疊105及襯裡110A、110B (若存在)，諸如在其頂部表面及側壁上方。密封材料125可存在於堆疊105之三個表面上，從而提供防止水通過密封材料125並進入堆疊105中的一氣密障壁。密封材料125可直接接觸襯裡110A、110B (若存在)或可直接接觸堆疊105。後續圖式繪示與堆疊105直接接觸之密封材料125。然而，襯裡110A、110B (若存在)可介入密封材料125與堆疊105之間。
可以一足夠厚度形成密封材料125以保護堆疊105之材料及襯裡110A、110B (若存在)使之免受後續程序動作之影響，若材料在後續程序動作期間保持曝露，則此可氧化或以其他方式損壞堆疊105之材料。密封材料125亦可在含有密封材料125之一電子裝置之使用及操作期間(諸如在可能存在高溫及電場時)提供保護。當在堆疊105之間形成一填充材料140 (參見圖3)時，可依足以提供所要障壁性質而不會在堆疊105之上部周圍形成瓶頸或麵包狀囤積的一最小厚度形成密封材料125。密封材料125之厚度可在從約1.0 nm至約5.0 nm (諸如從約1.0 nm至約2.0 nm、從約1.0 nm至約2.5 nm、從約1.0 nm至約3.0 nm、或從約1.0 nm至約4.0 nm)之範圍內。在一些實施例中，密封材料125之厚度從約1.0 nm至約2.5 nm。相對於用作習知密封材料之PECVD SiN/PEALD SiOx 之障壁性質及厚度，密封材料125在一較低厚度下可展現相當或增加之障壁性質。因此，相對於習知PECVD SiN/PEALD SiOx 密封材料，密封材料125提供每單位密封厚度之相當或增加之障壁性質。
密封材料125可保形地形成於堆疊105上方且可在堆疊105之側壁及上部上方形成一實質上連續材料。密封材料125可實質上無針孔或其他間斷點。密封材料125可形成於開口115中，開口115由堆疊105之側壁或襯裡110B之側壁(若存在)界定。密封材料125可形成於堆疊105或襯裡110B上(例如，鄰近堆疊105或襯裡110B)，從而減小開口115至開口115'之大小。在形成密封材料125之後，堆疊105依小於距離D1之一距離D2彼此分離。距離D2可使一填充材料140 (參見圖4)足以形成於開口115'中而無空隙形成於填充材料140中。密封材料125可展現一高度保形性及一高度厚度均勻性(例如，一高階梯覆蓋率)，從而減少或消除堆疊105之間之瓶頸及所謂的「麵包狀囤積」。由於在形成密封材料125之後在堆疊105之間留有足夠空間，故堆疊105之上部處或之間實質上未出現瓶頸或麵包狀囤積。密封材料125可展現至少約95% (諸如大於約98%或大於約99%)之一保形性。密封材料125之厚度覆蓋率(例如，側壁上之密封材料125之厚度與上部上之密封材料125之厚度之一比率)可為約1:1。因此，根據本發明之實施例之密封材料125使堆疊105能夠較緊密地形成在一起而不會在鄰近堆疊105之間出現瓶頸或「麵包狀囤積」。
密封材料125可舉例而言為金屬氧化物或金屬矽酸鹽。金屬氧化物可為氧化鋁或過渡金屬氧化物，包括(但不限於)氧化鉿或氧化鋯。然而，過渡金屬可排除鈦。金屬氧化物亦可包括鋁及過渡金屬之一或多者，即，一混合金屬氧化物，諸如氧化鋁鉿、氧化鋁鋯或氧化鉿鋯。混合金屬氧化物可包括從約5原子百分比至約50原子百分比之一量的氧。金屬矽酸鹽可為矽酸鋁或過渡金屬矽酸鹽，包括(但不限於)矽酸鉿或矽酸鋯。金屬矽酸鹽亦可包括鋁及過渡金屬之一或多者，即，混合金屬矽酸鹽，諸如矽酸鋁鉿、矽酸鋁鋯或矽酸鉿鋯。金屬矽酸鹽可為一化學計量化合物或一非化學計量化合物，諸如一摻雜矽之金屬氧化物或金屬氧化物及氧化矽之一合金。相對於金屬矽酸鹽之金屬，金屬矽酸鹽中之矽之量可在從約5原子百分比至約80原子百分比(諸如從約10原子百分比至約80原子百分比、從約20原子百分比至約50原子百分比、從約20原子百分比至約40原子百分比、從約20原子百分比至約30原子百分比、從約50原子百分比至約80原子百分比、從約60原子百分比至約80原子百分比、或從約70原子百分比至約80原子百分比)之範圍內。密封材料125之金屬氧化物材料之組合物跨其之一厚度可為實質上均勻的。藉由適當地選擇密封材料125之金屬，可最小化堆疊105中之硫族化物材料之損失。僅藉由實例，若密封材料125之金屬係鉿，則與密封材料125之金屬係鋁之情況相比，可觀察到來自堆疊105之硫族化物材料之一較低損耗。在不受任何理論束縛之情況下，硫族化物材料之較低損耗可歸因於一金屬前驅體與其他材料之熱化學相互作用。密封材料125可替代地為金屬氮化物或混合金屬氮化物，諸如氮化鋁或過渡金屬氮化物。僅藉由實例，金屬氮化物可為氮化鋁、氮化鉿、氮化鋯、氮化鋁鉿、氮化鋁鋯、或氮化鉿鋯。
可在稍後程序動作期間取決於密封材料125相較於其他曝露材料(諸如硬遮罩材料或另一導電材料)之一蝕刻速率選擇性而選擇密封材料125之金屬氧化物材料(例如，金屬氧化物或金屬矽酸鹽)。密封材料125之金屬氧化物材料可經選擇以展現實質上類似於待在稍後程序動作期間移除之其他曝露材料的一蝕刻速率。密封材料125經選擇使得與其他曝露材料相比可以一高蝕刻選擇性按一相對快速蝕刻速率移除密封材料125之一部分。藉由增大或減小密封材料125之矽含量，可定製密封材料125之蝕刻速率及蝕刻速率選擇性。僅藉由實例，當曝露於相同乾式蝕刻條件時，與對應金屬氧化物相比，金屬矽酸鹽展現一更快蝕刻速率及與其他曝露材料之一更緊密匹配(例如，類似)蝕刻速率。因此，當期望更快蝕刻時，可選擇金屬矽酸鹽而非對應金屬氧化物作為密封材料125。替代地，可增加或減少密封材料125中之矽量以定製蝕刻選擇性。密封材料125及硬遮罩材料可展現類似蝕刻速率及蝕刻速率選擇性使得可在後續程序動作期間實質上同時移除密封材料125及硬遮罩材料。
可藉由一保形程序(諸如藉由一原子層沈積(ALD)程序，其與形成習知PECVD SiN/PEALD SiOx 密封材料之氮化矽及氧化矽之習知技術相比具較小侵蝕性)形成根據本發明之實施例之密封材料125。與形成用於其他應用中之金屬氧化物或金屬矽酸鹽之習知ALD程序相比，可在一較低溫度下進行根據本發明之實施例之ALD程序。僅藉由實例，可在小於或等於約225℃之一溫度下進行ALD程序，該溫度明顯低於形成金屬氧化物或金屬矽酸鹽之一習知ALD程序之275℃或更高之一溫度。溫度可足以使一金屬前驅體與一氧化劑反應以形成金屬氧化物材料。僅藉由實例，可在介於約100℃與225℃之間、介於約120℃與225℃之間、介於約140℃與200℃之間、介於約140℃與190℃之間、介於約140℃與180℃之間、介於約140℃與170℃之間、介於約140℃與160℃之間、介於約140℃與155℃之間、介於約145℃與170℃之間、介於約145℃與160℃之間、介於約145℃與155℃之間、介於約140℃與170℃之間、介於約140℃與160℃之間、介於約145℃與165℃之間、或介於約145℃與155℃之間之一溫度下進行ALD程序。在一些實施例中，在約150℃下進行ALD程序。因此，藉由一熱ALD程序而非藉由一電漿增強(PE) ALD程序形成密封材料125。減少或實質上消除堆疊105之材料曝露於電漿條件可減少或實質上消除堆疊105之敏感材料之氧化。與形成PECVD SiN/PEALD SiOx 密封材料之習知程序中之溫度相比，藉由低溫ALD程序形成密封材料125可實質上減少或消除對堆疊105之敏感材料之損壞。
形成密封材料125之ALD程序亦可利用與習知ALD程序相比之一較小反應性化學，諸如藉由使用一較小反應性氧化劑。氧化劑可舉例而言為水、過氧化氫、氧氣(O2 )、或其等之一組合。在一些實施例中，氧化劑係水。與使用較強氧化劑形成PECVD SiN/PEALD SiOx 密封材料之習知程序相比，藉由利用水作為氧化劑，可實質上減少或消除對堆疊105之敏感材料之損壞。與利用臭氧或含氧電漿相比，利用水作為氧化劑亦可導致對其他曝露材料之較少損壞。
若密封材料125係金屬氧化物，則ALD程序可利用所要金屬之一習知金屬ALD前驅體，包括(但不限於)鋁ALD前驅體、鉿ALD前驅體、鋯ALD前驅體、或其等之一組合。如此項技術中已知，金屬ALD前驅體與氧化劑反應以在堆疊結構100上形成金屬氧化物。金屬ALD前驅體及氧化劑(例如，水)可經選擇以彼此充分反應以在低溫程序條件下反應以形成密封材料125。金屬ALD前驅體及氧化劑(例如，水)可彼此充分反應，而不使用電漿條件。
若密封材料125係金屬矽酸鹽，則ALD程序可利用先前提及之習知金屬ALD前驅體及一習知矽ALD前驅體之一者。如此項技術中已知，金屬ALD前驅體、矽ALD前驅體及氧化劑(例如，水)經反應以形成金屬矽酸鹽作為密封材料125。金屬ALD前驅體、矽ALD前驅體及氧化劑(例如，水)可經選擇以彼此充分反應以在低溫程序條件下反應以形成密封材料125。金屬ALD前驅體、矽ALD前驅體及氧化劑(例如，水)可彼此充分反應，而不使用電漿條件。
為形成金屬氧化物作為密封材料125，可將包括堆疊105及襯裡110A、110B (若存在)之堆疊結構100放置至一習知ALD腔室中且將金屬前驅體及氧化劑循序地引入至ALD腔室中，如此項技術中已知。可重複金屬前驅體及氧化劑之循環直至達成金屬氧化物之所要厚度。為形成金屬矽酸鹽作為密封材料125，可將包括堆疊105及襯裡110A、110B (若存在)之堆疊結構100放置至ALD腔室中且將金屬前驅體、矽ALD前驅體及氧化劑循序地引入至ALD腔室中，如此項技術中已知。可重複金屬前驅體、矽ALD前驅體及氧化劑之循環直至達成金屬矽酸鹽之所要厚度。此項技術中已知ALD前驅體、ALD程序及ALD腔室且因此在本文中未對其等詳細論述。
堆疊結構100亦可包括在密封材料125之一上表面上的一罩蓋135，如圖2A及圖2B中展示。罩蓋135可原位或非原位形成於密封材料125上。出於圖解目的在圖2A及圖2B中放大罩蓋135相對於密封材料125之厚度的一厚度。罩蓋135可在密封材料125與隨後形成之填充材料140 (參見圖3)之間提供改良介面性質，從而使填充材料140能夠形成於開口115'中而不會形成空隙。罩蓋135可舉例而言為一高品質氧化矽材料。罩蓋135可藉由一ALD程序(諸如藉由一低溫ALD程序或藉由一PEALD程序)形成於密封材料125上方。罩蓋135可為高度保形且展現一高度厚度均勻性。在一些實施例中，罩蓋135係氧化矽材料且藉由一熱ALD程序原位形成。若使用金屬氧化物作為密封材料125，則罩蓋135之氧化矽材料可原位形成於金屬氧化物上方。可藉由在形成密封材料125之熱ALD程序結束時將矽ALD前驅體及氧化劑(例如，水)循序地引入至ALD腔室而形成罩蓋135。亦可使用臭氧作為氧化劑以形成罩蓋135，此係因為密封材料125已保護底層材料使之免受損壞。可進行矽ALD前驅體及水之循序引入直至達成罩蓋135之一所要厚度。若使用金屬矽酸鹽作為密封材料125，則可藉由在形成密封材料125之熱ALD程序結束時僅循序地引入矽ALD前驅體及水而將罩蓋135之氧化矽材料原位形成於金屬矽酸鹽上方。ALD程序可以用於形成金屬矽酸鹽之矽ALD前驅體及水之一循環終止。可進行矽ALD前驅體及水之循序引入直至達成罩蓋135之一所要厚度。
在其他實施例中，罩蓋135係藉由一PEALD程序非原位形成之氧化矽材料。可藉由在形成密封材料125之後在電漿條件下將矽ALD前驅體及氧化劑循序地引入至ALD腔室而將罩蓋135非原位形成於密封材料125上方。可進行矽ALD前驅體及氧化劑之循序引入直至達成罩蓋135之一所要厚度。由於密封材料125已形成於堆疊105上方，故電漿條件不會氧化或以其他方式損壞堆疊105之材料。
填充材料140可形成於鄰近堆疊105之間之開口115'中，如圖3中展示。填充材料140可舉例而言為一電絕緣材料，諸如一介電材料。填充材料140可為一部分犧牲材料，此係因為在完成包括堆疊結構100之電子裝置之前隨後部分移除填充材料140。在完成電子裝置之一第一疊層之前可舉例而言部分移除填充材料140。替代地，填充材料140可存在於包括堆疊結構100之電子裝置中。填充材料140可舉例而言為二氧化矽、氮化矽、氮氧化矽、碳氧化矽、旋塗介電材料(SOD)、BPSG、BSG、氣隙、或另一介電材料。在一些實施例中，填充材料140係旋塗二氧化矽。在其他實施例中，填充材料140係一高品質二氧化矽。然而，可使用其他填充材料140，諸如藉由在鄰近堆疊105之間形成一氣隙。由於根據本發明之實施例之密封材料125未產生瓶頸或麵包狀囤積，故填充材料140可實質上完全填充開口115'，如圖3中展示。可實質上完全填充開口115'而未在填充材料140中形成空隙。隨後可諸如藉由化學機械平坦化(CMP)移除堆疊105上方之過量填充材料140。另外，可自堆疊105之上表面移除密封材料125及罩蓋135，從而曝露堆疊105之硬遮罩材料或一電極材料。然而，密封材料125及罩蓋135保留在堆疊105之側壁上。若填充材料140係一介電材料，則介電材料可使電子裝置之記憶體胞元彼此隔離且亦可在後續程序動作期間提供機械支援以形成電子裝置。
雖然密封材料125已被描述為包括一單一化學組合物之一材料，但可使用化學組合物或一單一化學組合物中之化學元素之相對量不同的兩個或兩個以上材料作為一密封結構130。密封材料125亦可為包括化學元素之一者之一梯度的一單一化學組合物。密封結構130包括與一或多個額外材料組合的密封材料125。舉例而言，密封結構130可包括具有不同化學組合物之兩個材料，諸如密封材料125及氮化矽材料145，如圖4中展示。密封結構130不包括(例如，排除)氧化矽。氮化矽材料145可藉由舉例而言PECVD形成於堆疊105上方且密封材料125可形成於氮化矽材料145上方，如上文關於圖1A至圖3論述。在進行熱ALD程序以形成根據本發明之實施例之密封材料125之前，氮化矽材料145可形成為一所要厚度。接著，罩蓋135可形成於密封結構130之密封材料125上方。氮化矽材料145、密封材料125及罩蓋135可保形地形成於堆疊105及選用襯裡110A、110B上方且形成於堆疊115中，從而減小開口115'之大小。包括密封結構130之堆疊結構100之堆疊105可依小於距離D1之一距離D3彼此分離。距離D3亦小於距離D2，此係因為鄰近堆疊105之間之間隔包括氮化矽材料145、密封材料125及罩蓋135之組合厚度。填充材料140形成於鄰近堆疊105之間之開口115'中，如上文關於圖3論述。距離D3可使填充材料140足以形成於開口115'中而未在填充材料140中形成空隙。因此，堆疊結構100可包括在堆疊105上方之具有不同化學組合物之兩個材料(例如，氮化矽材料145及金屬氧化物材料125)，如圖4中展示。密封結構130可與或不與襯裡110A、110B一起使用。
根據本發明之實施例之密封材料125或密封結構130以一低厚度提供障壁性質，從而使密封材料125能夠形成而不會在鄰近堆疊105之間引起麵包狀囤積。由於與用於形成習知PECVD SiN/PEALD SiOx 密封材料之程序條件相比，用於形成密封材料125之程序條件具較小侵蝕性，故根據本發明之實施例之密封材料125之形成未損壞或以其他方式影響堆疊105之材料，諸如硫族化物材料或碳材料，即使在密封材料125直接形成於堆疊105之材料上時。因此，與運用習知PECVD SiN/PEALD SiOx 密封材料觀察到之硫族化物損耗相比，可實質上減少或消除硫族化物材料之損耗。運用根據本發明之實施例之密封材料125或密封結構130觀察到之硫族化物損耗係約0%，而運用習知PECVD SiN/PEALD SiOx 密封材料觀察到之硫族化物損耗介於約4%與30%之間，諸如介於約4%與10%之間。
若堆疊結構100包括根據本發明之實施例之密封材料125及藉由一原位程序形成之罩蓋135，則可藉由一單一材料(即，密封材料125)囊封堆疊105之材料且保護其使之免於氧化。若藉由一熱ALD程序形成密封材料125，則堆疊105之材料未曝露於電漿條件，此減少對堆疊105之損壞。亦可藉由比習知SiN/SiOx 密封材料更具成本效率之一程序形成根據本發明之實施例之密封材料125，此係因為消除昂貴緻密化動作。與形成習知PECVD SiN/PEALD SiOx 密封材料之程序相比，藉由憑藉一原位程序在密封材料125上方形成罩蓋135，消除PEALD SiOx 材料之形成，此進一步減少成本且改良整合。
若堆疊結構100包括密封結構130 (例如，氮化矽材料145及密封材料125)及藉由一原位程序形成之罩蓋135，則可藉由多個材料(諸如一雙層材料)囊封堆疊105且保護其材料使之免於氧化。與形成習知PECVD SiN/PEALD SiOx 密封材料之程序相比，藉由憑藉一原位程序(諸如熱ALD程序)在密封結構130上方形成罩蓋135，消除PEALD SiOx 材料之形成，此進一步減少成本且改良整合。
若堆疊結構100包括氮化矽材料145、密封材料125及藉由一非原位程序形成之罩蓋135，則可藉由包括多個材料之密封結構130囊封堆疊105且保護其材料使之免於氧化。藉由憑藉一非原位程序(諸如藉由PEALD)在密封結構130上方形成罩蓋135，可定製密封材料125相對於氮化矽材料145之厚度的厚度以達成密封結構130之所要障壁性質。對於密封結構130之一所要總厚度，可相對於氮化矽材料145之厚度增大或減小密封材料125之厚度以達成密封結構130之所要障壁性質。PEALD程序亦可使罩蓋135能夠以一增大厚度形成。
在後續程序動作期間，可藉由習知技術移除堆疊105之硬遮罩材料且另一導電材料(例如，導電材料)形成於堆疊105之剩餘材料上方。可藉由習知技術圖案化另一導電材料以在堆疊結構100上方形成舉例而言一位元線(例如，一數位線)或接觸件。另一導電材料可直接接觸堆疊105之導電材料，諸如經組態為堆疊105之一電極之一導電材料。如圖5中展示且在下文描述，另一導電材料可經組態為包括堆疊結構100之電子裝置之一位元線506 (例如，一數位線)。電子裝置可包括配置成列及行且包括堆疊結構100的多個記憶體胞元504，其中藉由堆疊結構100之密封材料125及填充材料140將各記憶體胞元504與其他記憶體胞元504隔離(例如，電隔離)。
因此，揭示一電子裝置，該電子裝置包含包含一或多個材料堆疊的一堆疊結構及鄰近於該一或多個材料堆疊的一金屬氧化物材料。一或多個堆疊之材料包含一或多種硫族化物材料。金屬氧化物材料包含氧化鋁、矽酸鋁、氧化鉿、矽酸鉿、氧化鋯、矽酸鋯或其等之一組合且該金屬氧化物材料自一或多個材料堆疊之一上部連續延伸至該一或多個材料堆疊之一下部。
因此，揭示一電子裝置，該電子裝置包含包含一或多個材料堆疊的一堆疊結構及鄰近於該一或多個材料堆疊的金屬氧化物材料。一或多個堆疊之材料包含一或多種硫族化物材料。金屬氧化物材料包含矽酸鋁、一過渡金屬矽酸鹽或其等之一組合。
因此，揭示形成一電子裝置之一方法。方法包含形成包含一或多種硫族化物材料之材料堆疊。金屬氧化物材料藉由原子層沈積形成為鄰近於材料堆疊。一填充材料形成為鄰近於金屬氧化物材料且介於鄰近材料堆疊之間，該填充材料實質上無空隙。
可進行額外處理動作以形成電子裝置，該電子裝置包括記憶體胞元504之一陣列500，其包括根據本發明之實施例之堆疊結構100，如圖5中展示。藉由習知技術進行本文中未詳細描述之後續程序動作。可將包括堆疊結構100之記憶體胞元504定位於存取線502 (例如，字線)與位元線506 (例如，數位線)之間。存取線502可與舉例而言堆疊105之鎢材料或一電極(例如，一底部電極)電接觸且位元線506可與堆疊105之另一電極(例如，一頂部電極)電接觸。位元線506可直接上覆於包括堆疊結構100之記憶體胞元504之一列或行且接觸其之頂部電極。存取線502之各者可在一第一方向上延伸且可連接記憶體胞元504 (例如，相變記憶體胞元)之一列。位元線506之各者可在至少實質上垂直於第一方向之一第二方向上延伸且可連接記憶體胞元504之一行。可控制施加至存取線502及位元線506之一電壓使得一電場可選擇性地施加於至少一條存取線502及至少一條位元線506之一交叉點處，從而使包括根據本發明之實施例之堆疊結構100之記憶體胞元504能夠選擇性地操作。
因此，揭示一電子裝置。電子裝置包含一記憶體胞元陣列及電耦合至該等記憶體胞元的存取線及位元線。記憶體胞元包含包含一或多種硫族化物材料之材料堆疊。一密封結構直接鄰近於材料堆疊且包含鄰近於該等堆疊的氮化矽材料及鄰近於該氮化矽材料的金屬氧化物材料。
根據本發明之實施例之一電子裝置600 (例如，一PCRAM記憶體裝置)示意性地展示於圖6之功能方塊圖中。電子裝置600可包括介於至少一條位元線506與至少一條源極線622之間的至少一個記憶體胞元504。記憶體胞元504可實質上類似於上文參考圖5描述之記憶體胞元504。記憶體胞元504可耦合至一存取裝置610。存取裝置610可充當用於啓用及停用通過記憶體胞元504之電流的一切換器。藉由非限制性實例，存取裝置610可為一電晶體(例如，一場效電晶體、一雙極接面電晶體等)，其中一閘極連接至一存取線(舉例而言，存取線502)。存取線502可在實質上垂直於位元線506之方向的一方向上延伸。位元線506及源極線622可連接至用於程式化及讀取記憶體胞元504之邏輯。一控制多工器630可具有連接至位元線506之一輸出。可藉由一控制邏輯線632控制控制多工器630以在連接至一脈衝產生器626之一第一輸入與連接至讀取感測邏輯628之一第二輸入之間選擇。
在一程式化操作期間，可將大於存取裝置610之一臨限電壓之一電壓施加至存取線502以導通存取裝置610。導通存取裝置610藉由記憶體胞元504完成源極線622與位元線506之間之一電路。在導通存取裝置610之後，一偏壓產生器629可藉由脈衝產生器626在位元線506與源極線622之間建立一偏壓電壓電位差。在一讀取操作期間，偏壓產生器629可藉由讀取感測邏輯628在位元線506與源極線622之間建立一讀取偏壓電壓電位差。讀取偏壓電壓可低於重設偏壓電壓。讀取偏壓電壓使電流能夠流動通過記憶體胞元504。舉例而言，對於一給定讀取偏壓電壓，若堆疊105之硫族化物材料處於一高電阻狀態(例如，一重設狀態)，則與堆疊105之硫族化物材料處於一低電阻狀態(例如，一設定狀態)的情況相比一相對較小電流流動通過記憶體胞元504。可比較在讀取操作期間流動通過記憶體胞元504之電流之量與讀取感測邏輯628 (例如，一感測放大器)之一參考輸入以區別儲存於記憶體胞元504中之資料是否為邏輯「1」或邏輯「0」。在一些實施例中，源極線622可與存取線502重合且可能不存在存取裝置610。脈衝產生器626及讀取感測邏輯620可依足以使記憶體胞元504自選擇之一電壓加偏壓於存取線502。
如圖7中展示，亦揭示一系統700且其包括根據本發明之實施例之記憶體胞元504。圖7係根據本文中描述之一或多項實施例實施之系統700之一簡化方塊圖。系統700可包含舉例而言一電腦或電腦硬體組件、一伺服器或其他網路硬體組件、一蜂巢式電話、一數位相機、一個人數位助理(PDA)、攜帶型媒體(例如，音樂)播放器、一Wi-Fi或具備蜂巢式功能之平板電腦(諸如(舉例而言)一iPad®或SURFACE®平板電腦)、一電子書、一導航裝置等。系統700包括至少一個電子裝置600，其包括包括如先前描述之堆疊結構100的記憶體胞元504。系統700可進一步包括用以控制系統700中之系統功能及請求之處理的至少一個處理器702，諸如一微處理器。系統700之處理器702及其他子組件可包括根據本發明之實施例之記憶體胞元504。處理器702可視需要包括如先前描述之一或多個電子裝置600。
系統700可包括與處理器702可操作通信的一電力供應器704。舉例而言，若系統700係一攜帶型系統，則電力供應器704可包括一燃料電池、一電力清除裝置、永久電池、可替換電池及可再充電電池之一或多者。電力供應器704亦可包括一AC配接器。因此，舉例而言，可將系統700***至一壁式插座中。舉例而言，電力供應器704亦可包括一DC配接器使得可將系統700***至一車載點煙器或一車載電力埠中。
各種其他裝置可取決於系統700執行之功能而耦合至處理器702。舉例而言，一輸入裝置706可耦合至處理器702。輸入裝置706可包括諸如按鈕、切換器、一鍵盤、一光筆、一滑鼠、一數化器及觸控筆、一觸控螢幕、一語音辨識系統、一麥克風或其等之一組合的輸入裝置。一顯示器708亦可耦合至處理器702。顯示器708可包括一LCD顯示器、一SED顯示器、一CRT顯示器、一DLP顯示器、一電漿顯示器、一OLED顯示器、一LED顯示器、一三維投射、一音頻顯示器、或其等之一組合。此外，一RF子系統/基頻處理器710亦可耦合至處理器702。RF子系統/基頻處理器710可包括耦合至一RF接收器且耦合至一RF傳輸器(未展示)的一天線。一通信埠712、或一個以上通信埠712亦可耦合至處理器702。舉例而言，通信埠712可經調適以耦合至一或多個周邊裝置714 (諸如一數據機、一印表機、一電腦、一掃描器、或一相機)或耦合至一網路(諸如一區域網路、遠端區域網路、內部網路或網際網路)。
處理器702可藉由實施儲存於記憶體中之軟體程式而控制系統700。舉例而言，軟體程式可包括一作業系統、資料庫軟體、繪圖軟體、字處理軟體、媒體編輯軟體、或媒體播放軟體。記憶體可操作地耦合至處理器702以儲存各種程式且促進各種程式之執行。舉例而言，處理器702可耦合至系統記憶體716，其可包括相變隨機存取記憶體(PCRAM)及其他已知記憶體類型。系統記憶體716可包括揮發性記憶體、非揮發性記憶體或其等之一組合。系統記憶體716通常為大的，使得其可儲存動態載入應用程式及資料。在一些實施例中，系統記憶體716可包括電子裝置(諸如圖6之電子裝置600)及記憶體胞元(諸如上文參考圖5描述之記憶體胞元504)。
處理器702亦可耦合至非揮發性記憶體718，此並不意味系統記憶體716必須為揮發性的。非揮發性記憶體718可包括待結合系統記憶體716使用的PCRAM。非揮發性記憶體718之大小通常選擇為恰好足夠大以儲存任何必要作業系統、應用程式及固定資料。此外，舉例而言，非揮發性記憶體718可包括一高容量記憶體，諸如磁碟驅動記憶體，諸如包括電阻式記憶體或其他類型之非揮發性固態記憶體的一混合驅動器。非揮發性記憶體718可包括電子裝置(諸如圖6之電子裝置600)及記憶體胞元(諸如上文參考圖5描述之記憶體胞元504)。
因此，揭示包含一處理器及可操作地耦合至該處理器之一電子裝置的一系統。電子裝置包含記憶體胞元，該等記憶體胞元包含包含一或多種硫族化物材料的材料堆疊及鄰近於該等材料堆疊的金屬氧化物材料。金屬氧化物材料包含金屬氧化物或金屬矽酸鹽且金屬包含鋁或一過渡金屬。金屬氧化物材料經配製以氣密地密封材料堆疊。處理器可操作地耦合至一輸入裝置及一輸出裝置。
下文描述本發明之額外非限制性例示性實施例。
實施例1：一種電子裝置，其包含包含一或多個材料堆疊的一堆疊結構，該一或多個堆疊之該等材料包含一或多種硫族化物材料。該電子裝置亦包含鄰近於該一或多個材料堆疊的一金屬氧化物材料。該金屬氧化物材料包含氧化鋁、矽酸鋁、氧化鉿、矽酸鉿、氧化鋯、矽酸鋯或其等之一組合且該金屬氧化物材料自該一或多個材料堆疊之一上部連續延伸至該一或多個材料堆疊之一下部。
實施例2：如實施例1之電子裝置，其中該金屬氧化物材料與該一或多個堆疊直接接觸。
實施例3：如實施例1或實施例2之電子裝置，其進一步包含與該金屬氧化物材料之一第一表面上之一罩蓋直接接觸的一填充材料及與該金屬氧化物材料之一第二表面直接接觸的該一或多個堆疊。
實施例4：如實施例1至3中任一項之電子裝置，其中該金屬氧化物材料與該一或多個堆疊上之一襯裡直接接觸。
實施例5：如實施例1至4中任一項之電子裝置，其進一步包含與該金屬氧化物材料之一第一表面上之一罩蓋直接接觸的一填充材料及與該金屬氧化物材料之一第二表面直接接觸的該襯裡。
實施例6：如實施例1至5中任一項之電子裝置，其中鄰近堆疊以從約10 nm至約30 nm之一半節距間隔。
實施例7：一種電子裝置，其包含包含一或多個材料堆疊的一堆疊結構，該一或多個堆疊之該等材料包含一或多種硫族化物材料。該電子裝置亦包含鄰近於該一或多個堆疊的一金屬氧化物材料。該金屬氧化物材料包含矽酸鋁、一過渡金屬矽酸鹽或其等之一組合。
實施例8：如實施例7之電子裝置，其中該金屬氧化物材料包含從約1.0 nm至約2.5 nm之一厚度。
實施例9：如實施例7或實施例8之電子裝置，其中該一或多個堆疊進一步包含一或多種碳材料。
實施例10：如實施例7至9中任一項之電子裝置，其中該金屬氧化物材料包含從約20原子百分比至約80原子百分比之矽。
實施例11：一種電子裝置，其包含一記憶體胞元陣列，該等記憶體胞元包含包含一或多種硫族化物材料之材料堆疊。一密封結構直接鄰近於該等材料堆疊且該密封結構包含鄰近於該等堆疊的氮化矽材料及鄰近於該氮化矽材料的一金屬氧化物材料。存取線及位元線電耦合至該等記憶體胞元。
實施例12：如實施例11之電子裝置，其中該等堆疊包含從約10:1至約50:1之一深寬比。
實施例13：如實施例11或實施例12之電子裝置，其中該等堆疊包含一單一硫族化物材料。
實施例14：如實施例11至13中任一項之電子裝置，其中該氮化矽材料與該等堆疊之側壁直接接觸，該金屬氧化物材料與該氮化矽材料之側壁直接接觸，且該氮化矽材料及該金屬氧化物材料不存在於該等堆疊之一上表面上。
實施例15：如實施例11至14中任一項之電子裝置，其進一步包含與該等堆疊之一上部中之一導電材料直接接觸的一導電材料及與該等堆疊之一下部中之一導電材料直接接觸的另一導電材料。
實施例16：如實施例11至15中任一項之電子裝置，其中該金屬氧化物材料包含氧化鋁鉿、氧化鋁鋯、氧化鉿鋯、矽酸鋁鉿、矽酸鋁鋯、或矽酸鉿鋯。
實施例17：一種形成一電子裝置之方法，該方法包含形成包含一或多種硫族化物材料之材料堆疊。一金屬氧化物材料藉由原子層沈積(ALD)形成為鄰近於該等材料堆疊。一填充材料形成為鄰近於該金屬氧化物材料且介於鄰近材料堆疊之間，該填充材料實質上無空隙。
實施例18：如實施例17之方法，其中形成包含一或多種硫族化物材料之材料堆疊包含形成包含該一或多種硫族化物材料及一或多種碳材料的該等材料堆疊。
實施例19：如實施例17或實施例18之方法，其中形成鄰近於該等材料堆疊之一金屬氧化物材料包含形成與該等材料堆疊直接接觸之該金屬氧化物材料。
實施例20：如實施例17至19中任一項之方法，其中形成鄰近於該等材料堆疊之一金屬氧化物材料包含在介於約140℃與200℃之間之一溫度下保形地形成該金屬氧化物材料。
實施例21：如實施例17至20中任一項之方法，其中藉由ALD形成鄰近於該等材料堆疊之一金屬氧化物材料包含藉由使一鋁ALD前驅體、一鋯ALD前驅體、一鉿ALD前驅體或其等之一組合與水反應而形成該金屬氧化物材料。
實施例22：如實施例17至21中任一項之方法，其中形成鄰近於該金屬氧化物材料且介於鄰近堆疊之間之一填充材料包含用該填充材料完全填充該等鄰近材料堆疊之間之開口。
實施例23：一種系統，其包含一輸入裝置、一輸出裝置、可操作地耦合至該輸入裝置及該輸出裝置的一處理器、及可操作地耦合至該處理器的一電子裝置。該電子裝置包含記憶體胞元且該等記憶體胞元包含包含一或多種硫族化物材料的材料堆疊。該等記憶體胞元亦包含鄰近於該等材料堆疊的一金屬氧化物材料，該金屬氧化物材料包含一金屬氧化物或一金屬矽酸鹽且該金屬包含鋁或一過渡金屬，且該金屬氧化物材料經配製以氣密地密封該等材料堆疊。
實施例24：如實施例23之系統，其進一步包含在該金屬氧化物材料與該等材料堆疊之間的氮化矽材料。
雖然已結合圖描述特定闡釋性實施例，但一般技術者將辨識並瞭解，本發明涵蓋之實施例不限於本文中明確展示且描述之該等實施例。實情係，可在不脫離本發明涵蓋之實施例之範疇之情況下進行本文中描述之實施例之許多添加、刪除及修改，諸如下文中主張之該等添加、刪除及修改，包括合法等效物。另外，來自一項所揭示實施例之特徵可與另一所揭示實施例之特徵組合同時仍涵蓋於本發明之範疇內。
100:堆疊結構 105:堆疊 110A:襯裡 110B:襯裡 115:開口 115':開口 120:基板 125:密封材料 130:密封結構 135:罩蓋 140:材料 145:氮化矽材料 500:陣列 502:存取線 504:記憶體胞元 506:位元線 600:電子裝置 610:存取裝置 622:源極線 626:脈衝產生器 628:讀取感測邏輯 629:偏壓產生器 630:控制多工器 632:控制邏輯線 700:系統 702:處理器 704:電力供應器 706:輸入裝置 708:顯示器 710:射頻(RF)子系統/基頻處理器 712:通信埠 714:周邊裝置 716:系統記憶體 718:非揮發性記憶體 D1:距離 D2:距離 D3:距離
圖1A至圖4係根據本發明之實施例之堆疊結構及形成該等堆疊結構之各個階段之橫截面視圖； 圖5係根據本發明之實施例之包括堆疊結構之一記憶體胞元陣列之一透視圖； 圖6係根據本發明之實施例之包括堆疊結構之一電子裝置之一功能方塊圖；及 圖7係根據本發明之實施例之包括堆疊結構之一系統之一簡化方塊圖。
100:堆疊結構
105:堆疊
120:基板
125:密封材料
135:罩蓋
140:材料
D2:距離

Claims (24)

  1. 一種電子裝置，其包含： 一堆疊結構，其包含一或多個材料堆疊，該一或多個堆疊之該等材料包含一或多種硫族化物材料；及 一金屬氧化物材料，其鄰近於該一或多個材料堆疊，該金屬氧化物材料包含氧化鋁、矽酸鋁、氧化鉿、矽酸鉿、氧化鋯、矽酸鋯、或其等之一組合且該金屬氧化物材料自該一或多個材料堆疊之一上部連續延伸至該一或多個材料堆疊之一下部。
  2. 如請求項1之電子裝置，其中該金屬氧化物材料與該一或多個堆疊直接接觸。
  3. 如請求項2之電子裝置，其進一步包含與該金屬氧化物材料之一第一表面上之一罩蓋直接接觸的一填充材料及與該金屬氧化物材料之一第二表面直接接觸的該一或多個堆疊。
  4. 如請求項1之電子裝置，其中該金屬氧化物材料與該一或多個堆疊上之一襯裡直接接觸。
  5. 如請求項4之電子裝置，其進一步包含與該金屬氧化物材料之一第一表面上之一罩蓋直接接觸的一填充材料及與該金屬氧化物材料之一第二表面直接接觸的該襯裡。
  6. 如請求項1至5中任一項之電子裝置，其中鄰近堆疊以從約10 nm至約30 nm之一半節距間隔。
  7. 一種電子裝置，其包含： 一堆疊結構，其包含一或多個材料堆疊，該一或多個堆疊之該等材料包含一或多種硫族化物材料；及 一金屬氧化物材料，其鄰近於該一或多個堆疊，該金屬氧化物材料包含矽酸鋁、一過渡金屬矽酸鹽、或其等之一組合。
  8. 如請求項7之電子裝置，其中該金屬氧化物材料包含從約1.0 nm至約2.5 nm之一厚度。
  9. 如請求項7之電子裝置，其中該一或多個堆疊進一步包含一或多種碳材料。
  10. 如請求項7至9中任一項之電子裝置，其中該金屬氧化物材料包含從約20原子百分比至約80原子百分比之矽。
  11. 一種電子裝置，其包含： 一記憶體胞元陣列，該等記憶體胞元包含： 材料堆疊，其等包含一或多種硫族化物材料；及 一密封結構，其直接鄰近於該等材料堆疊，該密封結構包含鄰近於該等堆疊的氮化矽材料及鄰近於該氮化矽材料的一金屬氧化物材料；及 存取線及位元線，其等電耦合至該等記憶體胞元。
  12. 如請求項11之電子裝置，其中該等堆疊包含從約10:1至約50:1之一深寬比。
  13. 如請求項11之電子裝置，其中該等堆疊包含一單一硫族化物材料。
  14. 如請求項11之電子裝置，其中該氮化矽材料與該等堆疊之側壁直接接觸，該金屬氧化物材料與該氮化矽材料之側壁直接接觸，且該氮化矽材料及該金屬氧化物材料不存在於該等堆疊之一上表面上。
  15. 如請求項11至14中任一項之電子裝置，其進一步包含與該等堆疊之一上部中之一導電材料直接接觸的一導電材料及與該等堆疊之一下部中之一導電材料直接接觸的另一導電材料。
  16. 如請求項11之電子裝置，其中該金屬氧化物材料包含氧化鋁鉿、氧化鋁鋯、氧化鉿鋯、矽酸鋁鉿、矽酸鋁鋯、或矽酸鉿鋯。
  17. 一種形成一電子裝置之方法，其包含： 形成包含一或多種硫族化物材料之材料堆疊； 藉由原子層沈積(ALD)形成鄰近於該等材料堆疊之一金屬氧化物材料；及 形成鄰近於該金屬氧化物材料且介於鄰近材料堆疊之間之一填充材料，該填充材料實質上無空隙。
  18. 如請求項17之方法，其中形成包含一或多種硫族化物材料之材料堆疊包含：形成包含該一或多種硫族化物材料及一或多種碳材料的該等材料堆疊。
  19. 如請求項17之方法，其中形成鄰近於該等材料堆疊之一金屬氧化物材料包含：形成與該等材料堆疊直接接觸之該金屬氧化物材料。
  20. 如請求項17之方法，其中形成鄰近於該等材料堆疊之一金屬氧化物材料包含：在介於約140℃與200℃之間之一溫度下保形地形成該金屬氧化物材料。
  21. 如請求項17之方法，其中藉由ALD形成鄰近於該等材料堆疊之一金屬氧化物材料包含：藉由使一鋁ALD前驅體、一鋯ALD前驅體、一鉿ALD前驅體或其等之一組合與水反應而形成該金屬氧化物材料。
  22. 如請求項17至21中任一項之方法，其中形成鄰近於該金屬氧化物材料且介於鄰近堆疊之間之一填充材料包含：用該填充材料完全填充該等鄰近材料堆疊之間之開口。
  23. 一種系統，其包含： 一輸入裝置； 一輸出裝置； 一處理器，其可操作地耦合至該輸入裝置及該輸出裝置；及 一電子裝置，其可操作地耦合至該處理器，該電子裝置包含記憶體胞元，該等記憶體胞元包含： 材料堆疊，其等包含一或多種硫族化物材料；及 一金屬氧化物材料，其鄰近於該等材料堆疊，該金屬氧化物材料包含一金屬氧化物或一金屬矽酸鹽且該金屬包含鋁或一過渡金屬，且該金屬氧化物材料經配製以氣密地密封該等材料堆疊。
  24. 如請求項23之系統，其進一步包含在該金屬氧化物材料與該等材料堆疊之間的氮化矽材料。
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Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EA200702434A1 (ru) * 2005-06-07 2008-06-30 Сэнт-Гобэн Керамикс & Пластикс, Инк. Носитель катализатора (варианты) и способ его получения
JP4792097B2 (ja) * 2009-03-25 2011-10-12 株式会社東芝 不揮発性記憶装置及びその製造方法
KR20100110630A (ko) 2009-04-03 2010-10-13 주식회사 하이닉스반도체 상변화 기억 소자 및 그 제조방법
US9257274B2 (en) 2010-04-15 2016-02-09 Lam Research Corporation Gapfill of variable aspect ratio features with a composite PEALD and PECVD method
US9373500B2 (en) 2014-02-21 2016-06-21 Lam Research Corporation Plasma assisted atomic layer deposition titanium oxide for conformal encapsulation and gapfill applications
US8310864B2 (en) 2010-06-15 2012-11-13 Macronix International Co., Ltd. Self-aligned bit line under word line memory array
US8288297B1 (en) * 2011-09-01 2012-10-16 Intermolecular, Inc. Atomic layer deposition of metal oxide materials for memory applications
JP5564023B2 (ja) * 2011-09-08 2014-07-30 株式会社東芝 不揮発性記憶装置の製造方法
KR20200029638A (ko) 2011-12-20 2020-03-18 인텔 코포레이션 등각 저온 밀봉 유전체 확산 장벽들
US8877628B2 (en) * 2012-07-12 2014-11-04 Micron Technologies, Inc. Methods of forming nano-scale pores, nano-scale electrical contacts, and memory devices including nano-scale electrical contacts, and related structures and devices
US9812338B2 (en) 2013-03-14 2017-11-07 Cree, Inc. Encapsulation of advanced devices using novel PECVD and ALD schemes
US9343317B2 (en) 2013-07-01 2016-05-17 Micron Technology, Inc. Methods of forming silicon-containing dielectric materials and semiconductor device structures
US9337210B2 (en) * 2013-08-12 2016-05-10 Micron Technology, Inc. Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors
US9397143B2 (en) 2013-12-20 2016-07-19 Intel Corporation Liner for phase change memory (PCM) array and associated techniques and configurations
US9806129B2 (en) * 2014-02-25 2017-10-31 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9484196B2 (en) 2014-02-25 2016-11-01 Micron Technology, Inc. Semiconductor structures including liners comprising alucone and related methods
US9054308B1 (en) 2014-03-04 2015-06-09 Sandisk 3D Llc Plasma reduction method for modifying metal oxide stoichiometry in ReRAM
US10249819B2 (en) * 2014-04-03 2019-04-02 Micron Technology, Inc. Methods of forming semiconductor structures including multi-portion liners
US9768378B2 (en) 2014-08-25 2017-09-19 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
KR102293859B1 (ko) 2014-12-22 2021-08-25 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법
US9978810B2 (en) 2015-11-04 2018-05-22 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
US10256406B2 (en) 2016-05-16 2019-04-09 Micron Technology, Inc. Semiconductor structures including liners and related methods
US9876054B1 (en) 2016-07-27 2018-01-23 Western Digital Technologies, Inc. Thermal management of selector
US10276677B2 (en) 2016-11-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
KR20180131118A (ko) * 2017-05-31 2018-12-10 에스케이하이닉스 주식회사 강유전층을 구비하는 반도체 장치 및 그 제조 방법
US10147875B1 (en) * 2017-08-31 2018-12-04 Micron Technology, Inc. Semiconductor devices and electronic systems having memory structures
US10128437B1 (en) 2017-08-31 2018-11-13 Micron Technology, Inc. Semiconductor structures including memory materials substantially encapsulated with dielectric materials, and related systems and methods
US10319588B2 (en) 2017-10-10 2019-06-11 Asm Ip Holding B.V. Method for depositing a metal chalcogenide on a substrate by cyclical deposition
US10593875B2 (en) * 2018-06-15 2020-03-17 Macronix International Co., Ltd. Self-aligned 3D memory with confined cell
US11538988B2 (en) * 2019-03-07 2022-12-27 Intel Corporation Memory device with multi-layer liner structure
US11286558B2 (en) * 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film

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