TW202125758A - 用於積體電路封裝之有機中介件 - Google Patents

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海寧 布蘭尼許
蕭娜 里夫
布蘭登 羅林斯
維羅尼卡 斯特朗
喬安娜 史旺
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Abstract

可形成一種包含一上區段、一下區段及一中間區段的電子中介層。該上區段及該下區段各自可具有兩層至四層，其中，各層包含一有機材料層以及包含至少一導電跡線和至少一導電通孔的至少一導電路線。該中間區段可形成於該上區段與該下區段之間，其中，該中間區段包含達八層，其中，各層包含一有機材料以及包含至少一導電跡線和至少一導電通孔的至少一導電路線，以及其中，該中間區段之各層的一厚度比該上區段中之任一層的一厚度薄而且比該下區段中之任一層的一厚度薄。

Description

用於積體電路封裝之有機中介件
發明領域
本說明的數個具體實施例通常有關於積體電路封裝的製造領域，且更特別的是，有關於在積體電路封裝內之有機中介件的製造，其中，該有機中介件包括數個高密度互連件。
發明背景
積體電路工業持續努力生產更快、更小及更薄的積體電路封裝供使用於各種電子產品，包括但不限於：電腦伺服器及可攜式產品，例如可攜式電腦、電子平板、手機、數位攝影機、及其類似者。
作為此努力的一部份，已開發出含有例如微電子晶粒之多個積體電路裝置的積體電路封裝。這些多個積體電路裝置封裝在本技藝被稱為多裝置或多晶片封裝(MCP)且提供以降低的成本來增加架構彈性的潛力，但是必須提供適當互連件於積體電路裝置之間以及接到外部組件。通過中介件的製造來提供這些互連件，其中，積體電路裝置係機械附接且電氣連接至該等中介件。從有機電介質層、及其類似者，藉由將矽嵌入中介層的電介質層，可從矽形成這些中介件。
矽中介件可為主動式(亦即，包括積體電子裝置)或被動(亦即，不包括積體電子裝置)。不過，當前所使用的大部份矽中介件為被動式，其中，導電佈線結構可為習稱「後段製程」或「BEOL」的穿矽通孔(「TSV」)和互連件堆疊，以提供用於組裝在矽中介層上之主動積體電路晶粒的高密度互連件。儘管矽中介件具有在能夠製造極小導電佈線結構(亦即，高密度互連件)方面的效益，然而相較於在有機中介件(例如，有有機電介質層的中介層)中的簡單通孔堆疊，TSV有低劣的傳訊效能。另外，矽中介件有高於有機中介件的成本，因為TSV及BEOL加工昂貴。此外，熟諳此藝者應瞭解，由於機械組裝注意事項及可靠性，矽中介件有尺寸限制。
為了應付與矽中介件有關的一些問題，已開發出嵌入式互連橋接(「EMIB」)中介件。EMIB中介件的形成係藉由將被動矽橋嵌入中介層中需要高密度互連件的區域。嵌入被動矽橋用來形成高密度互連件而不需要提供有低劣傳訊效能的TSV。儘管EMIB中介件通常比矽中介件更具成本效益，然而此成本效率在需要大量的矽橋時降低，因為依序嵌入各個矽橋會增加加工時間及成本。另外，矽橋的形式因子(例如，大小)有限。例如，如果要用單一橋把兩個大積體電路晶粒邊對邊「縫合」在一起，則需要超過五(5)的晶粒深寬比。此外，熟諳此藝者應瞭解，有效的空間變換不可能，因為只能使用矩形矽片。
為了應付與矽中介件及EMIB中介件有關的一些問題，相較之下，有機中介件可提供低成本的替代物，同時改善功率傳輸及傳訊(取決於所使用的有機電介質)。有機中介件通常使用例如聚醯亞胺的碳基光可成像電介質(「PID」)，用於互連件堆疊(例如，層間電介質「ILD」)中的材料。這些材料有經常大於約40ppm/°C的高熱膨脹係數(「CTE」)。PID材料的CTE可導致有機中介件有約20ppm/°C的CTE，其大幅高於裝在有機中介件上主要為矽(有約3ppm/°C的CTE)之積體電路晶粒的CTE。此CTE失配可能導致隨著中介層大小成長而增加的應力，因此，經常限制這些有機中介件的大小及層數以遠低於矽中介件可達成的。
依據本發明之一實施例，係特地提出一種電子中介層，其包含：具有兩層至四層的一上區段，其中，各層包含一有機材料層以及包含至少一導電跡線和至少一導電通孔的至少一導電路線；具有兩層至四層的一下區段，其中，各層包含一有機材料層以及包含至少一導電跡線和至少一導電通孔的至少一導電路線；以及在該上區段與該下區段之間的一中間區段，其中，該中間區段包含達八層，其中，各層包含一有機材料以及包含至少一導電跡線和至少一導電通孔的至少一導電路線，以及其中，該中間區段之各層的一厚度比該上區段中之任一層的一厚度薄而且比該下區段中之任一層的一厚度薄。
在以下的詳細說明中，是以參考附圖的方式來舉例說明可實踐所主張之主題的特定具體實施例。這些具體實施例會充分地加以詳述使得熟諳此藝者可實踐主題。應瞭解，該等各種具體實施例儘管彼此不同，然而它們不一定互相排斥。例如，本文結合一具體實施例來加以描述的特定特徵、結構或特性可實作於其他具體實施例中而不脫離所主張之主題的精神與範疇。在本專利說明書中論及「一具體實施例」或「具體實施例」時是意指涵蓋在本說明內的至少一實作包括與該具體實施例有關的特定特徵、結構、或特性。因此，使用片語「一具體實施例」或「在具體實施例中」時不一定是指同一個具體實施例。此外，應瞭解，可修改個別元件在各個揭露具體實施例內的位置或配置而不脫離所主張之主題的精神及範疇。因此，以下詳細說明沒有限制的意思，而且主題的範疇只由適當地加以解釋的隨附專利請求項，以及以隨附專利請求項標題的全部等效範圍界定。附圖中，相同或類似的元件或機能在諸圖中用相同的元件符號表示，且描繪於此的元件彼此不一定按比例繪製，反而，為了更容易理解在本說明背景下的個別元件，而可能放大或縮小該等元件。
用於本文的用語「在…上面」、「至」、「在…之間」及「在…上」可指一層相對於其他層的相對位置。一層在另一層「上面」或「上」或接合「至」另一層為可直接與該另一層接觸或可具有一或多個中介層。一層在數層「之間」可直接與該等層接觸或可具有一或多個中介層。
用語「封裝」通常指一或多個晶粒的自足式載體，在此晶粒均附接至封裝基板，且可囊封加以保護，以及集成或打線接合互連件於晶粒與位在封裝基板之外部上的引線、針腳或凸塊之間。該封裝可包含提供特定功能的單一晶粒或多個晶粒。該封裝經常裝在印刷電路板上以便與其他封裝積體電路及離散組件互連，而形成更大的電路。
在此，用語“有芯」通常指建立於包含不可撓硬挺材料的板體、卡片或晶圓上的積體電路封裝基板。通常，小印刷電路板用來作為可焊上積體電路裝置及離散被動組件的芯材。通常，芯材有從一面延伸到另一面的通孔，使得在芯材之一面上的電路有可能直接耦接至在芯材之另一面上的電路。芯材也可用作用以累積導體層及電介質材料層的平台。
在此，用語「無芯」通常指沒有芯材的積體電路封裝基板。缺少芯材允許更高密度的封裝架構，因為相較於高密度互連件，穿通孔有相對大的尺寸及間距。
在此，用語「焊盤側」，若使用於本文，通常指積體電路封裝基板最靠近印刷電路板、主機板或其他封裝之附接平面的側面。反之，用語「晶粒側」為積體電路封裝基板中有晶粒或數個附接於其上的側面。
在此，用語「電介質」通常指構成封裝基板結構的任意多種不導電材料。為了本揭示內容的目的，電介質材料可加入積體電路封裝作為層壓膜層或作為模製於裝在基板上之積體電路晶粒上面的樹脂。
在此，用語「金屬化」通常指形成於封裝基板之電介質材料上面及穿過它的金屬層。該等金屬層通常經圖案化成可形成例如跡線及接合墊(bond pad)的金屬結構。封裝基板的金屬化可局限於被電介質層分離的單層或多層內。
在此，用語「接合墊」通常指終止積體電路封裝及晶粒之積體跡線及通孔的金屬化結構。用語「焊墊(solder pad)」有時可取代「接合墊」且帶有相同的意思。
在此，用語「焊料凸塊」通常指形成於接合墊上的焊料層。該焊料層通常有圓形形狀，因此稱為「焊料凸塊」。
在此，用語「基板」通常指包含電介質及金屬化結構的平面平台。該基板機械支承且電氣耦接在單一平台上的一或多個IC晶粒，以及用可模製電介質材料囊封該一或多個IC晶粒。該基板通常包含作為在兩面上之接合互連件(bonding interconnect)的焊料凸塊。基板通常被稱為「晶粒側」的一面包含用於晶片或晶粒接合的焊料凸塊。通常被稱為「焊盤側」的基板反面包含用於接合封裝至印刷電路板的焊料凸塊。
在此，用語「總成」通常指組成單一功能單元的一群部件。該等部件可獨立分開且以機械方式組裝成功能單元，在此該等部件可移除。在另一實例中，該等部件可永久性接合在一起。在某些情況下，該等部件集成在一起。
在本專利說明書及專利請求項中，用語「連接」意指事物之間在沒有任何中間裝置下連接的直接連接，例如電氣、機械或磁性連接。
用語「耦接」意指連接事物之間的直接或間接連接，例如直接電氣、機械、磁性或流體連接，或通過一或多個被動或主動中間裝置間接連接。
用語「電路」或「模組」可指經配置成可互相合作以提供所欲功能的一或多個被動及/或主動組件。用語「訊號」可指至少一電流訊號、電壓訊號、磁性訊號、或資料/時鐘訊號。「一」、「一個」及「該」的意思包括多個指示對象。「在...中」的意思包括「在...中」與「在...上」。
垂直方位是在z方向，且應瞭解，「頂部」、「底部」、「以上」及「以下」的敘述用慣用意思指在z維的相對位置。不過，應瞭解，具體實施例未必受限於圖示於附圖的方位或組態。
用語「實質上」、「接近」、「大約」、「近似」、及「約」通常指在目標值的+/-10%內(除非特別說明)。除非特別指明，描述共同元件的序數形容詞「第一」、「第二」、「第三」、等等只是表示參照類似元件的不同實例，而非旨在暗示所描述的元件必須在時間、空間、順序上或者是以任何其他方式遵循給定順序。
為了本揭示內容的目的，片語「A及/或B」和「A或B」意指(A)、(B)或(A與B)。為了本揭示內容的目的，片語「A、B及/或C」意指(A)、(B)、(C)、(A與B)、(A與C)、(B與C)或(A、B及C)。
以「橫截面」、「剖面」及「平面」標示的視圖對應至在笛卡爾座標系內的正交平面。因此，繪出在x-z平面中的橫截面及輪廓圖，以及在x-y平面中的平面圖。通常，在x-z平面中的剖面圖為橫截面圖。若合適，附圖標示軸線以表明圖表的方位。
本說明的數個具體實施例包括一電子中介層，其包含一上區段、一下區段及一中間區段。該上區段及該下區段各自可具有兩層至四層，其中，各層包含一有機材料層以及包含至少一導電跡線和至少一導電通孔的至少一導電路線。該中間區段可形成於該上區段與該下區段之間，其中，該中間區段包含達八層，其中，各層包含一有機材料以及包含至少一導電跡線和至少一導電通孔的至少一導電路線。該中間區段之各層的一厚度比該上區段中之任一層的一厚度薄而且比該下區段中之任一層的一厚度薄。
圖1圖示本說明的一積體電路封裝100，其包括一電子中介層110和電氣附接至電子中介層110的至少一晶粒側積體電路裝置(圖示為第一晶粒側積體電路裝置1801 與第二晶粒側積體電路裝置1802 )。第一晶粒側積體電路裝置1801 與第二晶粒側積體電路裝置1802 (以及可利用的任何其他積體電路裝置)可為任何合適裝置，包括但不限於：微處理器、晶片組、圖形裝置、無線裝置、記憶裝置、特殊應用積體電路裝置、彼等之組合、彼等之堆疊、及其類似者。
如圖1所示，電子中介層110可形成為其具有上區段120、下區段140、以及在上區段120、下區段140之間的中間區段160。在一具體實施例中，電子中介層110的總厚度T可在約30微米至100微米之間。
進一步如圖1所示，第一晶粒側積體電路裝置1801 及第二晶粒側積體電路裝置1802 通過例如可回焊焊料凸塊或球的複數個晶粒側裝置對中介層互連件190可附接至電子中介層110的上區段120，而處於通常習稱為覆晶的組態或可控塌陷晶片連接(controlled collapse chip connection，「C4」)組態。晶粒側裝置對中介層互連件190可在第一晶粒側積體電路裝置1801 及第二晶粒側積體電路裝置1802 的接合墊(未圖示)與在電子中介層110之上區段120上的對應接合墊(未圖示)之間延伸以在其間形成電氣連接。應瞭解，晶粒側裝置對中介層互連件190可與在第一晶粒側積體電路裝置1801 內的積體電路(未圖示)電氣通訊，且可與在第二晶粒側積體電路裝置1802 內的積體電路(未圖示)電氣通訊。
晶粒側裝置對中介層互連件190可為任何合適導電材料或結構，包括但不限於：焊球、金屬凸塊或柱體、填金屬環氧樹脂、或彼等之組合。在一具體實施例中，晶粒側裝置對中介層互連件190可為形成自錫、鉛/錫合金(例如，63%錫/37%鉛焊料)、及高錫含量合金(例如，90%以上的錫，例如錫/鉍、共晶錫/銀、三元錫/銀/銅、共晶錫/銅、及類似合金)的焊球。在另一具體實施例中，晶粒側裝置對中介層互連件190可為銅凸塊或柱體。在又一具體實施例中，晶粒側裝置對中介層互連件190可為塗上焊接材料的金屬凸塊或柱體。
在一具體實施例中，例如環氧樹脂材料的模料182可用來至少部份包住第一晶粒側積體電路裝置1801 及第二晶粒側積體電路裝置1802 。用於將積體電路裝置包在模料中的加工及技術為本技藝所習知，且為求清晰及簡潔而不描述於本文。
進一步如圖1所示，複數個外部互連件192可附接至電子中介層110的下區段140以便附接至外部組件(未圖示)，例如主機板或其他此類基板。外部互連件192可從在電子中介層110之下區段140上的接合墊(圖示為將予以描述之圖6導電跡線1563 的一部份)伸出。在一具體實施例中，外部互連件192可為間距小於或等於約350微米之球面柵格陣列中的焊球。在另一具體實施例中，外部互連件192可為在間距小於或等於約1毫米之焊盤柵格陣列中的焊盤。
在又一具體實施例中，至少一焊盤側積體電路裝置200可電氣附接至電子中介層110的下區段140。熟諳此藝者應瞭解，焊盤側積體電路裝置200可為被動或主動裝置。在一具體實施例中，至少一焊盤側積體電路裝置200可為用於第一晶粒側積體電路裝置1801 及第二晶粒側積體電路裝置1802 中之至少一者的電壓調節器。如圖1所示，焊盤側積體電路裝置200通過例如焊接材料的複數個焊盤側裝置對中介層互連件210可附接至電子中介層110的下區段140。焊盤側裝置對中介層互連件210可在至少一焊盤側積體電路裝置200的接合墊(未圖示)與在電子中介層110之下區段140上的對應接合墊(圖示為將予以描述之圖6導電跡線1563 的一部份)之間延伸以在其間形成電氣連接。應瞭解，焊盤側裝置對中介層互連件210可與在至少一焊盤側積體電路裝置200內的積體電路(未圖示)電氣通訊。
在圖示於圖1的一具體實施例中，上區段120可包括圖示為第一層1221 及第二層1222 的至少兩層。在一具體實施例中，上區段120有兩層至四層。在圖示於圖2的具體實施例中，第一層1221 與第二層1222 各自有約13至40微米的厚度TU 。在圖示於圖2的另一具體實施例中，第一層1221 與第二層1222 各自可包含第一有機電介質材料層1321 與第二有機電介質材料層1322 ，以及至少一導電路線134，其包含在第一有機電介質材料層1321 內的至少一第一導電跡線1361 ，在第二有機電介質材料層1322 內的至少一第二導電跡線1362 ，以及電氣連接至少一第一導電跡線1361 和至少一第二導電跡線1362 的至少一導電通孔138。在一具體實施例中，至少一第一導電跡線1361 可具有約8至15微米的厚度TUT 。在圖示於圖3的又一具體實施例中，在電介質材料層中之一者(圖示為第一有機電介質材料層1321 )中的導電跡線(圖示為第一導電跡線1361a 及1361b )可具有約8微米或更大的線寬L，以及約8微米或更大的線間距離(line spacing)S。至少一第一導電跡線1361 、至少一第二導電跡線1362 及至少一導電通孔138可由任何合適導電材料製成，包括但不限於：金屬，例如銅、銀、鎳、金及鋁、彼等之合金、及其類似者。導電通孔138可由本技藝所習知的任何合適製程形成，包括但不限於：經微影界定之通孔、零失準通孔(例如，描述於美國專利第9,713,264號)、自對準通孔(例如，描述於美國專利公開號：2018/0233431 A1)、或其類似者。在一具體實施例中，例如薄膜電容器的至少一被動組件124可形成於電子中介層110的上區段120中。
在圖示於圖1的一具體實施例中，中間區段160可包括達八層，亦即，一層至八層，圖示有四層，亦即，層1621 至1624 。在圖示於圖4的具體實施例中，中間區段160的各層(例如，層1621 至1624 )可具有約1.5至9微米的的厚度TM 。在另一具體實施例中，層1621 至1624 各自可包含有機電介質材料層1721 至1724 與至少一導電路線174，其包含至少一導電跡線1761 至1764 以及至少一導電通孔1781 至1784 。在一具體實施例中，至少一導電跡線1761 至1764 可具有約0.5至4微米的厚度TMT ，以及至少一導電通孔1781 至1784 可具有約1至6微米的厚度TMV 。在圖示於圖5的又一具體實施例中，在有機電介質材料層中之一者(圖示為第一有機電介質材料層1721 )中的導電跡線(圖示為導電跡線1761a 及1761b )可具有約0.75微米至3微米的線寬L，以及約0.75微米至3微米的線間距離S。熟諳此藝者應瞭解，中間區段160主要可用來作為佈線層(routing layer)。進一步了解到，中間區段160的至少一層1621 至1624 可使用於中間區段160的任一層1621 至1624 之間的接地屏蔽。至少一導電跡線1761 至1764 及至少一導電通孔1781 至1784 可由任何合適導電材料製成，包括但不限於：金屬，例如銅、銀、鎳、金及鋁、彼等之合金、及類似者。導電通孔1781 至1784 可由本技藝所習知的任何合適製程形成，包括但不限於：經微影界定之通孔、零失準通孔、自對準通孔、或其類似者。
在圖示於圖1的一具體實施例中，下區段140可包括圖示為第一層1421 、第二層1422 及第三層1423 的至少兩層。在一特定具體實施例中，下區段140有兩層至四層。在圖示於圖6的一具體實施例中，第一層1421 、第二層1422 及第三層1423 各自可具有約13至40微米的厚度TL 。在圖示於圖6的另一具體實施例中，第一層1421 、第二層1422 及第三層1423 各自可包含第一有機材料層1521 、第二有機電介質材料層1522 及第三有機電介質材料層1523 ，以及至少一導電路線154，其包含至少一第一導電跡線1561 、至少一第二導電跡線1562 及至少一第三導電跡線1563 ，其中，至少一第一導電通孔1581 電氣連接至少一第一導電跡線1561 和至少一第二導電跡線1562 ，以及其中，至少一第二導電通孔1582 電氣連接至少一第二導電跡線1562 和至少一第三導電跡線1563 。在一具體實施例中，至少一第一導電跡線1561 可具有約8至15微米的厚度TLT 。在圖示於圖7的又一具體實施例中，在有機電介質層中之一者(圖示為第一有機電介質層1521 )中的導電跡線(圖示為導電跡線1561a 及1561b )可具有約8微米或更大的線寬L，以及約8微米或更大的線間距離S。至少一導電跡線1561 、1562 、1563 與至少一導電通孔1582 、1583 可由任何合適導電材料製成，包括但不限於：金屬，例如銅、銀、鎳、金及鋁、彼等之合金、及類似者。導電通孔1582 、1583 可由本技藝所習知的任何合適製程形成，包括但不限於：經微影界定之通孔、零失準通孔、自對準通孔、或其類似者。在一具體實施例中，如圖1所示，例如薄膜電容器的至少一被動組件124可形成於電子中介層110的下區段140中。
如前述，電子中介層110可為有機中介件，意指電子中介層110使用基於有機材料作為它的電介質層。這些有機電介質材料可為由有機基質與填料粒子組成的合成物。有機基質可包含任何合適聚合物，包括但不限於：環氧化物聚合物、聚醯亞胺、及其類似者。在一具體實施例中，有機電介質材料可為增層膜(buildup film)，如本技藝所習知的，它可層壓於晶圓或玻璃面板(或任何其他載體基板)上。在另一具體實施例中，可供給液體形式的有機電介質材料，然後在旋塗製程(例如，用於圓晶圓格式載體)中通過噴嘴塗佈，或藉由狹縫塗層(例如，用於方形格式面板)。有機電介質材料可具有約9至25ppm/°C的熱膨脹係數且可具有約1至20GPa的彈性模數。應瞭解，有機電介質材料不需要為光可成像。填料粒子可為任何合適填料，包括但不限於：二氧化矽粒子、摻碳氧化物粒子、各種習知低k電介質粒子(電介質常數小於約3.6)、及其類似者。
進一步如圖1所示，電子中介層110可進一步包括：在中間區段160內的高密度裝置對裝置導電路線240，其提供第一積體電路裝置1801 與第二積體電路裝置1802 之間的電氣通訊。圖8提供有八層中間區段160(亦即，層1621 至1628 )之高密度裝置對裝置導電路線240的更近視圖。高密度裝置對裝置導電路線240在製造電子中介層110之中間區段160期間由導電跡線1761 至1768 及導電通孔1781 至1788 製成。進一步如圖8所示，高密度裝置對裝置導電路線240可包括用於電氣互連電子中介層110之上區段120及下區段140(參考圖1)的高密度垂直互連件240v(例如，堆疊通孔)。
圖9至圖13沿著圖8之直線9-9繪出高密度裝置對裝置導電跡線1761 至1768 的潛在組態。在一具體實施例中，如圖9所示，所有高密度裝置對裝置導電跡線1761 至1768 可使用於傳訊，且組織成為有序橫列及直行。在另一具體實施例中，如圖10所示，所有高密度裝置對裝置導電跡線1761 至1768 可使用於傳訊，且組織成為交錯組態。在一具體實施例中，如圖11所示，高密度裝置對裝置導電跡線1761 至1768 組織成為有序橫列及直行，其中高密度裝置對裝置導電跡線1761 、1763 、1765 及1767 使用於傳訊，且高密度裝置對裝置導電跡線1762 、1764 、1766 及1768 使用於接地/屏蔽。在一具體實施例中，如圖12所示，高密度裝置對裝置導電跡線1761 至1768 組織成為有序橫列，其中高密度裝置對裝置導電跡線1761 、1763 、1765 及1767 使用於傳訊，且形成高密度裝置對裝置導電跡線1762 、1764 、1766 及1768 用來作為接地平面。在另一具體實施例中，如圖13所示，所有高密度裝置對裝置導電跡線1761 、1762 、1764 、1765 、1767 及1768 可使用於傳訊，且組織成為交錯組態，以及形成高密度裝置對裝置導電跡線1763 及1766 用來作為接地平面。
再參考圖1，晶粒側裝置對中介層互連件190在高密度裝置對裝置導電路線240上面的間距可比不在高密度裝置對裝置導電路線240上面的晶粒側裝置對中介層互連件190更細。在一具體實施例中，晶粒側裝置對中介層互連件190在高密度裝置對裝置導電路線240上的間距可在約20至55微米之間。熟諳此藝者應瞭解，可實作間距平移。也應瞭解，晶粒側裝置對中介層互連件190可為細間距的全陣列或約20至110微米之間距的組合。
如圖14至圖18所示，中間區段160可具有有增加厚度的至少一導電跡線176a，這允許在中間區段160的數個薄層(圖示為圖1的層1621 、1622 、1623 、及/或1624 )內的一般/概略佈線。在一具體實施例中，在形成高密度裝置對裝置導電路線240(參考圖1)的區域外可形成加厚導電跡線176a(在此被稱為「一般佈線區」)。在一具體實施例中，在中間區段160中的加厚導電跡線176a可用厚/薄技術形成，如美國專利申請案公開號：2018/0331003 A1所述。在使用此一厚/薄技術時，加厚導電跡線176a在這些區域中的厚度可增加約1至7微米，導致較短的導電通孔1781 厚約0.5至3微米，如圖14所示(右邊圖示未增厚的導電跡線1761 ，以及左邊圖示增厚的導電跡線176a)。在另一具體實施例中，如圖15所示，通孔形成製程可形成橫越整個導電跡線1762 的導電通孔1782 以形成通孔/跡線分路244。這允許通孔/跡線分路244有大體等於電介質材料層1722 之厚度的厚度且仍維持在最小關鍵尺寸。通孔/跡線分路244的形成可用習知經微影界定之通孔技術、零失準通孔形成技術、自對準通孔形成技術、或其類似者。進一步如圖15所示，熟諳此藝者應瞭解，電介質材料層1741 可覆蓋通孔/跡線分路244以抑制電氣短路。
如圖16所示，藉由在通孔/跡線分路244上形成另一導電跡線(亦即，第一導電跡線1761 )(參考圖15)以形成加厚通孔/跡線分路246，可進一步加厚通孔/跡線分路244。導電跡線1761 相對於通孔/跡線分路244(參考圖15)可加寬，如圖17所示，以考慮到任何對位/對齊誤差。在另一具體實施例中，如圖18所示，通孔形成製程可形成橫越加厚通孔/跡線分路246的導電通孔1781 (參考圖17)以形成雙通孔/跡線分路248。這允許雙通孔/跡線分路248有實質等於兩個電介質材料層1721 及1722 之厚度的厚度，且仍維持在最小關鍵尺寸。
應瞭解，導電跡線增厚製程不限於如說明圖14至圖18時所述在高密度裝置對裝置導電路線240以外的區域(參考圖1)，它也可使用於高密度裝置對裝置導電路線240內。如圖19所示，該等高密度裝置對裝置導電路線可在兩個電介質層1722 /1723 及1725 /1726 內延伸，亦即，兩個實際電介質層，以形成複數個加厚高密度裝置對裝置導電跡線242。這導致可在減少的輸入/輸出層數與減少的損耗之間取得平衡。也如圖19所示，接地平面GP1、GP2及GP3可分離加厚高密度裝置對裝置導電跡線242的層。在圖示於圖20的又一具體實施例中，可能只加厚高密度裝置對裝置導電跡線240的一部份以例如輸送全球系統訊號及/或具有特別較低損耗(亦即，較低電阻)的跡線。如圖示，可形成單一加厚跡線242且甚至可延伸穿過圖示為接地平面GP的至少一接地平面。
在如圖21所示的又一具體實施例中，圖1的至少一焊盤側積體電路裝置200可嵌入電子中介層110的下區段140(圖示為第一焊盤側積體電路裝置2001 與第二焊盤側積體電路裝置2002 )。在一具體實施例中，第一焊盤側積體電路裝置2001 及/或第二焊盤側積體電路裝置2002 的第一表面202可與電子中介層110之下區段140的外表面148實質在同一個平面中。在圖示具體實施例中，第一焊盤側積體電路裝置2001 與第二焊盤側積體電路裝置2002 各自可為有例如附著焊球之複數個裝置對基板互連件232的主動裝置，其中，裝置對基板互連件232可與在第一焊盤側積體電路裝置2001 內以及在第二焊盤側積體電路裝置2002 內的積體電路(未圖示)電氣通訊。如圖21所示，垂直高密度互連件240v可用來使該等晶粒側積體電路裝置中之至少一者與該等焊盤側積體電路裝置中之至少一者電氣連接，圖中顯示晶粒側積體電路裝置1802 、1803 及1804 連接至第一焊盤側積體電路裝置2001 ，以及晶粒側積體電路裝置1805 、1806 及1807 連接至第二焊盤側積體電路裝置2002 。熟諳此藝者應瞭解，為了與其電氣接觸，垂直高密度互連件240v的連接可用在第一焊盤側積體電路裝置2001 及第二焊盤側積體電路裝置2002 之背側204上的穿矽通孔(未圖示)。進一步如圖21所示，第一晶粒側積體電路裝置1801 可用高密度裝置對裝置導電路線2401 電氣連接至第二晶粒側積體電路裝置1802 ，第四晶粒側積體電路裝置1804 可用高密度裝置對裝置導電路線2402 電氣連接至第五晶粒側積體電路裝置1805 ，以及第七晶粒側積體電路裝置1807 可用高密度裝置對裝置導電路線2403 電氣連接至第八晶粒側積體電路裝置1808 。應瞭解，積體電路裝置利用高密度裝置對裝置導電路線的互連不限於晶粒側積體電路裝置。如圖22所示，在電子中介層110的中間區段160內，第一焊盤側積體電路裝置2001 可用高密度裝置對裝置導電路線2402 電氣連接至第二焊盤側積體電路裝置2002 。
儘管本說明的前述具體實施例圖示單一中間區段160，然而該等具體實施例不受限於此。例如，如圖23所示，電子中介層110可具有多個中間區段(圖示為第一中間區段1601 與第二中間區段1602 )。第一中間區段1601 與第二中間區段1602 可由中央區段260隔開，中央區段260可用在說明上區段120及/或下區段140時提及的方式製造，且可具有形成第一中間區段1601 與第二中間區段1602 之電氣連接的導電路線262。
儘管該等晶粒側積體電路裝置及該等焊盤側積體電路裝置可為個別的矽積體電路裝置，然而本說明的具體實施例不受限於此。在一特定具體實施例中，該等晶粒側積體電路裝置及該等焊盤側積體電路裝置中之至少一者可為本說明之一具體實施例的較小版本。
圖24圖示根據本說明之一實作的電子或運算裝置300。運算裝置300可包括有板體302設置於其中的殼體301。運算裝置300可包括許多積體電路組件，包括但不限於：處理器304、至少一通訊晶片306A、306B、揮發性記憶體308(例如，DRAM)、非揮發性記憶體310(例如，ROM)、快閃記憶體312、圖形處理器或CPU 314、數位訊號處理器(未圖示)、密碼處理器(未圖示)、晶片組316、天線、顯示器(觸控螢幕顯示器)、觸控螢幕控制器、電池、聲頻編碼解碼器(未圖示)、視頻編碼解碼器(未圖示)、功率放大器(AMP)、全球定位系統(GPS)裝置、羅盤、加速計(未圖示)、陀螺儀(未圖示)、揚聲器、攝影機、以及大容量儲存裝置(未圖示)(例如，硬式磁碟機、光碟(CD)、數位光碟(DVD)等等)。該等積體電路組件中之任一者可物理及電氣耦接至板體302。在有些實作中，該等積體電路組件中之至少一者可為處理器304的一部份。
該通訊晶片致能用於傳輸資料進出運算裝置的無線通訊。用語「無線」及其衍生詞可用來描述通過非固體媒體可利用調變電磁輻射來溝通資料的電路、裝置、系統、方法、技術、通訊通道等等。該用語不意謂相關裝置不包含任何接線，然而在有些具體實施例中，它們可能沒有。該通訊晶片或裝置可實作許多無線標準或協定中之任一者，包括但不限於：Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、彼等之衍生物、以及指定作為3G、4G、5G及以上的任何其他無線協定。該運算裝置可包括複數個通訊晶片。例如，第一通訊晶片可專用於較短程的無線通訊，例如Wi-Fi及藍芽，以及第二通訊晶片可專用於較長程的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
用語「處理器」可指處理來自暫存器及/或記憶體之電子資料以將該電子資料轉換成可存入暫存器及/或記憶體之其他電子資料的任何裝置或裝置之一部份。
該等積體電路組件中之至少一者可包括含有電子中介層的積體電路封裝，該電子中介層包含：有兩層至四層的一上區段，其中，各層包含一有機材料層以及包含至少一導電跡線和至少一導電通孔的至少一導電路線；有兩層至四層的一下區段，其中，各層包含一有機材料層以及包含至少一導電跡線和至少一導電通孔的至少一導電路線；以及在該上區段與該下區段之間的一中間區段，其中，該中間區段包含達八層，其中，各層包含一有機材料以及包含至少一導電跡線和至少一導電通孔的至少一導電路線，以及其中，該中間區段之各層的一厚度比該上區段中之任一層的一厚度薄而且比該下區段中之任一層的一厚度薄；以及電氣附接至該電子中介層之該上區段的複數個晶粒側積體電路裝置。
在各種實作中，該運算裝置可為膝上型電腦、小型筆記型電腦、筆記型電腦、超輕薄電腦、智慧型手機、平板、個人數位助理(PDA)、迷你行動型個人電腦(ultra mobile PC)、行動電話、桌上型電腦、伺服器、列表機、掃描器、監視器、機上盒、娛樂控制單元、數位攝影機、可攜式音樂播放器、或數位錄影機。在進一步的實作中，該運算裝置可為處理資料的任何其他電子裝置。
應瞭解，本說明的主題不一定受限於圖示於圖1至圖24的特定應用。熟諳此藝者應瞭解，主題可應用於其他積體電路裝置和組裝應用，以及任何適當電子應用。
下列實施例有關於進一步具體實施例以及該等實施例的細節可使用於一或多個具體實施例的任何一處，其中，實施例1為一種電子中介層，其包含：有兩層至四層的一上區段，其中，各層包含一有機材料層以及包含至少一導電跡線和至少一導電通孔的至少一導電路線；有兩層至四層的一下區段，其中，各層包含一有機材料層以及包含至少一導電跡線和至少一導電通孔的至少一導電路線；以及 在該上區段與該下區段之間的一中間區段，其中，該中間區段包含達八層，其中，各層包含一有機材料以及包含至少一導電跡線和至少一導電通孔的至少一導電路線，以及其中，該中間區段之各層的一厚度比該上區段中之任一層的一厚度薄而且比該下區段中之任一層的一厚度薄。
在實施例2中，實施例1的主題可視需要包括：該上區段之各層的厚度在約13至40微米之間，其中，該上區段之各層的厚度在約13至40微米之間，以及其中，該中間區段之各層的厚度在約1.5至9微米之間。
在實施例3中，實施例1或者是2的主題可視需要包括：該上區段之該至少一導電跡線包含：有約8微米或更大之一寬度、約8微米或更大之一間隔以及8至15微米之一厚度的複數條導電跡線；其中，該下區段之該至少一導電跡線包含：有約8微米或更大之一寬度、約8微米或更大之一間隔以及8至15微米之一厚度的複數條導電跡線；以及其中，該中間區段之該至少一導電跡線包含：有約0.75微米至3微米之一寬度、約0.75微米至3微米之一間隔、以及0.5微米至4微米之一厚度的複數條導電跡線，以及其中，該至少一導電通孔有約1至6微米的一厚度。
在實施例4中，實施例1至3中之任一的主題可視需要包括：在該中間區段內的至少一高密度裝置對裝置導電路線。
在實施例5中，實施例1至4中之任一的主題可視需要包括：該中間區段的至少一導電跡線有一增加厚度。
在實施例6中，實施例1至5中之任一的主題可視需要包括：形成於該上區段與該下區段中之至少一者之中的至少一電容器。
在實施例7中，實施例1至6中之任一的主題可視需要包括：該上區段、該中間區段及該下區段中之任一者的有機材料層有約9至25ppm/°C的一熱膨脹係數以及約1至20GPa的一彈性模數。
實施例8為一種包含電子中介層的積體電路封裝，該電子中介層包含有兩層至四層的一上區段，其中，各層包含一有機材料層以及包含至少一導電跡線和至少一導電通孔的至少一導電路線；有兩層至四層的一下區段，其中，各層包含一有機材料層以及包含至少一導電跡線和至少一導電通孔的至少一導電路線；以及在該上區段與該下區段之間的一中間區段，其中，該中間區段包含達八層，其中，各層包含一有機材料以及包含至少一導電跡線和至少一導電通孔的至少一導電路線，以及其中，該中間區段之各層的一厚度比該上區段中之任一層的一厚度薄而且比該下區段中之任一層的一厚度薄；以及電氣附接至該電子中介層之該上區段的複數個晶粒側積體電路裝置。
在實施例9中，實施例8的主題可視需要包括：該上區段之各層的厚度在約13至40微米之間，其中，該上區段之各層的厚度在約13至40微米之間，以及其中，該中間區段之各層的厚度在約1.5至9微米之間。
在實施例10中，實施例8或者是9的主題可視需要包括：該上區段之該至少一導電跡線包含：有約8微米或更大之一寬度、約8微米或更大之一間隔以及8至15微米之一厚度的複數條導電跡線；其中，該下區段之該至少一導電跡線包含：有約8微米或更大之一寬度、約8微米或更大之一間隔以及8至15微米之一厚度的複數條導電跡線；以及其中，該中間區段之該至少一導電跡線包含：有約0.75微米至3微米之一寬度、約0.75微米至3微米之一間隔、以及0.5微米至4微米之一厚度的複數條導電跡線，以及其中，該至少一導電通孔有約1至6微米的一厚度。
在實施例11中，實施例8至10中之任一的主題可視需要包括：在該中間區段內的至少一高密度裝置對裝置導電路線，其電氣互連該等複數個晶粒側積體電路裝置中之一晶粒側積體電路裝置與該等複數個晶粒側積體電路裝置中之另一晶粒側積體電路裝置。
在實施例12中，實施例8至11中之任一的主題可視需要包括：該中間區段的至少一導電跡線有一增加厚度。
在實施例13中，實施例8至12中之任一的主題可視需要包括：電氣附接至該電子中介層之該下區段的至少一焊盤側積體電路裝置。
在實施例14中，實施例13的主題可視需要包括：該至少一焊盤側積體電路裝置包含複數個焊盤側積體電路裝置；以及進一步包含：在該中間區段內的至少一高密度裝置對裝置導電路線，其電氣互連該等複數個焊盤側積體電路裝置中之一焊盤側積體電路裝置與該等複數個焊盤側積體電路裝置中之另一焊盤側積體電路裝置。
在實施例15中，實施例13的主題可視需要包括：嵌入該電子中介層之該下區段的至少一焊盤側積體電路裝置。
在實施例16中，實施例15的主題可視需要包括：該至少一焊盤側積體電路裝置包含複數個焊盤側積體電路裝置；以及進一步包含：在該中間區段內的至少一高密度裝置對裝置導電路線，其電氣互連該等複數個焊盤側積體電路裝置中之一焊盤側積體電路裝置與該等複數個焊盤側積體電路裝置中之另一焊盤側積體電路裝置。
實施例17為一種電子系統，其包含一板體與電氣附接至該板體的一積體電路封裝，其中，該積體電路封裝包含一電子中介層，該電子中介層包含：有兩層至四層的一上區段，其中，各層包含一有機材料層以及包含至少一導電跡線和至少一導電通孔的至少一導電路線；有兩層至四層的一下區段，其中，各層包含一有機材料層以及包含至少一導電跡線和至少一導電通孔的至少一導電路線；以及在該上區段與該下區段之間的一中間區段，其中，該中間區段包含達八層，其中，各層包含一有機材料以及包含至少一導電跡線和至少一導電通孔的至少一導電路線，以及其中，該中間區段之各層的一厚度比該上區段中之任一層的一厚度薄而且比該下區段中之任一層的一厚度薄；以及電氣附接至該電子中介層之該上區段的複數個晶粒側積體電路裝置。
在實施例18中，實施例17的主題可視需要包括：該上區段之各層的厚度在約13至40微米之間，其中，該上區段之各層的厚度在約13至40微米之間，以及其中，該中間區段之各層的厚度在約1.5至9微米之間。
在實施例19中，實施例17或者是18的主題可視需要包括：該上區段之該至少一導電跡線包含：有約8微米或更大之一寬度、約8微米或更大之一間隔以及8至15微米之一厚度的複數條導電跡線；其中，該下區段之該至少一導電跡線包含：有約8微米或更大之一寬度、約8微米或更大之一間隔以及8至15微米之一厚度的複數條導電跡線；以及其中，該中間區段之該至少一導電跡線包含：有約0.75微米至3微米之一寬度、約0.75微米至3微米之一間隔、以及0.5微米至4微米之一厚度的複數條導電跡線，以及其中，該至少一導電通孔有約1至6微米的一厚度。
在實施例20中，實施例17至19中之任一的主題可視需要包括：在該中間區段內的至少一高密度裝置對裝置導電路線，其電氣互連該等複數個晶粒側積體電路裝置中之一晶粒側積體電路裝置與該等複數個晶粒側積體電路裝置中之另一晶粒側積體電路裝置。
在實施例21中，實施例17至20中之任一的主題可視需要包括：該中間區段的至少一導電跡線有一增加厚度。
在實施例22中，實施例17至21中之任一的主題可視需要包括：電氣附接至該電子中介層之該下區段的至少一焊盤側積體電路裝置。
在實施例23中，實施例22的主題可視需要包括：該至少一焊盤側積體電路裝置包含複數個焊盤側積體電路裝置；以及進一步包含：在該中間區段內的至少一高密度裝置對裝置導電路線，其電氣互連該等複數個焊盤側積體電路裝置中之一焊盤側積體電路裝置與該等複數個焊盤側積體電路裝置中之另一焊盤側積體電路裝置。
在實施例24中，實施例22的主題可視需要包括：嵌入該電子中介層之該下區段的至少一焊盤側積體電路裝置。
在實施例25中，實施例24的主題可視需要包括：該至少一焊盤側積體電路裝置包含複數個焊盤側積體電路裝置；以及進一步包含：在該中間區段內的至少一高密度裝置對裝置導電路線，其電氣互連該等複數個焊盤側積體電路裝置中之一焊盤側積體電路裝置與該等複數個焊盤側積體電路裝置中之另一焊盤側積體電路裝置。
因此，已詳述本發明的數個具體實施例，然而應瞭解，由隨附專利請求項界定的本發明不受限於提及於以上說明的特定細節，因為顯然有可能有許多變體而不脫離本發明的精神或範疇。
100:積體電路封裝 110:電子中介層 120:上區段 1221 :第一層 1222 :第二層 124:被動組件 1321 :第一有機電介質材料層 1322 :第二有機電介質材料層 134:導電路線 1361 :第一導電跡線 1361a ,1361b :第一導電跡線 1362 :第二導電跡線 138:導電通孔 140:下區段 1421 :第一層 1422 :第二層 1423 :第三層 148:外表面 1521 :第一有機電介質材料層 1522 :第二有機電介質材料層 1523 :第三有機電介質材料層 154:導電路線 1561 :第一導電跡線 1561a ,1561b :導電跡線 1562 :第二導電跡線 1563 :第三導電跡線 1581 :第一導電通孔 1582 :第二導電通孔 1583 :導電通孔 160:中間區段 1601 :第一中間區段 1602 :第二中間區段 1621 至1628 :層 1721 至1724 :有機電介質材料層 174:導電路線 1741 :電介質材料層 1761 至1764 :導電跡線 1761 至1768 :導電跡線 176a:導電跡線 1761a ,1761b :導電跡線 1781 至1784 :導電通孔 1781 至1788 :導電通孔 1801 :第一晶粒側積體電路裝置 1802 :第二晶粒側積體電路裝置 1802 至1808 :晶粒側積體電路裝置 182:模料 190:晶粒側裝置對中介層互連件 192:外部互連件 200:焊盤側積體電路裝置 2001 :第一焊盤側積體電路裝置 2002 :第二焊盤側積體電路裝置 202:第一表面 204:背側 210:焊盤側裝置對中介層互連件 232:裝置對基板互連件 240,2401 ,2402 ,2403 :高密度裝置對裝置導電路線 240v:高密度垂直互連件 242:加厚高密度裝置對裝置導電跡線 244:通孔/跡線分路 246:加厚通孔/跡線分路 248:雙通孔/跡線分路 260:中央區段 262:導電路線 300:電子或運算裝置 301:殼體 302:板體 304:處理器 306A,306B:通訊晶片 308:揮發性記憶體 310:非揮發性記憶體 312:快閃記憶體 314:圖形處理器或CPU 316:晶片組 GP,GP1,GP2,GP3:接地平面 L:線寬 S:線間距離 TL ,TM ,TMT ,TMV ,TU ,TUT :厚度
特別指出本揭示內容的主題且清楚主張於本專利說明書的結論部份中。從以下說明及隨附專利請求項結合附圖可更加完整地明白本揭示內容的前述及其他特徵。應瞭解，這些附圖僅描繪根據本揭示內容的數個具體實施例，因此，不應被認為是要限制其範疇。本揭示內容將通過使用附圖以額外的特殊性及細節來描述，致使可更容易確定本揭示內容的優點，其中：
圖1的剖面側視圖根據本說明之一具體實施例圖示一積體電路封裝。
圖2的剖面側視圖根據本說明之一具體實施例圖示圖1之電子中介層的上區段。
圖3根據本說明之一具體實施例圖示沿著圖2之直線3-3繪出的剖面側視圖。
圖4的剖面側視圖根據本說明之一具體實施例圖示圖1之電子中介層的中間區段。
圖5根據本說明之一具體實施例圖示沿著圖4之直線5-5繪出的剖面側視圖。
圖6的剖面側視圖根據本說明之一具體實施例圖示圖1之電子中介層的下區段。
圖7根據本說明之一具體實施例圖示沿著圖6之直線7-7繪出的剖面側視圖。
圖8根據本說明之一具體實施例圖示高密度裝置對裝置導電路線的剖面側視圖。
圖9至圖13的剖面側視圖根據本說明之數個具體實施例圖示高密度裝置對裝置導電路線的各種組態。
圖14至圖18的剖面側視圖根據本說明之數個具體實施例圖示有增厚中間區段之導電跡線的各種組態。
圖19及圖20的剖面側視圖根據本說明之數個具體實施例圖示有增厚高密度裝置對裝置導電路線的各種組態。
圖21的剖面側視圖根據本說明之一具體實施例圖示一積體電路封裝。
圖22的剖面側視圖根據本說明之另一具體實施例圖示一積體電路封裝。
圖23的剖面側視圖根據本說明之又一具體實施例圖示一積體電路封裝。
圖24圖示根據本說明之一具體實施例的電子系統。
100:積體電路封裝
110:電子中介層
120:上區段
1221 :第一層
1222 :第二層
124:被動組件
140:下區段
1421 :第一層
1422 :第二層
1423 :第三層
160:中間區段
1621 至1624 :層
1801 :第一晶粒側積體電路裝置
1802 :第二晶粒側積體電路裝置
182:模料
190:晶粒側裝置對中介層互連件
192:外部互連件
200:焊盤側積體電路裝置
210:焊盤側裝置對中介層互連件
240:高密度裝置對裝置導電路線

Claims (25)

  1. 一種電子中介層，其包含： 具有兩層至四層的一上區段，其中，各層包含一有機材料層以及包含至少一導電跡線和至少一導電通孔的至少一導電路線； 具有兩層至四層的一下區段，其中，各層包含一有機材料層以及包含至少一導電跡線和至少一導電通孔的至少一導電路線；以及 在該上區段與該下區段之間的一中間區段，其中，該中間區段包含達八層，其中，各層包含一有機材料以及包含至少一導電跡線和至少一導電通孔的至少一導電路線，以及其中，該中間區段之各層的一厚度比該上區段中之任一層的一厚度薄而且比該下區段中之任一層的一厚度薄。
  2. 如請求項1之電子中介層，其中，該上區段之各層的厚度在約13至40微米之間，其中，該上區段之各層的厚度在約13至40微米之間，以及其中，該中間區段之各層的厚度在約1.5至9微米之間。
  3. 如請求項1之電子中介層，其中，該上區段之該至少一導電跡線包含：有約8微米或更大之一寬度、約8微米或更大之一間隔以及8至15微米之一厚度的複數條導電跡線；其中，該下區段之該至少一導電跡線包含：有約8微米或更大之一寬度、約8微米或更大之一間隔以及8至15微米之一厚度的複數條導電跡線；以及其中，該中間區段之該至少一導電跡線包含：有約0.75微米至3微米之一寬度、約0.75微米至3微米之一間隔、以及0.5微米至4微米之一厚度的複數條導電跡線，以及其中，該至少一導電通孔有約1至6微米的一厚度。
  4. 如請求項1之電子中介層，其進一步包含：在該中間區段內的至少一高密度裝置對裝置導電路線。
  5. 如請求項1之電子中介層，其中，該中間區段的至少一導電跡線具有一經增加之厚度。
  6. 如請求項1之電子中介層，其進一步包含：在該上區段與該下區段中之至少一者內的至少一電容器。
  7. 如請求項1之電子中介層，其中，該上區段、該中間區段及該下區段中之任一者的該有機材料層有約9至25ppm/°C的一熱膨脹係數，以及約1至20GPa的一彈性模數。
  8. 一種積體電路封裝，其包含： 一種電子中介層，其包含： 具有兩層至四層的一上區段，其中，各層包含一有機材料層以及包含至少一導電跡線和至少一導電通孔的至少一導電路線； 具有兩層至四層的一下區段，其中，各層包含一有機材料層以及包含至少一導電跡線和至少一導電通孔的至少一導電路線；以及 在該上區段與該下區段之間的一中間區段，其中，該中間區段包含達八層，其中，各層包含一有機材料以及包含至少一導電跡線和至少一導電通孔的至少一導電路線，以及其中，該中間區段之各層的一厚度比該上區段中之任一層的一厚度薄而且比該下區段中之任一層的一厚度薄；以及 電氣附接至該電子中介層之該上區段的複數個晶粒側積體電路裝置。
  9. 如請求項8之積體電路封裝，其中，該上區段之各層的厚度在約13至40微米之間，其中，該上區段之各層的厚度在約13至40微米之間，以及其中，該中間區段之各層的厚度在約1.5至9微米之間。
  10. 如請求項8之積體電路封裝，其中，該上區段之該至少一導電跡線包含：有約8微米或更大之一寬度、約8微米或更大之一間隔以及8至15微米之一厚度的複數條導電跡線；其中，該下區段之該至少一導電跡線包含：有約8微米或更大之一寬度、約8微米或更大之一間隔以及8至15微米之一厚度的複數條導電跡線；以及其中，該中間區段之該至少一導電跡線包含：有約0.75微米至3微米之一寬度、約0.75微米至3微米之一間隔、以及0.5微米至4微米之一厚度的複數條導電跡線，以及其中，該至少一導電通孔有約1至6微米的一厚度。
  11. 如請求項8之積體電路封裝，其進一步包含：在該中間區段內的至少一高密度裝置對裝置導電路線，其電氣互連該等複數個晶粒側積體電路裝置中之一晶粒側積體電路裝置與該等複數個晶粒側積體電路裝置中之另一晶粒側積體電路裝置。
  12. 如請求項8之積體電路封裝，其中，該中間區段的至少一導電跡線具有一經增加之厚度。
  13. 如請求項8之積體電路封裝，其進一步包含：電氣附接至該電子中介層之該下區段的至少一焊盤側積體電路裝置。
  14. 如請求項13之積體電路封裝，其中，該至少一焊盤側積體電路裝置包含複數個焊盤側積體電路裝置；以及進一步包含：在該中間區段內的至少一高密度裝置對裝置導電路線，其電氣互連該等複數個焊盤側積體電路裝置中之一焊盤側積體電路裝置與該等複數個焊盤側積體電路裝置中之另一焊盤側積體電路裝置。
  15. 如請求項13之積體電路封裝，其中，該至少一焊盤側積體電路裝置嵌入該電子中介層之該下區段。
  16. 如請求項15之積體電路封裝，其中，該至少一焊盤側積體電路裝置包含複數個焊盤側積體電路裝置；以及進一步包含：在該中間區段內的至少一高密度裝置對裝置導電路線，其電氣互連該等複數個焊盤側積體電路裝置中之一焊盤側積體電路裝置與該等複數個焊盤側積體電路裝置中之另一焊盤側積體電路裝置。
  17. 一種電子系統，其包含： 一板體；以及 電氣附接至該板體的一積體電路封裝，其中，該積體電路封裝包含： 一電子中介層，其包含：具有兩層至四層的一上區段，其中，各層包含一有機材料層以及包含至少一導電跡線和至少一導電通孔的至少一導電路線；具有兩層至四層的一下區段，其中，各層包含一有機材料層以及包含至少一導電跡線和至少一導電通孔的至少一導電路線；以及在該上區段與該下區段之間的一中間區段，其中，該中間區段包含達八層，其中，各層包含一有機材料以及包含至少一導電跡線和至少一導電通孔的至少一導電路線，以及其中，該中間區段之各層的一厚度比該上區段中之任一層的一厚度薄而且比該下區段中之任一層的一厚度薄；以及 電氣附接至該電子中介層之該上區段的複數個晶粒側積體電路裝置。
  18. 如請求項17之電子系統，其中，該上區段之各層的厚度在約13至40微米之間，其中，該上區段之各層的厚度在約13至40微米之間，以及其中，該中間區段之各層的厚度在約1.5至9微米之間。
  19. 如請求項17之電子系統，其中，該上區段之該至少一導電跡線包含：有約8微米或更大之一寬度、約8微米或更大之一間隔以及8至15微米之一厚度的複數條導電跡線；其中，該下區段之該至少一導電跡線包含：有約8微米或更大之一寬度、約8微米或更大之一間隔以及8至15微米之一厚度的複數條導電跡線；以及其中，該中間區段之該至少一導電跡線包含：有約0.75微米至3微米之一寬度、約0.75微米至3微米之一間隔、以及0.5微米至4微米之一厚度的複數條導電跡線，以及其中，該至少一導電通孔有約1至6微米的一厚度。
  20. 如請求項17之電子系統，其進一步包含：在該中間區段內的至少一高密度裝置對裝置導電路線，其電氣互連該等複數個晶粒側積體電路裝置中之一晶粒側積體電路裝置與該等複數個晶粒側積體電路裝置中之另一晶粒側積體電路裝置。
  21. 如請求項17之電子系統，其中，該中間區段的至少一導電跡線具有一經增加之厚度。
  22. 如請求項17之電子系統，其進一步包含：電氣附接至該電子中介層之該下區段的至少一焊盤側積體電路裝置。
  23. 如請求項22之電子系統，其中，該至少一焊盤側積體電路裝置包含複數個焊盤側積體電路裝置；以及進一步包含：在該中間區段內的至少一高密度裝置對裝置導電路線，其電氣互連該等複數個焊盤側積體電路裝置中之一焊盤側積體電路裝置與該等複數個焊盤側積體電路裝置中之另一焊盤側積體電路裝置。
  24. 如請求項22之電子系統，其中，該至少一焊盤側積體電路裝置嵌入該電子中介層之該下區段。
  25. 如請求項24之電子系統，其中，該至少一焊盤側積體電路裝置包含複數個焊盤側積體電路裝置；以及進一步包含：在該中間區段內的至少一高密度裝置對裝置導電路線，其電氣互連該等複數個焊盤側積體電路裝置中之一焊盤側積體電路裝置與該等複數個焊盤側積體電路裝置中之另一焊盤側積體電路裝置。
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