TW202125548A - 基於奈米線結構之製造方法和包含該結構的電容陣列組件 - Google Patents

基於奈米線結構之製造方法和包含該結構的電容陣列組件 Download PDF

Info

Publication number
TW202125548A
TW202125548A TW109132388A TW109132388A TW202125548A TW 202125548 A TW202125548 A TW 202125548A TW 109132388 A TW109132388 A TW 109132388A TW 109132388 A TW109132388 A TW 109132388A TW 202125548 A TW202125548 A TW 202125548A
Authority
TW
Taiwan
Prior art keywords
layer
nanowire
conductive
nanowires
conductive material
Prior art date
Application number
TW109132388A
Other languages
English (en)
Inventor
薩巴 朱利安 艾爾
福瑞迪瑞克 維諾恩
蓋 派瑞特
Original Assignee
日商村田製作所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商村田製作所股份有限公司 filed Critical 日商村田製作所股份有限公司
Publication of TW202125548A publication Critical patent/TW202125548A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D1/00—Electroforming
    • C25D1/006—Nanostructures, e.g. using aluminium anodic oxidation templates [AAO]
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D1/00—Electroforming
    • C25D1/04—Wires; Strips; Foils
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D11/00—Electrolytic coating by surface reaction, i.e. forming conversion layers
    • C25D11/02—Anodisation
    • C25D11/022—Anodisation on selected surface areas
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D11/00—Electrolytic coating by surface reaction, i.e. forming conversion layers
    • C25D11/02—Anodisation
    • C25D11/04—Anodisation of aluminium or alloys based thereon
    • C25D11/045—Anodisation of aluminium or alloys based thereon for forming AAO templates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H01G4/306—Stacked capacitors made by thin film techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/38—Multiple capacitors, i.e. structural combinations of fixed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
    • Y02E60/13—Energy storage using capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Electrochemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

藉由在基板（10-20）上形成導電材料島狀物（30a、30b）且在導電島狀物之間的空間（35）中形成導電犧牲層(40)來製造奈米線結構（5）。所述導電島狀物（30a、30b）包括陽極蝕刻阻障層（30）。在所述導電島狀物及犧牲層上方形成可陽極化層（50），且將其陽極化以形成多孔模板（60）。在該多孔模板之上覆所述導電島狀物（30a、30b）之區域（A）中形成奈米線（70）。移除該多孔模板及犧牲層而留下包含連接至充當電流收集器之各別導電島狀物（30a、30b）的奈米線之獨立群組的奈米線結構（5）。在所述奈米線之不同群組上方形成導電層及絕緣層之各別堆疊以形成彼此電隔離之各別電容器。可因此形成包含形成於奈米線上方之獨立電容器之陣列的單片組件。

Description

基於奈米線結構之製造方法和包含該結構的電容陣列組件
本發明係關於整合之領域，且更特定言之，係關於製造整合的基於奈米線的結構之方法及整合此類基於奈米線的結構之多電容組件，以及使用此類方法製造之電容陣列組件。
已開發用於將被動組件整合在矽中之技術。舉例而言，由Murata Integrated Passive Solutions開發之PICS技術使得能夠將高密度電容組件整合至矽基板中。根據此技術，可將數十或甚至數百個被動組件有效地整合於矽晶粒中。
在P. Banerjee等人之題為「Nanotubular metal-insulator-metal capacitor arrays for energy storage」的研究（發表於Natural Nanotechnology，第4卷第5期，292-26頁，2009年5月）中描述一種形成於諸如多孔陽極氧化鋁（porous anodic alumina；AAO）之多孔陽極材料中的金屬-絕緣體-金屬（metal-insulator-metal；MIM）結構。金屬、絕緣體且接著金屬之連續層保形地遵循多孔材料之輪廓，從而使得MIM結構嵌入於多孔材料之孔隙內部。
如上文所描述之架構可藉由將結構（例如，MIM結構或更一般而言，包括電極（E）及絕緣（I）層之EIE結構）嵌入於形成於諸如矽晶圓之基板上方之多孔區域內部而產生。通常，多孔區域係由陽極化沈積於基板上方之諸如鋁之金屬層而產生。陽極化將金屬層轉化為多孔陽極氧化物（例如多孔氧化鋁，另稱為多孔AAO，其中AAO代表「陽極氧化鋁」）。通常，在陽極化之前，硬遮罩形成於可陽極化金屬層之頂部上，且硬遮罩界定如自頂部檢視之多孔區域之周邊的所選形狀及大小。可陽極化層之藉由硬遮罩而屏蔽陽極化電解質之其餘部分不經歷陽極化。
Banerjee之AAO嵌入結構歸因於可藉由原子層沈積（Atomic Layer Deposition；ALD）沈積之受限AAO厚度而遭受高等效串聯電阻（Equivalent Series Resistance；ESR）及受限電容密度。
改良Banerjee之ESR及電容的F. Voiron等人提出之結構描述於國際申請公開案WO 2015/063420 Al中。Voiron之結構產生可用於多種應用中之高度整合電容。在此結構中，孔隙之底部開放，且MIM結構之下部金屬層接觸下伏於多孔區域之導電層，從而提供電接觸且減小ESR。
為進一步改良電容密度且降低ESR，申請人已於在申請中之第18 306 565.5號歐洲專利申請案中提出包括奈米線之結構。EIE結構沈積於奈米線上方以形成整合式被動裝置，特別係電容。IE結構可在奈米線自身構成下部電極之情況下沈積於奈米線上方。在EP 18 306 565.5中所描述之裝置中，一或多個橫向橋接層互連奈米線。橫向橋接器有助於確保結構之機械強度，且有助於確保奈米線彼此均勻間隔開。在使用此奈米線結構之情況下，較易於形成IE或EIE層，使得其具有均勻特性（例如均勻厚度），此係因為在層沈積過程期間，相比於在孔隙具有高縱橫比之多孔結構之情況下可擴散的狀況，氣態物質更易於擴散通過奈米線結構。
存在需要利用多個電容器之多種應用。舉例而言，在類比混合信號系統單晶片（System On a Chip；SOC）之情況下，需要用於多個獨立電壓域（諸如，數位及類比域）之電容去耦。另一實例係作為大腦/心臟感測單元之可植入監測裝置之情況，其中電容器用作安全元件以阻斷生物組織之DC偏壓。在此類裝置中，各別電容器與攜載生物電信號（例如神經信號）之每一電極串聯連接。通常，在心臟感測之情況下可存在4個電極或在大腦感測之情況下可存在高達46個電極，這暗示使用大量電容器。
可藉由在共同組件中整合多個電容器來獲得優點。舉例而言，在多個域共居於單一SOC上之情況下，藉由將多個去耦電容器整合至共同電容組件中，此舉使得SOC之裝配過程較簡單。實際上，此舉減少所需之組件處置操作之量，降低裝配期間損壞之風險且改良系統之總體可靠性。
在類比混合信號SOC之情況下，對功率域隔離存在嚴格限制：亦即，對於類比及數位域兩者皆必須將GND與VSS分開。因此，在每一域中操作之去耦電容器必須與其他者隔離開。在可植入監測裝置之情況下，必須於相鄰電容元件之間實施極高程度之隔離以防止不同信號通道之間的串擾。
有可能構建採用WO 2015/063420中所提出之架構且包括多個彼此隔離之相異電容器之單片電容陣列。舉例而言，WO 2015/063420提出使用環繞孔隙之群組之周邊的絕緣陽極氧化物及插置於群組周邊之孔隙之開放底部下方的絕緣條來分隔孔隙之不同群組。此等絕緣結構之組合用以將一組孔隙中的導電結構與孔隙之其他群組中的導電結構隔離。
本申請人之在申請中之歐洲專利申請案EP 19 305 021.8提出採用沈積於多孔陽極氧化物矩陣中的EIE層來構建單片電容陣列之另一方法，其中個別電容器彼此隔離。根據此方法，在導電陽極蝕刻阻障層中存在開口，且在對應於開口之區域中不存在陽極化（因為需要在相關部位形成導電通孔），亦不在基板上方設置絕緣層。
然而，可能需要構建採用EP 18 306 565.5中所提出之基於奈米線之架構的單片電容陣列。鑒於共同金屬層設置於奈米線之下且在整個基板上延伸之事實，描述於EP 18 306 565.5自身中之製造過程將不會在陣列中的不同電容器之間產生隔離。此共同金屬層作為陽極蝕刻阻障層操作且係作為用於生長奈米線之必需晶種層 在最終結構中，此共同金屬層將構成將形成於奈米線上方之不同電容器的奈米線互連之共同電極。
已鑒於以上問題作出本發明。
本發明之具體實例提供整合奈米線之陣列且在共同基板上併入多個彼此隔離之電容器的多電容組件及其對應製造過程，以及製造基於奈米線之結構的方法。
本發明提供一種製造基於奈米線的結構之方法，該方法包括： 在基板上形成導電材料島狀物，其中相鄰島狀物之間具有空間，所述導電材料島狀物包括陽極蝕刻阻障材料； 在基板上在相鄰導電材料島狀物之間的空間中形成導電犧牲層； 在導電材料島狀物上及在犧牲層上形成可陽極化層； 陽極化可陽極化層以形成具有第一區域及第二區域之多孔陽極氧化物模板，其中在第一區域中，多孔模板之孔隙上覆導電材料島狀物，且在第二區域中，多孔模板之孔隙上覆犧牲層； 在第一區域中之多孔模板之孔隙內部形成具有接觸導電材料的第一末端及延伸遠離導電材料之第二末端的奈米線；以及 移除多孔模板及犧牲層。
在根據本發明之製造方法之具體實例中，犧牲層與經圖案化之陽極蝕刻阻障層組合使用以便產生連接至基板上之導電區域的奈米線。此等奈米線配置成群組；同一群組內之奈米線通常互連，而不同群組之奈米線在其產生之後變得彼此電隔離。犧牲層經配置以促進陽極氧化物（例如AAO）之生長以及奈米線之沈積，之後移除犧牲層以獲得奈米線群組之間的電隔離。
在上文所提及之方法中，可形成犧牲層以覆蓋相鄰導電材料島狀物之間的至少第一臨限距離。可設定第一臨限距離以確保在相鄰導電島狀物上形成之相鄰電容器之間將存在充分隔離。
在上文所提及之方法中，犧牲層可具有位於相鄰導電材料島狀物之間的空間中的第一部分及上覆鄰近於該空間之導電材料島狀物的邊緣的第二部分，且犧牲層之第二部分的長度可等於或大於第二臨限距離。第二臨限距離之長度影響可實體間距，且因此影響在形成於各別相鄰島狀物上的相鄰電容器之間可達成的隔離。
在上文所提及之方法中，犧牲層與可陽極化層可由相同材料形成且在共同步驟中沈積。在此情況下，可減少製造過程中所涉及的步驟之數目。此外，在此類情況下，有可能在共同製程步驟中移除多孔模板及犧牲層，從而進一步減少製造方法中的步驟之數目。
該方法可包括形成橫向互連數個奈米線之第一橫向橋接層，所述奈米線連接至共同導電材料島狀物，以提供此等奈米線之間的大致均勻之間距。
本發明進一步提供一種製造多電容組件之方法，該方法包括上文所提及之製造基於奈米線的結構之方法中之任一者，其中基於奈米線之結構中之奈米線的不同群組接觸不同導電材料島狀物，且每一導電材料島狀物針對其接觸奈米線之群組執行電流收集器的功能，且進一步包括在奈米線之不同群組上形成彼此電隔離之電容堆疊。
此方法使得有可能製造包含形成於奈米線上方之獨立電容器之陣列的單片（整合式或單獨）組件，因此獲得源自奈米線之使用的各種益處，例如在促進均勻厚度之電極及絕緣層之形成方面等。
在上文所提及之方法中，電容堆疊之形成可包括在奈米線上方沈積絕緣層及電極層且蝕刻頂部電極層以確保相鄰電容堆疊之間的電絕緣。可形成至各別導電堆疊之頂部電極及底部電流收集器的接點，且可形成鈍化層以囊封基板表面，該鈍化層在每一接點上方具有開口以便暴露電容器端子。
本發明又進一步提供一種包括奈米線結構之電容陣列組件，該奈米線結構包括： 多個導電材料島狀物，其設置於基板上；以及 導電奈米線，其各自具有接觸導電材料島狀物（30a）之第一末端及延伸遠離導電材料島狀物之第二末端； 其中奈米線之不同群組與不同導電材料島狀物接觸，且每一導電材料島狀物包括陽極蝕刻阻障層且針對其接觸奈米線之群組執行電流收集器之功能；且 其中絕緣層及導電層之第一堆疊形成於接觸第一導電材料島狀物的奈米線之第一群組上以形成第一電容器，且絕緣層及導電層之第二堆疊形成於接觸第二導電材料島狀物的奈米線之第二群組上以形成與該第一電容器電隔離之第二電容器。
在上文所提及之結構中，可設置橫向連接數個奈米線之第一橫向橋接層，所述奈米線連接至共同導電材料島狀物，以在所述奈米線之間提供大致均勻之間距。第一橫向橋接層可呈描述於申請人也是處於申請中之申請案EP 18 306 565.5中的形式中之任一者，該申請案之內容以全文引用之方式併入本文中。因此，第一橫向橋接層可包括橫向延伸部及/或罩蓋層（連續、半連續或不連續），該橫向延伸部經由其外壁橫向連接群組中之至少一些奈米線，該罩蓋層互連群組中之奈米線的自由末端。同樣，可圍繞一組奈米線設置EP 18 306 565.5中所論述之類型的隔離側壁。
本發明之具體實例藉由提供使得能夠形成其中個別電容器彼此隔離之多電容組件的奈米線結構來解決先前技術之缺陷。可藉由在奈米線之群組上形成絕緣層及電極層之堆疊來產生多電容組件。電容堆疊於提供高度開放幾何結構之奈米線上方之形成使得所提出之結構非常適合於電容堆疊之電極及絕緣層之沈積。較佳奈米線結構提供較高應力容限方面之額外優點，且因此使得有可能達成改良之ESR/等效串聯電感（Equivalent Series Inductance；ESL）及等效電容密度（equivalent capacitance density；EPC）。
更特定言之，本發明的第一具體實例提供如圖1中所說明之多電容組件1。
如圖l中所說明，範例性的多電容組件1包括兩個電容器C1 及C2 ，所述電容器彼此電隔離但整合至相同組件中(亦即，安裝於相同基板上)。應理解，根據本發明之多電容組件可視需要包含不同於兩個（例如，三個、四個、五個等）之數個電容器。
在圖l中所說明之實例中，多電容組件併有基板10-20，該基板包含矽晶圓10、形成於晶圓之底側上之熱二氧化矽層12、形成於晶圓的上側上之熱二氧化矽層14及形成於熱二氧化矽層14上之絕緣層20。在此實例中，電絕緣層20插置於晶圓10與阻障層30之間。存在用於製作電絕緣層20之各種合適材料。一些實例包含但不限於：SiN。各種技術可用於在基板上形成電絕緣層20，包含但不限於：PECVD、CVD、電化學濕式沈積等。當然，形成基板10-20之材料可不同。
導電材料島狀物30a、30b設置於絕緣層20上。在此實例中，導電島狀物30a、30b由陽極蝕刻阻障材料形成，亦即，阻礙陽極化向底層基板10-20向前進展之材料。陽極蝕刻阻障材料可在陽極化期間藉助於氧化物之形成而達成此功能，該氧化物充當陽極化之後續進展之阻障。多種不同材料適合於用作陽極蝕刻阻障材料，包括但不限於：鎢、鈦、鉭及鉬。
奈米線70成群組地連接至不同導電島狀物30a、30b。奈米線可由導電材料製成。導電奈米線可由多種不同材料製成，包含但不限於：石墨烯、矽、鎳及銅。
形成電容結構之層80之各別堆疊包裹連接至給定導電材料島狀物的奈米線。在使用導電奈米線之情況下，電容堆疊可為IE堆疊，亦即保形地塗佈於奈米線上方之絕緣層（I）及保形地塗佈於絕緣層上之電極層（E）。IE層與導電奈米線形成對應於電容器（圖1中之C1 或C2 ）之EIE結構。視需要及空間准許，可形成重複堆疊結構，亦即，EIEIE或EIEIEIE等。可使用任何合適材料來製作電極層及絕緣層。用於電極層之合適材料之一些實例包含但不限於：金屬、半金屬或其他導體材料，或導體與氧化物之組合。用於電極層之合適材料之一些實例包含但不限於：介電質，諸如離子介電質或選自順電性或鐵電性材料族之介電質。
根據本發明之多電容組件可形成於各種類型的基板上。實際上，導電島狀物30a、30b可形成於可導電或絕緣之基板上。作為另一實例，熱二氧化矽層12及14為視情況選用的且可省略。同樣，若圖1中之基板10為絕緣的，則導電島狀物30a、30b可直接形成於其上，亦即可省略絕緣層20。基板自身可為積體電路製造之中間產品，且因此可併有積體電路製造以及積體電路組件中通常提供的常用金屬化層及層間絕緣層。在圖1中所說明之實例中，經圖案化層90形成第一導電層（IN 1層級），在此情況下該第一導電層由鋁製成。鈍化層92形成囊封電容器及基板表面（在此為絕緣層14之表面）之C01層。多電容組件1包含由導電材料（IN2）製成、至各種電容器之頂部及底部電極的接點。圖1說明至電容器C1 之底部電極的接點95及至電容器C1 之頂部電極的接點96，此等接點設置於穿過層90及92之開口中。
在圖1之組件之一個典型實施方式中，將各個層之尺寸設定如下： 層10：標準Si晶圓之厚度 熱二氧化矽層12、14（若存在）中之每一者：數百奈米 絕緣層20：數至幾微米 陽極蝕刻阻障層30： 第一導電層90：1微米 鈍化層92：1微米
本發明亦提供製造如上文所描述之多電容產品的各種方法以及為方法之中間產品之奈米線結構。下文將分別參考圖2A至圖2P、圖3A至圖3G3 及圖4A至圖4G來描述第一至第三範例性的製造方法。
現將參考說明方法中之不同步驟的圖2A至圖2P來描述第一範例性的製造方法。
如圖2A中所說明，在上述基板10-20上方形成導電層30。在此實例中，導電層由陽極蝕刻阻障層30組成，但可設置插置於陽極蝕刻阻障層與底層基板10-20之間的額外層（例如，導電層30可由上覆導電性較高的導電材料層之蝕刻阻障層形成，其有助於減少電容器中之ESR）。阻障層30可由具有在上覆金屬層之陽極化期間形成氧化物之特性的材料製成，該氧化物可相對於藉由上覆金屬層之陽極化而形成之陽極氧化物選擇性地蝕刻。阻障層30之材料具有足夠的導電性，其准許發生陽極化過程。存在用於製造阻障層之各種合適材料。一些實例包含但不限於：鎢及閥金屬（例如鈦、鉭、TiN、TaN等）。可使用各種技術用於在基板上形成阻障層30，包含但不限於：PVD、CVD等。
如圖2B中所說明，接著圖案化導電層30以產生藉由一或多個開口35彼此隔離之島狀物30a、30b。導電層30需要圖案化以便界定將形成金屬奈米線之區及將產生電隔離之區，如下文所描述。
如圖2C中所說明，在層30上方形成犧牲層40且對其進行圖案化。在此圖案化過程之後，阻障材料之島狀物30a、30b之間的空間含有犧牲層材料40。經圖案化犧牲層40包括導電材料以產生電鏈路橫跨該晶圓，且因此在後續陽極化步驟期間增強陽極電壓之饋入的規則性。
更特定言之，犧牲層的第一部分401 在相鄰導電島狀物30a、30b之間延伸。如可自圖2E瞭解，犧牲層之此部分402 的長度LISOL 構成隨後形成之電容器將彼此隔離的實體距離。
在此實例中，犧牲層包含上覆導電島狀物30a之末端30a1 的額外部分401 及上覆導電島狀物30b之末端30b1 的額外部分403 。在此實例中，此覆層Lin 之長度設定為足以慮及可源自平版印刷法中之限制的對準誤差之值。通常，此類限制需要對應於典型接點大小（亦即通常為3μm至100μm）之值。
可使用例如熟知的微影技術之任何便利技術來執行阻障層30之圖案化及犧牲層40之圖案化。Lin 及LISOL 界定其中將分別達成組件之間的底部接觸及電隔離的區。其可由光微影步驟完全控制。因此，將在孔隙底部將在阻障層30上開放之處界定區A，其與其中殘餘犧牲層材料將保持在孔隙之底部下方的區B相反。
在此實例中，犧牲層40為單式金屬層，但存在其他可能性（包含下文參考圖3A至圖3G3 及圖4A至圖4G論述之可能性）。通常，犧牲層40之厚度在數百nm至1μm之範圍內。
如圖2D所說明，在導電島狀物30a、30b及犧牲層40上方形成可陽極化層50。在此實例中，可陽極化層50由鋁製成，但其可由如上文所指示之各種其他材料製成。可陽極化層50可相對較厚，通常厚度超過1μm，例如厚度在4-8μm之範圍內。層50之厚度較佳大於5μm。層50之厚度甚至更佳大於10μm。
如圖2E中所說明，使陽極化層50陽極化以形成多孔陽極氧化物60。在此實例中，多孔陽極氧化物為AAO。可使用任何便利的陽極化製程，例如，已知雙階段製程，其產生自可陽極化材料50之自由表面向基板10-20延伸之大致平行、狹長孔隙65之自組織陣列。多孔陽極氧化物60充當其中可形成奈米線之模板。
方法可包含以下過程：在可陽極化層50上方沈積第一硬遮罩，圖案化第一硬遮罩以界定可陽極化層之區段；以及將由第一硬遮罩界定之可陽極化層的區段陽極化以形成陽極氧化物模板。第一硬遮罩有助於將導電線之生長定位於由第一硬遮罩界定之可陽極化層之區段內。第一硬遮罩可為諸如二氧化矽或氮化矽之絕緣材料。
控制陽極化過程，以使得多孔陽極氧化物模板中之孔隙一直向下延伸至阻障材料島狀物30a、30b，且在底部開放（亦即，通往阻障材料）。然而，在多孔陽極氧化物之區域之周邊處的區中，陽極化過程可產生短於該區域之中心處之孔隙的孔隙，且因此可形成一些未開放之孔隙。此外，在此類未開放之孔隙下可能存在尚未轉化成氧化物之可陽極化材料之殘餘「支架」。此情況說明於圖5A中，其為其中奈米線形成於多孔AAO模板中之結構之掃描電子顯微照相，該多孔AAO模板形成於由設置於Al層上之硬遮罩界定的區域中。多孔陽極氧化物區域之邊緣處之殘餘Al支架由圖中之虛線Z包圍。
如圖2F中所說明，執行製程以用材料填充多孔模板60中之孔隙65以形成奈米線70。每一奈米線70在一個末端71處連接至對應導電島狀物30a、30b且具有延伸遠離基板之自由末端72。奈米線可藉由任何便利方法形成，該方法包含但不限於：電化學沈積（Electrochemical Deposition；ECD）、無電沈積製程、藉由溶膠-凝膠沈積、化學氣相沈積（Chemical Vapour Deposition；CVD）或原子層沈積（Atomic Layer Deposition；ALD）。在此實例中，奈米線為導電的，且由例如Ni或Cu或W之金屬製成。導電犧牲層40允許在沈積用於奈米線之金屬期間饋入電流，例如，藉由電解法，但藉由犧牲層在孔隙底部處陽極化形成之氧化物層之電阻率過高以致不准許材料沈積以在圖2E之區域B中形成奈米線。
在由圖2F說明之實例中，可見存在橫向連接數個奈米線之第一橫向橋接層75，所述奈米線連接至共同導電材料島狀物30a，如在EP 18 306 565.5中。此第一橫向橋接層75有助於提供奈米線之間的大致均勻的間距。在圖2F中所說明之實例中，第一橫向橋接層75為罩蓋層，且該方法包含在陽極氧化物區域之頂表面上形成罩蓋層，該罩蓋層罩蓋導電線中之至少一些之第二末端。罩蓋層可為連續的、半連續的或不連續的，且可罩蓋導電線之全部或基本上全部或一些第二末端。
替代地或另外，可陽極化層之陽極化可包括改變陽極化電壓以誘發陽極氧化物中之連接相鄰豎直孔隙的橫向多孔分支。可接著在所產生之橫向多孔分支內形成橫向橋接層。該橫向橋接層之形成可包括在橫向多孔分支內部形成橫向延伸部，所述橫向延伸部經由其外壁橫向連接所述導電線中之至少一些。在一具體實例中，導線及橫向橋接層生長於陽極氧化物區域之孔隙及橫向多孔分支內部。
在一具體實例中，該方法可包括：將第二硬遮罩沈積於陽極氧化物模板60上，圖案化第二硬遮罩以界定陽極氧化物模板之區段，以及形成處於由第二硬遮罩界定之陽極氧化物區域的區段內之陽極氧化物模板的孔隙內部之奈米線。由第二硬遮罩界定之陽極氧化物區域的區段可對應於具有完全開放之孔隙的區段。第二硬遮罩可由諸如二氧化矽或氮化矽之絕緣材料製成。在某些具體實例中，在陽極氧化物模板溶解之前蝕刻第二硬遮罩或在陽極氧化物模板溶解期間剝離第二硬遮罩。此促進陽極氧化物溶解且改良所得結構之透氣性，尤其在環繞所生長之導電線的區域在陽極氧化物溶解之後保持實質開放時。
在已形成奈米線(及任何所需橫向橋接層)之後，移除多孔模板60及犧牲層40以釋放奈米線結構且隔離奈米線之群組。
在此實例中，如圖2G1 中所說明，由AAO製成之多孔模板可於選擇性蝕刻過程中溶解，該選擇性蝕刻過程經控制以減少陽極蝕刻阻障層與導電線之界面處的蝕刻。在一個具體實例中，此藉由減緩介面處之蝕刻過程來進行。此益處為防止或減少界面處之電化學蝕刻，且使得特別是圍繞連接至陽極蝕刻阻障層30之第一末端的導電線更加均勻（不連續和/或縮口較少）。
在一些未開放孔隙形成於多孔陽極氧化物之區域之周邊處的情況下，移除多孔陽極氧化物模板之過程可產生未開放孔隙已定位於其中的空溝槽或空隙T，且可移除已定位於靠近第一硬遮罩之邊緣的殘餘可陽極化材料之支架。此可在圖5B中所表示之SEM影像中看到。絕緣材料（未圖示）可填充至溝槽T中以在奈米線周圍形成在EP 18 306 565.5中所論述之類型的隔離側壁。
如圖2G2 中所說明，（若在移除陽極氧化物之後存在任何殘餘物）接著移除犧牲層40。可採用任何便利的移除過程，例如使用適合於用於形成犧牲層之材料的蝕刻劑進行蝕刻。可認為所得奈米線結構5為中間產品。在此產品中，存在連接至基板上之不同導電島狀物30a、30b的奈米線群組G1 、G2 。
如圖2H中所說明（且在圖2J中所說明之圖2H之部分的放大視圖中），可將電極與絕緣層80之堆疊塗佈於奈米線上方。在此實例中，因為奈米線導電，所以堆疊80包含絕緣層82及頂部電極層84。換言之，IE結構形成於奈米線上方。在其他具體實例中，堆疊80可視需要包含EIE層、重複IE層或重複EIE層。電極與絕緣層之堆疊在連接至島狀物30a之奈米線上形成電容結構801 且在連接至島狀物30b之奈米線上形成電容結構802 。電極及絕緣層可藉由包含但不限於ALD之任何便利過程形成。
如圖2K中所說明（且在圖2L中所說明的圖2K之部分之放大視圖中），在電容堆疊及導電島狀物及基板之所暴露部分上方沈積IN 1層，且對其進行圖案化。當已正確地設定距離LIN 時，可得到平區。鋁或另一合適材料可沈積且因此經圖案化以形成IN1層級。接著，使用Al作為遮罩來蝕刻頂部電極層84，以產生圖2M中所說明之結構；此將設置於不同導電島狀物30a、30b上之個別電容結構彼此隔離。
如圖2N中所說明，在結構上方沈積C01層且對其進行圖案化，且接著可沈積且圖案化氧化物。形成開口以容納至電容器之底部及頂部電極的接點，諸如對於電容器C1 而言之開口93及94。
如圖2P中所說明，最後，可沈積且圖案化例如由鋁製成的IN2層以產生如圖1中所說明之多電容組件1。形成至電容器之底部及頂部電極的接點，諸如對於電容器C1 而言之接點95及96。
如上文所指示，由圖2A至圖2P說明之製造方法使得能夠製造多電容組件1，其中不同的電容器彼此隔離。可視需要設定組件之個別電容器之電容值。舉例而言，對導電島狀物30a、30b的大小的修改使形成於各別島狀物上方之電容結構的電容值發生變化。
現將參考說明方法中之不同步驟的圖3A至圖3來描述第二範例性的製造方法。在此第二範例性的製造方法中，犧牲層具有層壓結構且包括由絕緣體製成之上層及由例如金屬之導體製成的底層。
由圖3A及圖3B所說明之第二範例性的方法之步驟可與由圖2A及圖2B所說明之第一範例性的方法之步驟相同。然而，在由圖3C所說明之下一步驟中，使用層壓犧牲層40。在此實例中，層壓犧牲層40包括下部層42及上部層44。上部絕緣層減緩或阻礙陽極化之向前進展（當陽極化到達此上部層44時），且底層導電層確保陽極化步驟期間之恰當陽極電壓饋入。層壓結構之目的在於防止後續陽極化消耗存在於導電島狀物30a、30b之間的導電材料42。在此實例中，下部層由如例如鋁之金屬形成，且上部層44由例如厚氧化鋁層（例如，厚度大於100 nm之氧化鋁層）之氧化物層或二氧化矽層或氮化矽層形成。
如圖3D及圖3E中所說明，在層壓犧牲層40上形成厚可陽極化層50，且隨後對其進行陽極化。在此實例中，在對應於阻障層材料島狀物30a、30b之間的開口35之區域B中，陽極化過程在絕緣層44上停止。
如圖3F中所說明，接著使用例如電解法來用金屬填充多孔陽極氧化物模板AAO。層壓犧牲層中之導電層42允許在金屬沈積期間藉由例如電解法饋入電流。奈米線將僅不在絕緣氧化物層44上方生長。
如圖3G1 中所說明，藉由溶解多孔陽極氧化物模板來釋放奈米線。可使用諸如磷酸或稀HF之蝕刻劑，只要其相對於形成奈米線之材料具有選擇性即可。
在使用層壓犧牲層的此情況下，在移除底層導電層42之前，接著如圖3G2 中所說明在奈米線形成之後蝕刻掉絕緣層44。舉例而言，在絕緣層44為與為鋁之導電層42組合的氧化鋁之情況下，可使用諸如磷酸之蝕刻劑。在SiO2 與Al之組合的情況下，可使用諸如稀HF之蝕刻劑。
在第二範例性的方法中，後續步驟可與由圖2H至圖2P所說明之第一範例性的方法的步驟相同，且因此將不對其進行進一步論述。
現將參考說明方法中之不同步驟的圖4A至圖4G來描述第三範例性的製造方法。在此第三範例性的製造方法中，犧牲層與可陽極化層由相同材料製成。在此實例中，將在奈米線形成之後且在IE（或EIE）沈積之前蝕刻犧牲層，較佳地在溶解陽極氧化物模板之共同蝕刻步驟中蝕刻該犧牲層。可在沈積可陽極化層之前或之後沈積犧牲層。或者，可在共同製程中沈積犧牲層與可陽極化層。
在第三範例性的方法中，由圖4A及圖4B所說明之步驟可與由圖2A及圖2B所說明之第一範例性的方法的步驟相同。然而，在由圖4C'及圖4D'說明的接下來的步驟中，形成組合的犧牲層40及可陽極化層50。在由圖4C'及圖4D'所說明之實例中，藉由首先在圖4B所說明之經圖案化阻障層上方沈積如圖4C'所示之可陽極化材料層50'來形成組合的犧牲層40及可陽極化層50。接著，藉由加成或減成過程將可陽極化材料層50'圖案化以產生上覆經圖案化阻障層中之開口35的厚度增加之區域，如在圖4D'中可見。在可陽極化層50之表面處，形成突出部，其再現如圖2C中的犧牲層40之形狀。此突出部可具有如參考圖2E所論述之尺寸LIN 及LISOL 。
關於圖4D'，在可陽極化層50之表面處的突出部可藉由加成過程（亦即，將可陽極化金屬沈積至圖4C'中所示之輪廓上）或減成過程（亦即，在4C'中可見之凹陷區域外部進行蝕刻）獲得。慮及陽極化過程期間陽極氧化物（以μm/小時計）之預期生長速率及阻障層材料之特性（例如，在陽極化製程期間形成於阻障材料中之氧化物之效能），設定對應於犧牲層之區域402 之厚度的局部厚度差δ之以微米為單位的量值。舉例而言，在可陽極化材料由Al製成之情況下將δ設為諸如2μm之值可為適當的，AAO生長之速度大致為5μm/h，且阻障層材料為W（使得在陽極化過程期間形成WOx栓塞）。
在第三範例性的方法中，由圖4E及圖4F所說明之步驟可與由圖2E及圖2F所說明之第一範例性的方法的步驟相同。
當犧牲層由合適材料製成時，可將蝕刻陽極氧化物以釋放奈米結構及蝕刻掉犧牲層之步驟組合成一個共同步驟。例如當犧牲層及可陽極化層兩者由相同材料製成且因此可在共同過程中將兩者陽極化並在共同過程中將兩者蝕刻掉（如由圖4G所說明）時，即為此情況。可使用諸如磷酸或稀HF之蝕刻劑，只要其對形成奈米線之材料具有選擇性即可。
在第三範例性的方法中，後續步驟可與由圖2H至圖2P所說明之第一範例性的方法的步驟相同。
額外變化形式 儘管上文已參考某些特定具體實例描述了本發明，但應理解，本發明不受特定具體實例之特定細節限制。在隨附申請專利範圍之範疇內的上述具體實例中可進行諸多變化、修改及開發。
1:多電容組件 5:奈米線結構 10:晶圓 12:熱二氧化矽層 14:熱二氧化矽層 20:絕緣層 30:導電層 30a:導電島狀物 30a1 :末端 30b:導電島狀物 30b1 :末端 35:開口 40:導電犧牲層 401 :第二部分 402 :第一部分 403 :第二部分 42:導電層 44:絕緣層 50:可陽極化層 50':可陽極化材料層 60:多孔模板 65:孔隙 70:奈米線 71:第一末端 72:第二末端 75:第一橫向橋接層 80:堆疊 801 :電容結構 802 :電容結構 82:絕緣層 84:頂部電極層 90:經圖案化層 92:鈍化層 93:開口 94:開口 95:接點 96:接點 A:區 B:區 C1 :電容器 C2 :電容器 G1 :第一群組 G2 :第二群組 LIN :第二臨限距離 LISOL :第一臨限距離 Z:虛線 T:溝槽 δ:局部厚度差
本發明之其他特徵及優點將自僅藉助於說明（非限制）參考附圖給出的本發明之某些具體實例的以下描述而變得顯而易見，在附圖中： [圖1]係根據本發明之具體實例之示意性地表示穿過多電容組件之橫截面的圖； [圖2A到圖2P]係說明製造併有奈米線結構之多電容組件之第一方法的一系列圖，其中圖2A至圖2P說明方法中的不同步驟； [圖3A至圖3G3 ]係說明製造併有奈米線結構之多電容組件之第二方法的一系列圖，其中圖3A至圖3G3 說明方法之第一部分中之不同步驟； [圖4A至圖4G]係說明製造併有奈米線結構之多電容組件之第一方法的一系列圖，其中圖4A至圖4G說明該方法之第一部分中之不同步驟； [圖5A至圖5B]展示奈米線嵌入於多孔AAO模板中之結構的掃描電子顯微法（scanning electron microscopy；SEM）影像之實例且說明橫向隔離溝槽（其中可設置隔離側壁）之形成，其中：圖5A展示多孔AAO模板仍處於適當位置之結構，且圖5B展示在移除多孔AAO模板之後的結構。
1:多電容組件
10:晶圓
12:熱二氧化矽層
14:熱二氧化矽層
20:絕緣層
30b:導電島狀物
70:奈米線
80:堆疊
90:經圖案化層
92:鈍化層
96:接點
C1:電容器
C2:電容器

Claims (16)

  1. 一種製造基於奈米線的結構之方法，該方法包括： 在基板（10-20）上形成導電材料島狀物（30a），其中相鄰島狀物之間具有空間（35），所述導電材料島狀物包括陽極蝕刻阻障材料； 在該基板上在相鄰導電材料島狀物（30a、30b）之間的該空間（35）中形成導電犧牲層（40）； 在所述導電材料島狀物（30a、30b）上且在該犧牲層（40）上形成可陽極化層（50）； 陽極化該可陽極化層（50）以形成具有第一區域（A）及第二區域（B）的多孔陽極氧化物模板（60），其中在所述第一區域中，該多孔模板之孔隙（65）上覆所述導電材料島狀物(30a、30b)，且在該第二區域（B）中，該多孔模板之孔隙（65）上覆該犧牲層（40）； 在所述第一區域（A）中之該多孔模板之孔隙內部形成具有接觸該導電材料的第一末端（71）及延伸遠離該導電材料之第二末端（72）的奈米線；以及 移除該多孔模板（60）及該犧牲層（40）。
  2. 如請求項1之基於奈米線的結構之製造方法，其中該犧牲層（40）之形成包括形成犧牲層（40），該犧牲層覆蓋相鄰導電材料島狀物之間的距離，該距離等於或大於第一臨限距離（LISOL ）。
  3. 如請求項1或2之基於奈米線的結構之製造方法，其中該犧牲層（40）之形成包括形成犧牲層（40），該犧牲層具有在相鄰導電材料島狀物之間的該空間（35）中的第一部分（402 ），及上覆鄰近於該空間（35）之導電材料島狀物的邊緣之第二部分（401 /403 ），且該第二部分之長度等於或大於第二臨限距離（LIN ）。
  4. 如請求項1或2之基於奈米線的結構之製造方法，其中共同沈積步驟沈積形成該犧牲層（40）及該可陽極化層（50）之材料。
  5. 如請求項3之基於奈米線的結構之製造方法，其中共同沈積步驟沈積形成該犧牲層（40）及該可陽極化層（50）之材料。
  6. 如請求項4之基於奈米線的結構之製造方法，其中在共同步驟中執行該多孔模板（60）及該犧牲層（40）之該移除。
  7. 如請求項5之基於奈米線的結構之製造方法，其中在共同步驟中執行該多孔模板（60）及該犧牲層（40）之該移除。
  8. 如請求項1或2之基於奈米線的結構之製造方法，其中該犧牲層（40）之形成包括形成犧牲層，該犧牲層包括導電層及一絕緣層。
  9. 如請求項1或2之基於奈米線的結構之製造方法，其中該多孔模板（60）之該移除包括移除含有位於該多孔陽極氧化物模板之周邊處的未開放孔隙之多孔陽極氧化物材料以形成空隙，且提供有利用絕緣材料填充該空隙以形成隔離側壁的步驟。
  10. 如請求項1或2之基於奈米線的結構之製造方法，且其包括形成橫向連接數個奈米線之第一橫向橋接層（75），所述奈米線連接至共同導電材料島狀物，以在所述奈米線之間提供大致均勻之間距。
  11. 一種製造多電容組件之方法，該方法包括如請求項1或2之製造基於奈米線的結構之方法，其中該基於奈米線之結構中的所述奈米線之不同群組（G1、G2）接觸不同導電材料島狀物，且每一導電材料島狀物針對其接觸奈米線之群組執行電流收集器之功能， 且進一步包括在奈米線之不同群組上形成彼此電隔離之電容堆疊。
  12. 如請求項11之製造多電容組件之方法，其中所述電容堆疊之形成包括在所述奈米線上方沈積絕緣層及電極層，且蝕刻頂部電極層以確保相鄰電容堆疊之間的電絕緣。
  13. 如請求項11之製造多電容組件之方法，且包括形成至所述各別導電堆疊之所述頂部電極及所述底部電流收集器的接點。
  14. 如請求項13之製造多電容組件之方法，且包括形成囊封基板表面且在每一接點上方具有開口以便暴露電容器端子之一鈍化層（92）。
  15. 一種電容陣列組件（1），其包括一奈米線結構（5），該奈米線結構（5）包括： 多個導電材料島狀物（30a），其設置於一基板（10-20）上；以及 導電奈米線（70），其各自具有接觸一導電材料島狀物（30a）之一第一末端（71）及延伸遠離該導電材料島狀物之一第二末端（72）； 其中所述奈米線之不同群組（G1、G2）與不同導電材料島狀物接觸，且每一導電材料島狀物包括一陽極蝕刻阻障層（30）且針對其接觸奈米線之群組執行一電流收集器之功能；且 其中絕緣層及導電層之第一堆疊（801 ）形成於接觸第一導電材料島狀物的奈米線之第一群組（G1 ）上以形成第一電容器（C1 ），且絕緣層及導電層之第二堆疊（802 ）形成於接觸第二導電材料島狀物的奈米線之第二群組（G2 ）上以形成與該第一電容器電隔離之第二電容器（C2 ）。
  16. 如請求項15之電容陣列組件，其進一步包括橫向連接數個奈米線之第一橫向橋接層（75），所述奈米線連接至共同導電材料島狀物，以在所述奈米線之間提供大致均勻之間距。
TW109132388A 2019-09-19 2020-09-18 基於奈米線結構之製造方法和包含該結構的電容陣列組件 TW202125548A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP19306136.3A EP3795721B1 (en) 2019-09-19 2019-09-19 Nanowire structure to form an array of isolated capacitors, and associated manufacturing methods
EP19306136.3 2019-09-19

Publications (1)

Publication Number Publication Date
TW202125548A true TW202125548A (zh) 2021-07-01

Family

ID=68242590

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109132388A TW202125548A (zh) 2019-09-19 2020-09-18 基於奈米線結構之製造方法和包含該結構的電容陣列組件

Country Status (5)

Country Link
US (1) US20220208968A1 (zh)
EP (1) EP3795721B1 (zh)
CN (1) CN114424309B (zh)
TW (1) TW202125548A (zh)
WO (1) WO2021053013A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3656734A1 (en) * 2018-11-23 2020-05-27 Murata Manufacturing Co., Ltd. Nanowire structure enhanced for stack deposition
FR3124020B1 (fr) * 2021-06-10 2023-05-12 Commissariat Energie Atomique Dispositif capacitif a haute densite ayant des zones d’isolation bien definies
EP4174219A1 (en) * 2021-11-02 2023-05-03 Murata Manufacturing Co., Ltd. Nanowire array structures for integration, products incorporating the structures, and methods of manufacture thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2002359470A1 (en) * 2001-11-26 2003-06-10 Massachusetts Institute Of Technology Thick porous anodic alumina films and nanowire arrays grown on a solid substrate
US7126207B2 (en) * 2005-03-24 2006-10-24 Intel Corporation Capacitor with carbon nanotubes
US8268720B2 (en) * 2007-04-30 2012-09-18 Hewlett-Packard Development Company, L.P. Method of positioning catalyst nanoparticle and nanowire-based device employing same
US7893492B2 (en) * 2009-02-17 2011-02-22 International Business Machines Corporation Nanowire mesh device and method of fabricating same
US8865402B2 (en) * 2009-08-26 2014-10-21 Clemson University Research Foundation Nanostructured substrates for surface enhanced raman spectroscopy (SERS) and detection of biological and chemical analytes by electrical double layer (EDL) capacitance
CN103249873B (zh) * 2010-10-21 2016-03-30 惠普发展公司，有限责任合伙企业 形成纳米结构的方法
FR3012664B1 (fr) 2013-10-29 2016-01-01 Ipdia Structure a capacite amelioree
US9136332B2 (en) * 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US10236362B2 (en) * 2016-06-30 2019-03-19 International Business Machines Corporation Nanowire FET including nanowire channel spacers
CN107564915B (zh) * 2017-08-31 2018-11-16 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
US10797067B2 (en) * 2017-08-31 2020-10-06 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and fabricating method thereof

Also Published As

Publication number Publication date
EP3795721B1 (en) 2023-07-19
WO2021053013A1 (en) 2021-03-25
CN114424309A (zh) 2022-04-29
US20220208968A1 (en) 2022-06-30
CN114424309B (zh) 2024-02-27
EP3795721A1 (en) 2021-03-24

Similar Documents

Publication Publication Date Title
CN114424309B (zh) 基于纳米线的结构的制造方法及包括该结构的电容器阵列组件
JP4493686B2 (ja) コンデンサ及びその製造方法
TWI689071B (zh) 具有改良電容的結構
US8841749B2 (en) Semiconductor device comprising a capacitor and an electrical connection via, and fabrication method
TWI819150B (zh) 增強堆疊沉積的奈米線結構以及製造包含其之電子產品的方法
CN113272952B (zh) 用于形成具有多孔区域和横向包封的产品结构的方法
TW201123378A (en) Semiconductor package and method for making the same
US20230138497A1 (en) Nanowire array structures for integration, products incorporating the structures, and methods of manufacture thereof
US20230307185A1 (en) Capacitor structure with via embedded in porous medium
US20240213018A1 (en) Method of manufacturing an integrated device compising anodic porous oxide with limited roughness
US20220301784A1 (en) High-density capacitive device and method for manufacturing such a device
US20220399167A1 (en) High-density capacitive device having well-defined insulating areas
CN118251121A (zh) 包括阳极多孔氧化物区域的集成装置及其制造方法
CN116601729A (zh) 具有嵌入多孔介质中的通孔的电容器结构
EP4389942A1 (en) A method of manufacturing an integrated device comprising anodic porous oxide with limited roughness
TWI839434B (zh) 形成具有多孔區域和橫向囊封物的產品結構的方法
CN118116907A (zh) 电子设备