TW202114054A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW202114054A
TW202114054A TW108139122A TW108139122A TW202114054A TW 202114054 A TW202114054 A TW 202114054A TW 108139122 A TW108139122 A TW 108139122A TW 108139122 A TW108139122 A TW 108139122A TW 202114054 A TW202114054 A TW 202114054A
Authority
TW
Taiwan
Prior art keywords
semiconductor device
columnar structures
memory columnar
memory
dielectric layer
Prior art date
Application number
TW108139122A
Other languages
English (en)
Other versions
TWI694546B (zh
Inventor
施信益
黃則堯
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Application granted granted Critical
Publication of TWI694546B publication Critical patent/TWI694546B/zh
Publication of TW202114054A publication Critical patent/TW202114054A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種半導體裝置包含半導體基板、複數個記憶柱狀結構以及支撐層。半導體基板具有晶格區以及虛設區，且虛設區圍繞晶格區。記憶柱狀結構位於半導體基板的晶格區上方。支撐層位於半導體基板上方並連接記憶柱狀結構，且具有位於晶格區上方的複數個第一開口形狀以及複數個第二開口形狀。第一數量的記憶柱狀結構圍繞每一個第一開口形狀，且第二數量的記憶柱狀結構圍繞每一個第二開口形狀。第一數量的記憶柱狀結構不同於第二數量的記憶柱狀結構，且第一開口形狀的至少一者以及第二開口形狀的至少一者位於晶格區的中心部分上方。

Description

半導體裝置
本揭露是有關於一種半導體裝置。
半導體記憶裝置採用電容器作為訊息儲存元件。為滿足半導體記憶裝置之大容量與高密度的需求，電容器不斷地微型化。然而，在電容器微型化的情況下，需在垂直方向上延長電容器以使電容器維持適當的電容以進行操作。因此，針對新集成技術的研究仍持續進行著。
本揭露之一技術態樣為一種半導體裝置。
根據本揭露一實施方式，半導體裝置包含半導體基板、複數個記憶柱狀結構以及支撐層。半導體基板具有晶格區以及虛設區，且虛設區圍繞晶格區。記憶柱狀結構位於半導體基板的晶格區上方。支撐層位於半導體基板上方，連接記憶柱狀結構，且具有位於晶格區上方的複數個第一開口形狀以及複數個第二開口形狀。第一數量的記憶柱狀結構圍繞每一個第一開口形狀，且第二數量的記憶柱狀結構圍繞每一個第二開口形狀。第一數量的記憶柱狀結構不同於第二數量的記憶柱狀結 構，且第一開口形狀的至少一者以及第二開口形狀的至少一者位於晶格區的中心部分上方。
在本揭露一實施方式中，半導體裝置更包含複數個虛設柱狀結構，位於半導體基板的虛設區上。
在本揭露一實施方式中，第一開口形狀具有相同的形狀，且第二開口形狀具有相同的形狀。
在本揭露一實施方式中，第一開口形狀以及第二開口形狀在第一方向上交錯設置。
在本揭露一實施方式中，第一開口形狀或第二開口形狀在第二方向上重複設置。
在本揭露一實施方式中，第一數量的記憶柱狀結構小於第二數量的記憶柱狀結構。
在本揭露一實施方式中，第一數量的記憶柱狀結構為三，且第二數量的記憶柱狀結構為四。
在本揭露一實施方式中，第一數量的記憶柱狀結構為三，且第二數量的記憶柱狀結構為五。
在本揭露一實施方式中，第一數量的記憶柱狀結構為四，且第二數量的記憶柱狀結構為五。
在本揭露一實施方式中，半導體裝置更包含層間介電層以及複數個導電結構。層間介電層位於半導體基板上。導電結構位於層間介電層中，且記憶柱狀結構分別位於導電結構上。
在本揭露一實施方式中，記憶柱狀結構分別對齊導電結構。
在本揭露一實施方式中，記憶柱狀結構分別接觸導電結構的頂面。
在本揭露一實施方式中，記憶柱狀結構包含水平部以及垂直部，且垂直部圍繞水平部。
在本揭露一實施方式中，半導體裝置更包含頂部電極層，位於記憶柱狀結構以及支撐層上方。記憶柱狀結構的垂直部圍繞部分的頂部電極層。
在本揭露一實施方式中，記憶柱狀結構為具有U型剖面的底部電極層。
在本揭露一實施方式中，半導體裝置更包含第一介電層以及頂部電極層。第一介電層沿支撐層以及記憶柱狀結構設置。頂部電極層位於第一介電層上。
在本揭露一實施方式中，半導體裝置更包含第二介電層，位於第一介電層與層間介電層之間。
根據本揭露上述實施方式，由於第一開口形狀不同於第二開口形狀，且第一開口形狀的至少一者以及第二開口形狀的至少一者位於晶格區的中心部分上方，因此第一開口形狀及第二開口形狀的位置可同時於晶格區的中心部分以及邊緣部分進行調整，以確保所有的第一開口形狀及第二開口形狀皆位於晶格區中而並未延伸至虛設區中。藉由這樣的設置，支撐層不需水平延伸至位於半導體基板之虛設區外的周邊電路區域。
100、100a、100b、100c‧‧‧半導體裝置
110‧‧‧半導體基板
120‧‧‧記憶柱狀結構
122‧‧‧水平部
124‧‧‧垂直部
130‧‧‧虛設柱狀結構
140‧‧‧支撐層
141‧‧‧頂面
143‧‧‧底面
150‧‧‧第一介電層
160‧‧‧頂部電極層
170‧‧‧層間介電層
171‧‧‧頂面
180‧‧‧導電結構
181‧‧‧頂面
183‧‧‧側壁
190‧‧‧第二介電層
200‧‧‧第一犧牲層
210‧‧‧第二犧牲層
211‧‧‧頂面
220‧‧‧第一遮罩圖案
222‧‧‧開口
230‧‧‧第二遮罩圖案
232‧‧‧開口
O1、O2‧‧‧孔洞
CR‧‧‧晶格區
DR‧‧‧虛設區
P1‧‧‧第一開口形狀
P2‧‧‧第二開口形狀
D1‧‧‧第一方向
D2‧‧‧第二方向
2-2‧‧‧線段
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下：
第1圖繪示根據本揭露一實施方式之半導體裝置的上視圖，其中省略頂部電極層及第一介電層。
第2圖繪示第1圖之半導體裝置沿線段2-2的剖面圖。
第3圖繪示根據本揭露另一實施方式之半導體裝置的上視圖。
第4圖繪示根據本揭露另一實施方式之半導體裝置的上視圖。
第5圖繪示根據本揭露另一實施方式之半導體裝置的上視圖。
第6圖至第13圖繪示根據本揭露一實施方式之半導體裝置的製造方法在各步驟的剖面圖。
以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，在本揭露部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
應當理解，諸如「下」或「底部」和「上」或「頂部」的相對術語可在本文中用於描述一個元件與另一元件的關係，如圖所示。應當理解，相對術語旨在包括除了圖中所示的 方位之外的裝置的不同方位。例如，如果一個附圖中的裝置翻轉，則被描述為在其他元件的「下」側的元件將被定向在其他元件的「上」側。因此，示例性術語「下」可以包括「下」和「上」的取向，取決於附圖的特定取向。類似地，如果一個附圖中的裝置翻轉，則被描述為在其它元件「下方」或「下方」的元件將被定向為在其它元件「上方」。因此，示例性術語「下面」或「下面」可以包括上方和下方的取向。
應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接。再者，「電性連接」或「耦合」係可為二元件間存在其它元件。
第1圖繪示根據本揭露一實施方式之半導體裝置100的上視圖。第2圖繪示第1圖之半導體裝置100沿線段2-2的剖面圖。第1圖中省略了第2圖中的頂部電極層160以及第一介電層150。同時參閱第1圖及第2圖，半導體裝置100包含半導體基板110、複數個記憶柱狀結構120以及複數個虛設柱狀結構130。半導體基板110具有晶格區CR以及圍繞晶格區CR的虛設區DR。晶格區CR具有中心部分以及邊緣部分，且邊緣部分位於晶格區CR的中心部分以及虛設區DR之間。換句話說，邊緣部分連接晶格區CR的中心部分以及虛設區DR。記憶柱狀結構120在半導體基板110的晶格區CR上方排列並進行 操作以執行儲存功能。虛設柱狀結構130在半導體基板110的虛設區DR上方排列且不執行任何儲存功能，也就是說，虛設柱狀結構130為無法進行操作的。此外，周邊電路區域(未繪示)可位於半導體基板110的虛設區DR外。
在一些實施方式中，半導體裝置100更包含位於半導體基板110上方的支撐層140。支撐層140連接位於晶格區CR上方的記憶柱狀結構120、連接位於虛設區DR上方的虛設柱狀結構130、以及連接分別位於晶格區CR及虛設區DR上方的記憶柱狀結構120及虛設柱狀結構130。此外，支撐層140具有位於晶格區CR上方的複數個第一開口形狀P1以及複數個第二開口形狀P2。第一數量的記憶柱狀結構120圍繞每一個第一開口形狀P1，且第二數量的記憶柱狀結構120圍繞每一個第二開口形狀P2。第一開口形狀P1不同於第二開口形狀P2，第一數量的記憶柱狀結構120不同於第二數量的記憶柱狀結構120，且第一開口形狀P1的至少一者以及第二開口形狀P2的至少一者位於晶格區CR的中心部分上方。
由於第一開口形狀P1不同於第二開口形狀P2，且第一開口形狀P1的至少一者以及第二開口形狀P2的至少一者位於晶格區CR的中心部分上方，因此第一開口形狀P1及第二開口形狀P2的位置可同時於晶格區CR的中心部分以及邊緣部分進行調整，以確保所有的第一開口形狀P1及第二開口形狀P2皆位於晶格區CR中而並未延伸至虛設區DR中。藉由這樣的設置，支撐層140不需水平延伸至位於半導體基板110之虛設區DR外的周邊電路區域。
在一些實施方式中，第一數量的記憶柱狀結構120小於第二數量的記憶柱狀結構120。舉例來說，如第1圖所示，第一數量的記憶柱狀結構120為三，且第二數量的記憶柱狀結構120為四。此外，第一開口形狀P1以及第二開口形狀P2在第一方向D1上交錯設置，且第一開口形狀P1或第二開口形狀P2在第二方向D2上重複設置，其中第一方向D1垂直於第二方向D2。另外，每一個第一開口形狀P1的形狀為圓形，且，每一個第二開口形狀P2的形狀為橢圓形。
如第1圖及第2圖所示，每一個記憶柱狀結構120具有均勻的厚度，且可包含水平部122以及圍繞水平部122的垂直部124。換句話說，每一個記憶柱狀結構120在上視角度下可具有圓形的剖面形狀，而在側視角度下可具有U型的剖面形狀。也就是說，每一個記憶柱狀結構120具有空心杯的形狀。在一些實施方式中，每一個記憶柱狀結構120可視為一個底部電極層。此外，記憶柱狀結構120可彼此以相同的間距隔開，即兩個相鄰之記憶柱狀結構120間的距離相同。記憶柱狀結構120可由包含氮化鈦或摻雜的多晶矽的材料所製成，但並不用以限制本揭露。
在一些實施方式中，記憶柱狀結構120與虛設柱狀結構130可具有相同的結構配置(例如形狀、厚度、間隔等)，且可由包含相同的材料所製成。舉例來說，每一個虛設柱狀結構130亦包含水平部及圍繞水平部的垂直部。換句話說，位於半導體基板110之晶格區CR上方的記憶柱狀結構120與位於半導體基板110之虛設區DR上方的虛設柱狀結構130除了功 能性不同之外，可實質上相同。由於記憶柱狀結構120與虛設柱狀結構130實質上相同，因此在以下敘述中將僅針對記憶柱狀結構120詳細討論。
在一些實施方式中，支撐層140可接觸記憶柱狀結構120之垂直部124的側壁。具體來說，支撐層140可延伸於兩個相鄰的記憶柱狀結構120之間以避免記憶柱狀結構120在半導體裝置100的製造過程中崩塌(將於後續在以下敘述中詳細討論)。支撐層140可由包含氮化矽的材料所製成，但並不用以限制本揭露。
在一些實施方式中，半導體裝置100更包含第一介電層150。第一介電層150共形地覆蓋支撐層140以及記憶柱狀結構120。換句話說，第一介電層150沿支撐層140以及記憶柱狀結構120設置。此外，第一介電層150具有均勻的厚度。第一介電層150可由包含金屬氧化物(例如，介電常數較氧化矽大的氧化鋁)的材料所製成。
在一些實施方式中，半導體裝置100更包含頂部電極層160。頂部電極層160覆蓋第一介電層150。此外，部分的頂部電極層160嵌入至記憶柱狀結構120之垂直部124之間的空間中。換句話說，記憶柱狀結構120的垂直部124圍繞部分的頂部電極層160。頂部電極層160可由包含氮化鈦、鎢、多晶矽、多晶矽鍺或上述之組合的材料所製成，但並不用以限制本揭露。
由於第一介電層150沿著具有空心杯形狀的記憶柱狀結構120設置，且頂部電極層160覆蓋第一介電層150，因 此記憶柱狀結構120(即底部電極層)、第一介電層150以及頂部電極層160共同形成複數個具有高深寬比的電容器。
如第1圖及第2圖所示，半導體裝置100更包含層間介電層170以及複數個導電結構180。層間介電層170位於半導體基板110上，且導電結構180位於層間介電層170中且電性連接半導體基板110。此外，層間介電層170的頂面171與導電結構180的頂面181實質上共平面。層間介電層170可由包含氧化矽的材料所製成，且導電結構180可由包含多晶矽、氮化鈦、鎢、或上述之組合的材料所製成，但並不用以限制本揭露。
在一些實施方式中，記憶柱狀結構120分別位於導電結構180上且接觸導電結構180的頂面181。此外，記憶柱狀結構120分別對齊導電結構180。具體來說，記憶柱狀結構120之垂直部124的外側壁分別對齊導電結構180的側壁183，且記憶柱狀結構120的水平部122分別完全重疊導電結構180。
在一些實施方式中，半導體裝置100更包含第二介電層190。第二介電層190位於層間介電層170上。穿過第二介電層190的記憶柱狀結構120接觸導電結構180。此外，第二介電層190位於第一介電層150與層間介電層170之間。第二介電層190可避免第一介電層150接觸導電結構180。第二介電層190可由包含氮化矽的材料所製成，但並不用以限制本揭露。
應瞭解到，已敘述過的元件連接關係、材料與功效將不再重複贅述，合先敘明。在以下敘述中，將僅針對第一數量的記憶柱狀結構120、第二數量的記憶柱狀結構120以及 第一開口形狀P1與第二開口形狀P2的排列方式詳細討論。
第3圖繪示根據本揭露另一實施方式之半導體裝置100a的上視圖。第3圖之半導體裝置100a與第1圖之半導體裝置100不同之處在於第一開口形狀P1與第二開口形狀P2在第一方向D1上的排列方式。具體來說，第二開口形狀P2在第一排(即最頂排)以及第四排沿第二方向D2重複設置，且第一開口形狀P1在第二排、第三排、第五排及第六排(即最底排)沿第二方向D2重複設置。
第4圖繪示根據本揭露另一實施方式之半導體裝置100b的上視圖。第4圖之半導體裝置100b與第1圖之半導體裝置100不同之處在於圍繞每一個第一開口形狀P1之第一數量的記憶柱狀結構120以及圍繞每一個第二開口形狀P2之第二數量的記憶柱狀結構120。具體來說，在半導體裝置100b中，五個記憶柱狀結構120圍繞每一個第一開口形狀P1，且四個記憶柱狀結構120圍繞每一個第二開口形狀P2。換句話說，第一數量的記憶柱狀結構120為五，且第二數量的記憶柱狀結構120為四。此外，每一個第一開口形狀P1的形狀為梯形，且每一個第二開口形狀P2的形狀為橢圓形。
第5圖繪示根據本揭露另一實施方式之半導體裝置100c的上視圖。第5圖之半導體裝置100c與第1圖之半導體裝置100不同之處在於圍繞每一個第二開口形狀P2之第二數量的記憶柱狀結構120。具體來說，在半導體裝置100c中，五個記憶柱狀結構120圍繞每一個第二開口形狀P2。換句話說，第二數量的記憶柱狀結構120為五。此外，每一個第一開口形 狀P1的形狀為圓形，且每一個第二開口形狀P2的形狀為梯形。
第6圖至第13圖繪示根據本揭露一實施方式之半導體裝置100的製造方法在各步驟的剖面圖。在以下敘述中，將說明半導體裝置100的製造方法。
參閱第6圖，提供半導體基板110，並在半導體基板110上形成層間介電層170。接著蝕刻層間介電層170以形成孔洞O1，使得部分的半導體基板110裸露。孔洞O1可接著被導電材料填滿，並隨後對導電材料執行平坦化製程以形成導電結構180，使得層間介電層170的頂面171與導電結構180的頂面181實質上共平面。
接著，在層間介電層170及導電結構180上形成第二介電層190，並在第二介電層190上依序形成第一犧牲層200、支撐層140以及第二犧牲層210。第二犧牲層210包含相對於第一犧牲層200之材料具有蝕刻選擇性的材料並可作為蝕刻停止層。舉例來說，第二犧牲層210可由包含氮化矽的材料所製成，而第一犧牲層200可由包含氧化矽的材料所製成。
參閱第7圖，可在第二犧牲層210上形成第一遮罩圖案220以定義用以形成孔洞O2的開口222。第一遮罩圖案220的開口222可分別位於導電結構180上方。第一遮罩圖案220可作為蝕刻遮罩以依序圖案化第二犧牲層210、支撐層140以及第一犧牲層200，使得部分的第二介電層190裸露出來。接著，進一步蝕刻第二介電層190的裸露部分。如此一來，便形成孔洞O2以分別使得導電結構180的頂面181裸露。
參閱第8圖，接著移除第一遮罩圖案220。舉例來 說，當第一遮罩圖案220為光阻圖案時，可採用灰化製程以移除第一遮罩圖案220。隨後，在孔洞O2中以及第二犧牲層210上共形地形成記憶柱狀結構120的材料。如此一來，記憶柱狀結構120的材料便覆蓋導電結構180、第二介電層190、第一犧牲層200、支撐層140以及第二犧牲層210。雖然第1圖中的虛設柱狀結構130並未繪示於第8圖中，但虛設柱狀結構130的形成方式與記憶柱狀結構120的形成方式類似，且記憶柱狀結構120與虛設柱狀結構130可同時在一個步驟中形成。
參閱第9圖，接著執行平坦化製程以移除覆蓋第二犧牲層210之記憶柱狀結構120的頂部，進而使得第二犧牲層210的頂面211裸露出來。在此步驟後，便形成每一個位於晶格區CR上方之電容器的記憶柱狀結構120(即底部電極層)。
參閱第10圖，可在記憶柱狀結構120及第二犧牲層210上方形成第二遮罩圖案230。第二遮罩圖案230具有用以定義第一開口形狀P1與第二開口形狀P2之形狀(如第1圖所示)的開口232。舉例來說，第二遮罩圖案230可包含具有對應於第一開口形狀P1及第二開口形狀P2之形狀與位置的形狀及位置。隨後，可執行蝕刻製程以移除由第二遮罩圖案230之開口232裸露的部分的第二犧牲層210。蝕刻製程進一步移除位於移除之第二犧牲層210下方的部分的支撐層140。如此一來，位於移除之支撐層140下方的部分的第一犧牲層200可由第二遮罩圖案230的孔洞O2裸露出來
參閱第11圖，接著移除第二遮罩圖案230，使得記憶柱狀結構120以及剩餘的第二犧牲層210裸露出來。可執 行等向性蝕刻(isotropic etching process)以徹底移除第一犧牲層200以及第二犧牲層210，使得記憶柱狀結構120的側壁、第二介電層190的頂面以及支撐層140的頂面141與底面143裸露出來。在此步驟中，支撐層140連接記憶柱狀結構120的側壁以避免記憶柱狀結構120崩塌。
由於半導體裝置100具有圍繞晶格區CR的虛設區DR(如第1圖所示)，因此晶格區CR的邊緣部分便不再是半導體基板110的外邊緣。如此一來，虛設區DR可讓晶格區CR的邊緣部分具有與晶格區CR的中心部分相同的蝕刻環境。換句話說，虛設區DR促使整個晶格區CR具有相同的蝕刻環境。
同時參閱第12圖及第13圖，接著共形地形成第一介電層150以覆蓋支撐層140的裸露表面以及記憶柱狀結構120的裸露表面。隨後，在第一介電層150上形成頂部電極層160，以形成具有第一開口形狀P1、第二開口形狀P2以及高深寬比之電容器的半導體裝置100(如第1圖所示)。
雖然本揭露已以實施方式揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧半導體裝置
120‧‧‧記憶柱狀結構
130‧‧‧虛設柱狀結構
140‧‧‧支撐層
CR‧‧‧晶格區
DR‧‧‧虛設區
P1‧‧‧第一開口形狀
P2‧‧‧第二開口形狀
D1‧‧‧第一方向
D2‧‧‧第二方向
2-2‧‧‧線段

Claims (17)

  1. 一種半導體裝置，包含：
    一半導體基板，具有一晶格區以及一虛設區，且該虛設區圍繞該晶格區；
    複數個記憶柱狀結構，位於該半導體基板的該晶格區上方；以及
    一支撐層，位於該半導體基板上方，連接該些記憶柱狀結構，且具有位於該晶格區上方的複數個第一開口形狀以及複數個第二開口形狀，其中第一數量的該些記憶柱狀結構圍繞每一該些第一開口形狀，第二數量的該些記憶柱狀結構圍繞每一該些第二開口形狀，該第一數量的該些記憶柱狀結構不同於該第二數量的該些記憶柱狀結構，且該些第一開口形狀的至少一者以及該些第二開口形狀的至少一者位於該晶格區的一中心部分上方。
  2. 如請求項1所述的半導體裝置，更包含複數個虛設柱狀結構，位於該半導體基板的該虛設區上。
  3. 如請求項1所述的半導體裝置，其中該些第一開口形狀具有相同的形狀，且該些第二開口形狀具有相同的形狀。
  4. 如請求項1所述的半導體裝置，其中該些第一開口形狀以及該些第二開口形狀在一第一方向上交錯設 置。
  5. 如請求項1所述的半導體裝置，其中該些第一開口形狀或該些第二開口形狀在一第二方向上重複設置。
  6. 如請求項1所述的半導體裝置，其中該第一數量的該些記憶柱狀結構小於該第二數量的該些記憶柱狀結構。
  7. 如請求項6所述的半導體裝置，其中該第一數量的該些記憶柱狀結構為三，且該第二數量的該些記憶柱狀結構為四。
  8. 如請求項6所述的半導體裝置，其中該第一數量的該些記憶柱狀結構為三，且該第二數量的該些記憶柱狀結構為五。
  9. 如請求項6所述的半導體裝置，其中該第一數量的該些記憶柱狀結構為四，且該第二數量的該些記憶柱狀結構為五。
  10. 如請求項1所述的半導體裝置，更包含：
    一層間介電層，位於該半導體基板上；以及
    複數個導電結構，位於該層間介電層中，其中該些記憶 柱狀結構分別位於該些導電結構上。
  11. 如請求項10所述的半導體裝置，其中該些記憶柱狀結構分別對齊該些導電結構。
  12. 如請求項10所述的半導體裝置，其中該些記憶柱狀結構分別接觸該些導電結構的頂面。
  13. 如請求項1所述的半導體裝置，其中每一該些記憶柱狀結構包含一水平部以及一垂直部，且該垂直部圍繞該水平部。
  14. 如請求項13所述的半導體裝置，更包含：
    一頂部電極層，位於該些記憶柱狀結構以及該支撐層上方，其中該些記憶柱狀結構的該些垂直部圍繞部分的該頂部電極層。
  15. 如請求項1所述的半導體裝置，其中每一該些記憶柱狀結構為具有U型剖面的一底部電極層。
  16. 如請求項15所述的半導體裝置，更包含：
    一第一介電層，沿該支撐層以及該些記憶柱狀結構設置；以及
    一頂部電極層，位於該第一介電層上方。
  17. 如請求項16所述的半導體裝置，更包含一第二介電層，位於該第一介電層與該層間介電層之間。
TW108139122A 2019-09-26 2019-10-29 半導體裝置 TWI694546B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/583,288 US11342333B2 (en) 2019-09-26 2019-09-26 Semiconductor device
US16/583,288 2019-09-26

Publications (2)

Publication Number Publication Date
TWI694546B TWI694546B (zh) 2020-05-21
TW202114054A true TW202114054A (zh) 2021-04-01

Family

ID=71895945

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108139122A TWI694546B (zh) 2019-09-26 2019-10-29 半導體裝置

Country Status (3)

Country Link
US (1) US11342333B2 (zh)
CN (1) CN112563238A (zh)
TW (1) TWI694546B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210018683A (ko) * 2019-08-08 2021-02-18 삼성전자주식회사 지지 패턴을 포함하는 반도체 소자 및 이의 제조 방법
CN112864152B (zh) * 2019-11-26 2022-06-24 长鑫存储技术有限公司 存储器、存储器的衬底结构及其制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008283026A (ja) * 2007-05-11 2008-11-20 Elpida Memory Inc 半導体装置の製造方法および半導体装置
TW200933878A (en) * 2008-01-21 2009-08-01 Ind Tech Res Inst Memory capacitor and manufacturing method thereof
TWI358793B (en) * 2008-08-25 2012-02-21 Nanya Technology Corp Method of fabricating storage node of stack capaci
KR101589912B1 (ko) * 2009-03-20 2016-02-01 삼성전자주식회사 커패시터 및 이의 제조 방법
JP2010287716A (ja) * 2009-06-11 2010-12-24 Elpida Memory Inc 半導体装置及びその製造方法
US8395880B2 (en) * 2010-03-30 2013-03-12 Medtronic, Inc. High density capacitor array patterns
KR101650843B1 (ko) * 2010-08-31 2016-08-25 삼성전자주식회사 커패시터를 포함하는 반도체 메모리 소자 및 반도체 소자
KR20120045461A (ko) * 2010-10-29 2012-05-09 삼성전자주식회사 아일랜드형 지지 패턴들을 갖는 반도체 소자
JP5703012B2 (ja) * 2010-12-20 2015-04-15 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及び半導体装置を用いたデータ処理システム
US8921977B2 (en) * 2011-12-21 2014-12-30 Nan Ya Technology Corporation Capacitor array and method of fabricating the same
US20130228837A1 (en) * 2012-03-01 2013-09-05 Elpida Memory, Inc. Semiconductor device
DE112014000381T5 (de) * 2013-01-09 2015-09-24 Ps5 Luxco S.A.R.L. Halbleiterbauelement und Verfahren zu seiner Fertigung
US20150348963A1 (en) * 2014-05-30 2015-12-03 Inotera Memories, Inc. Cylinder-shaped storage node with single-layer supporting structure
KR102516880B1 (ko) * 2016-07-12 2023-03-31 삼성전자주식회사 반도체 기억 소자
KR102630954B1 (ko) * 2016-11-08 2024-01-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102675294B1 (ko) * 2016-12-02 2024-06-17 삼성전자주식회사 지지 패턴을 포함하는 반도체 장치
KR20180065425A (ko) * 2016-12-07 2018-06-18 삼성전자주식회사 반도체 소자
KR20180068584A (ko) * 2016-12-14 2018-06-22 삼성전자주식회사 반도체 소자

Also Published As

Publication number Publication date
TWI694546B (zh) 2020-05-21
CN112563238A (zh) 2021-03-26
US11342333B2 (en) 2022-05-24
US20210098461A1 (en) 2021-04-01

Similar Documents

Publication Publication Date Title
US10720435B2 (en) Semiconductor devices including support patterns
US10079237B2 (en) Semiconductor memory device
US8274112B2 (en) Semiconductor memory device having pillar structures
US20070234538A1 (en) Plurality of capacitors employing holding layer patterns and method of fabricating the same
CN112908968B (zh) 半导体存储器中的电容及其制备方法
US11195837B2 (en) Semiconductor devices including support patterns
JP2010226109A (ja) キャパシタ構造物とその製造方法、及び前記キャパシタを含む半導体装置とその製造方法
CN108933143A (zh) 半导体器件
TW201530626A (zh) 電容器下電極之製造方法及半導體裝置
US20090073736A1 (en) Semiconductor device having storage nodes on active regions and method of fabricating the same
TWI694546B (zh) 半導體裝置
KR101524510B1 (ko) 커패시터 및 이의 제조 방법
US20050003646A1 (en) Semiconductor devices having DRAM cells and methods of fabricating the same
US7468306B2 (en) Method of manufacturing a semiconductor device
KR101810531B1 (ko) 반도체 장치 및 그 제조 방법
TWI830187B (zh) 具有支撐件結構的半導體裝置
CN108735711B (zh) 一种半导体器件及其制备方法、电子装置
CN101399225B (zh) 半导体器件及其制造方法
WO2022028175A1 (zh) 一种存储器的形成方法和存储器
US20070037349A1 (en) Method of forming electrodes
TW200414327A (en) Semiconductor memory device and method for fabricating the same
JP3987703B2 (ja) 容量素子及びその製造方法
KR20070019134A (ko) 반도체 장치 및 이의 제조 방법
JP2001102546A (ja) 半導体記憶装置及びその製造方法
TWI399833B (zh) 一種形成記憶體電容的方法