TW202046045A - 基準電壓產生電路 - Google Patents

Abstract

本發明提供一種基準電壓產生電路（1A）包括：電流分流電路（10），具有第一輸入端（11a）、第二輸入端（11b）、電源輸入端（12）、第一輸出端（13a）、第二輸出端（13b）、第三輸出端（13c）、NMOS電晶體（15）及PMOS電晶體（16、17、18）；第一電阻二極體電路（20），具有電阻（22）及二極體（D1）與電阻（23）；第二電阻二極體電路（30），具有電阻（32）與二極體（D2）；反饋控制電路（40），包含反相輸入端（-）、非反相輸入端（+）與輸出端（43）；電阻分壓電路（50），包含電阻（52）；以及輸出端子（60），與第三輸出端（13c）及電阻分壓電路（50）的一端連接。

Description

基準電壓產生電路

本發明是有關於一種基準電壓產生電路。

已知有一種基準電壓產生電路，其難以受到電源電壓或溫度的影響，而輸出穩定為規定電壓值的電壓來作為基準電壓。基準電壓產生電路的一例例如在日本專利特開平11-45125號公報中有所記載（參照專利文獻1）。

圖8是表示現有的基準電壓產生電路100的構成例的電路圖，是與在專利文獻1的圖5所示的基準電壓產生電路中，N個二極體D2為一個的情況即N=1的情況實質上等效的電路的電路圖。

圖8所例示的基準電壓產生電路100包括具有p型極性的場效電晶體（以下稱作“P溝道金屬氧化物半導體（P-channel Metal Oxide Semiconductor，PMOS）電晶體”）105～場效電晶體107、二極體111及電阻112與電阻113、二極體115及電阻116、差動放大電路118、輸出電壓電路120以及輸出端子130。

PMOS電晶體105～PMOS電晶體107的各源極（source）分別連接於提供電源電壓VDD的電源端子103。另外，PMOS電晶體105～PMOS電晶體107的各閘極分別連接於差動放大電路118的輸出端。PMOS電晶體105的汲極經由節點N11而連接於三處部位。若作具體說明，則作為第一處部位，PMOS電晶體105的汲極經由電阻112與二極體111的串聯電路而連接（接地）至GND。作為第二處部位，PMOS電晶體105的汲極經由電阻113而連接（接地）至GND。作為第三處部位，PMOS電晶體105的汲極連接於差動放大電路118的非反相輸入端（+）。

PMOS電晶體106的汲極經由節點N12而連接於三處部位。若作具體說明，則作為第一處部位，PMOS電晶體106的汲極與二極體115的陽極（anode）連接。二極體115的陰極（cathode）進而連接（接地）至GND。作為第二處部位，PMOS電晶體106的汲極經由電阻116而連接（接地）至GND。作為第三處部位，PMOS電晶體106的汲極連接於差動放大電路118的反相輸入端（-）。

PMOS電晶體107的汲極經由節點N13而連接於兩處部位。若作具體說明，則作為第一處部位，PMOS電晶體107的汲極經由包含電阻123的輸出電壓電路120而連接（接地）至GND。作為第二處部位，PMOS電晶體107的汲極與輸出端子130連接。

基準電壓產生電路100中，由PMOS電晶體105、PMOS電晶體106、PMOS電晶體107輸出預先設定的比率的汲極電流。這樣構成的基準電壓產生電路100中，從整體去除PMOS電晶體107及電阻123後的剩餘部分構成反饋控制電路。其結果，基準電壓產生電路100作為帶隙基準（band gap reference）電路而運行。

PMOS電晶體105的汲極電流在節點N11處分支，並分別流經電阻112和二極體111的串聯電路、與電阻113。PMOS電晶體106的汲極電流在節點N12處分支，並分別流經二極體115與電阻116。PMOS電晶體107的汲極電流流經電阻123。因而，基準電壓產生電路100中，可獲得與電阻123中的壓降相等的電壓來作為輸出電壓VOUT。

專利文獻1：日本專利特開平11-45125號公報

[發明所要解決的問題] 但是，圖8所例示的基準電壓產生電路100中，存在下述問題：當電源電壓VDD急劇上升或下降時，會有儘管是過渡性的但振幅大的電壓重疊於輸出電壓VOUT。例如，當在數μs的期間，電源電壓VDD從1.5 V變為6.0 V或者從6.0 V變為1.5 V時，會有數十mV～數百mV的振幅的變動重疊於輸出電壓VOUT。

基準電壓產生電路的輸出多被用作其它電路進行運行時作為基準的電壓。例如，作為低壓差線性穩壓器（Low Dropout Regulator，LDO）或直流/直流（Direct Current/Direct Current，DC/DC）轉換器（converter）等電源電壓輸出電路的輸出電壓的基準，或者作為放大電路或濾波器（filter）等信號處理電路的偏置電壓或振幅電壓的基準。以基準電壓產生電路的輸出電壓作為基準來運行的這些電路的輸出電壓會受到基準電壓產生電路的輸出電壓的變動的影響，而發生同等或成比例關係的變動。這樣，基準電壓產生電路中的輸出電壓的變動會導致其它電路中的運行的偏差或誤差，因此越小越好。

為了解決所述問題，本發明的目的在於提供一種基準電壓產生電路，即使在電源電壓發生了急劇變動的情況下，也能夠降低因所述變動引起的輸出電壓的振幅變動。

[解決問題的技術手段] 為了解決所述問題，本發明的基準電壓產生電路包括：電流分流電路，具有第一輸入端及第二輸入端、電源輸入端、第一輸出端至第三輸出端、第一場效電晶體、第二場效電晶體、第三場效電晶體以及第四場效電晶體，所述第一場效電晶體包含與所述第一輸入端連接的閘極、與所述電源輸入端連接的汲極、及源極，且經由所述電源輸入端而與第一電源電連接，所述第二場效電晶體包含與所述第一場效電晶體的所述源極連接的源極、與所述第二輸入端連接的閘極、及與所述第一輸出端連接的汲極，所述第三場效電晶體具有與所述第一場效電晶體的所述源極連接的源極、與所述第二輸入端連接的閘極、及與所述第二輸出端連接的汲極，所述第四場效電晶體具有與所述第一場效電晶體的所述源極連接的源極、與所述第二輸入端連接的閘極、及與所述第三輸出端連接的汲極；第一電阻二極體電路，具有電阻及二極體，一端與所述電流分流電路的所述第一輸出端連接，且另一端連接於第二電源；第二電阻二極體電路，具有電阻及二極體，一端與所述電流分流電路的所述第二輸出端連接，且另一端連接於所述第二電源；反饋控制電路，包含與所述第一電阻二極體電路的所述一端連接的第一輸入端、與所述第二電阻二極體電路的所述一端連接的第二輸入端、及與所述電流分流電路的所述第一輸入端連接的輸出端；電阻電路，具有電阻，一端與所述電流分流電路的所述第三輸出端連接，且另一端連接於所述第二電源；以及輸出端子，與所述電流分流電路的所述第三輸出端及所述電阻電路的所述一端連接，所述第一場效電晶體具有作為n型及p型中的其中一種的第一極性，所述第二場效電晶體至所述第四場效電晶體具有作為所述n型及p型中的另一種的第二極性。

[發明的效果] 根據本發明，即使在電源電壓急劇變動的情況下，也能降低因所述變動引起的輸出電壓的振幅變動。

以下，參照附圖來說明本發明的實施方式的基準電壓產生電路。 [第一實施方式] 圖1是表示作為第一實施方式的基準電壓產生電路的一例的基準電壓產生電路1A的構成的電路圖。

基準電壓產生電路1A包括電流分流電路10、電阻二極體電路20、電阻二極體電路30、反饋控制電路40、電阻分壓電路50及輸出端子60。另外，在基準電壓產生電路1A，配置有與第一電源電連接的電源端子3、及與作為第二電源的GND電連接（接地）的接地端子。

電流分流電路10具有作為第一輸入端的輸入端11a、作為第二輸入端的輸入端11b、電源輸入端12、作為第一輸出端的輸出端13a、作為第二輸出端的輸出端13b、及作為第三輸出端的輸出端13c。

作為第一電阻二極體電路的電阻二極體電路20具有與節點N1連接的一端、及經接地的另一端。作為第二電阻二極體電路的電阻二極體電路30具有與節點N2連接的一端、及經接地的另一端。

反饋控制電路40具有：差動放大電路41，包含與輸出端13a連接的作為第一輸入端的反相輸入端（-）、與輸出端13b連接的作為第二輸入端的非反相輸入端（+）、及輸出端；以及輸出端43，與差動放大電路41的輸出端連接。

作為電阻電路的電阻分壓電路50具有經串聯連接的電阻51及電阻52，作為電阻51側的端的一端與輸出端13c連接，作為電阻52側的端的另一端接地。

輸出端13a與節點N1連接，且經由節點N1而與電阻二極體電路20的一端及差動放大電路41的反相輸入端連接。輸出端13b與節點N2連接，且經由節點N2而與電阻二極體電路30的一端及差動放大電路41的非反相輸入端分別連接。另外，輸出端43與輸入端11a相連接。因而，由電流分流電路10及反饋控制電路40形成反饋環（loop）。

另外，電流分流電路10經由節點N1而與電阻二極體電路20連接，並經由節點N2而與電阻二極體電路30連接。

輸入端11b與電阻51和電阻52的連接點即節點N3連接。另外，輸出端13c與電阻分壓電路50的一端連接。因而，電流分流電路10是以可從電阻分壓電路50輸入電壓及可向電阻分壓電路50輸出電壓的方式而連接。在輸出端13c與電阻分壓電路50的一端的連接點，連接有輸出端子60。進而，電源輸入端12與供給電源電壓VDD的電源端子3連接。

繼而，對電流分流電路10、電阻二極體電路20、電阻二極體電路30、反饋控制電路40及電阻分壓電路50的各電路進行說明。

電流分流電路10除了輸入端11a、輸入端11b、電源輸入端12及輸出端13a～輸出端13c以外，還包括具有n型極性的場效電晶體（以下稱作“NMOS電晶體”）15與具有p型極性的場效電晶體（PMOS電晶體）16～場效電晶體（PMOS電晶體）18。

作為第一場效電晶體的NMOS電晶體15具有n型及p型中的其中一種極性即作為第一極性的n型極性。NMOS電晶體15包含與輸入端11a連接的閘極、與電源輸入端12連接的汲極、及源極。

作為第二場效電晶體的PMOS電晶體16具有n型及p型中的另一種極性即作為第二極性的p型極性。PMOS電晶體16包含閘極、與NMOS電晶體15的源極連接的源極、與此源極連接（短路）的背閘極（back gate）、及與輸出端13a連接的汲極。

作為第三場效電晶體的PMOS電晶體17具有作為第二極性的p型極性，包含閘極、與NMOS電晶體15的源極連接的源極、與此源極連接的背閘極、及與輸出端13b連接的汲極。

作為第四場效電晶體的PMOS電晶體18具有作為第二極性的p型極性，包含閘極、與NMOS電晶體15的源極連接的源極、與此源極連接的背閘極、及與輸出端13c連接的汲極。

PMOS電晶體17的閘極寬度相對于閘極長度（以下稱作“閘極寬度/閘極長度”）的值，相對於PMOS電晶體16的閘極寬度/閘極長度的值而為p（p為任意正數）倍。另外，PMOS電晶體18的閘極寬度/閘極長度的值相對於PMOS電晶體17的閘極寬度/閘極長度的值而為q（q為任意正數）倍。即，PMOS電晶體16、PMOS電晶體17、PMOS電晶體18的各閘極寬度/閘極長度之比為1：p：p·q。

PMOS電晶體16與PMOS電晶體17、PMOS電晶體18的各閘極及輸入端11b分別連接。PMOS電晶體17與PMOS電晶體16、PMOS電晶體18的各閘極及輸入端11b分別連接。PMOS電晶體18與PMOS電晶體16、PMOS電晶體17的各閘極及輸入端11b分別連接。

電阻二極體電路20具有形成第一電流路徑（以下簡稱作“路徑”）的二極體D1及電阻22、與形成第二路徑的電阻23。第一路徑在電阻二極體電路20中，與第二路徑並聯連接。

第一路徑是經由電阻22及二極體D1來連接節點N1與GND的路徑。在第一路徑中，節點N1與電阻22的一端連接，電阻22的另一端與二極體D1的陽極連接，且與二極體D1的陰極連接。二極體D1的陰極接地。

第二路徑是經由電阻23來連接節點N1與GND的路徑。在第二路徑中，節點N1與電阻23的一端連接。電阻23的另一端接地。

電阻二極體電路30具有並聯連接於節點N2與GND之間的二極體D2及電阻32。二極體D2的陽極與節點N2連接，陰極接地。相對於二極體D1的接合部的面積，二極體D2的接合部的面積構成為n（n為任意正數）分之一（=1/n）倍。換言之，相對於二極體D2的接合部的面積，二極體D1的接合部的面積構成為n倍。電阻32的一端與節點N2連接，另一端接地。

反饋控制電路40中，反饋控制電路40的第一輸入端與差動放大電路41的反相輸入端連接。反饋控制電路40的第二輸入端與差動放大電路41的非反相輸入端連接。

電阻分壓電路50是通過經串聯連接的電阻51、電阻52，來獲得輸入至輸出端子60的輸出電壓VOUT的分壓電壓的分壓電路。輸出電壓VOUT的分壓電壓是節點N3的電壓。

繼而，對基準電壓產生電路1A的作用及效果進行說明。 基準電壓產生電路1A中，電流分流電路10基於從輸入端11a輸入的電壓、從電源輸入端12輸入的電源電壓VDD及從輸入端11b輸入的偏置電壓，而生成電流Id1、電流Id2及電流Id3。

更詳細而言，NMOS電晶體15基於從輸入端11a輸入的電壓及從電源輸入端12輸入的電源電壓VDD，而生成電流Id。所生成的電流Id分別流入PMOS電晶體16、PMOS電晶體17、PMOS電晶體18的各源極。從輸入端11b輸入的電壓作為偏置電壓，而施加至PMOS電晶體16、PMOS電晶體17、PMOS電晶體18的各閘極。

PMOS電晶體16基於輸入至源極的電流及施加至閘極的偏置電壓，而從汲極流出電流Id1。PMOS電晶體17基於輸入至源極的電流及施加至閘極的偏置電壓，而從汲極流出電流Id2。PMOS電晶體18基於輸入至源極的電流及施加至閘極的偏置電壓，而從汲極流出電流Id3。電流Id1、電流Id2及電流Id3的電流比等於所述PMOS電晶體16、PMOS電晶體17、PMOS電晶體18的各閘極寬度/閘極長度之比，為1：p：p·q。

作為汲極電流的電流Id1從輸出端13a輸出，並流入至電阻二極體電路20。流入至電阻二極體電路20的電流Id1經由節點N1，分為流經電阻23的電流I1、與流經電阻22及二極體D1的電流I2而流向GND。

作為汲極電流的電流Id2從輸出端13b輸出，並流入至電阻二極體電路30。流入至電阻二極體電路30的電流Id2經由節點N2，分為流經二極體D2的電流I3、與流經電阻32的電流I4而流向GND。

作為汲極電流的電流Id3從輸出端13c輸出，並流入至電阻分壓電路50。電流Id3與流經電阻分壓電路50的電流I5相等，並經由電阻51及電阻52而流向GND。在電阻51及電阻52的連接點即節點N3處，因流經電阻51及電阻52的電流而產生與電阻51及電阻52的電阻比相應的分壓電壓。所述分壓電壓作為偏置電壓而被供給至輸入端11b。

另外，對於反饋控制電路40，輸入節點N1的電壓VN1及節點N2的電壓VN2。更詳細而言，作為第一輸入電壓的電壓VN1被輸入至差動放大電路41的反相輸入端，作為第二輸入電壓的電壓VN2被輸入至差動放大電路41的非反相輸入端。差動放大電路41將與對反相輸入端及非反相輸入端分別輸入的兩個電壓之差成比例的電壓供給至輸出端43。供給至輸出端43的電壓作為反饋控制電路40的輸出電壓，經由電流分流電路10的輸入端11a而施加至NMOS電晶體15的閘極。

另外，從輸出端子60輸出有輸出電壓VOUT。輸出電壓VOUT是通過將電路方程式設為豎式並對輸出電壓VOUT求解而求出。每當將電路方程式設為豎式時，將電阻22、電阻23、電阻32、電阻51及電阻52的電阻值分別設為R1、R2、R3、R4及R5。將二極體D1、二極體D2兩端的電壓分別設為VD1、VD2。將熱電壓VT設為kB·T/qe（kB為波爾茲曼常數（Boltzmann constant），T為絕對溫度，qe為元電荷）。將二極體D1及二極體D2的逆向飽和電流設為Is。將差動放大電路41的偏移電壓（offset voltage）設為Voffset。依據所述條件，可獲得下述式（1）～式（7）的方程式。

[數學式1]

當使用上述式（1）～式（7）來對輸出電壓VOUT求解時，得到下式（8）。

[數學式2]

所述式（8）的方程式中，包含節點N1的電壓VN1與節點N2的電壓VN2，因此就所述式（8）而言，並不能說已明確地解出。因此，進一步參考將基準電壓產生電路1A的現實使用形態考慮在內的電路條件。一般對於差動放大電路41而言，對反相輸入端及非反相輸入端分別輸入的兩個電壓大致相等。因此，對反相輸入端輸入的電壓VN1及對非反相輸入端輸入的電壓VN2視為大致相等來進一步整理所述式（8）的右項。若進一步整理所述式（8）的右項，則輸出電壓VOUT以下式（9）來表示。

[數學式3]

根據所述式（9）可知的是，輸出電壓VOUT可通過電路常數來自由設定。因而，基準電壓產生電路1A中，進行電路設計時的自由度大。此處，假定基準電壓產生電路1A的特性是理想的，即連接於輸出端子60的負載的阻抗（impedance）無限大。若基準電壓產生電路1A的特性是理想的，則電流Id3將全部流經電阻分壓電路50，因此電流Id3與流經串聯連接的電阻51及電阻52的電流I5相等。因而，輸出電壓VOUT是利用電阻分壓電路50的一端與另一端之間的電阻值即將電阻51及電阻52串聯連接而成的電阻體的電阻值（=R4·R5/（R4+R5））、與電流I5（=電流Id3）之積來求出。

另一方面，現實的電子電路中所使用的電阻22、電阻23、電阻32、電阻51、電阻52未必是理想的特性，電阻值可能根據環境溫度、或者電阻元件與電源電壓VDD或接地電位的電位差等運行狀況而發生變動。電阻22、電阻23、電阻32、電阻51、電阻52的電阻值R1～電阻值R5在所述式（9）的右項中，作為彼此的比率而出現。因而，輸出電壓VOUT可根據彼此的電阻的電阻值的相對值而非彼此的電阻的電阻值的絕對值來決定。

就電阻值的相對精度而言，當在集成電路（Integrated Circuit，IC）上構成時，多能獲得高至1/1000左右的精度差。因而，輸出電壓VOUT的特性幾乎不受電阻的變動特性影響而能夠獲得高精度。 另外，根據所述式（9），流向輸出端子60的電流IOUT以下式（10）來表示。

[數學式4]

根據所述式（10），輸出電流IOUT直接影響到電阻23的電阻值R1的絕對精度。當不受環境溫度、或者與電源電壓VDD或接地電位的電位差等運行狀況影響，而可精度良好地獲得電阻23的電阻值R1時，能夠獲得精度良好的輸出電流IOUT。即，此時，能夠使基準電壓產生電路1A作為基準電流產生電路發揮功能。

這樣，基準電壓產生電路1A中，NMOS電晶體15基於反饋控制電路40的輸出而生成電流Id。基於所述電流Id，生成對電阻二極體電路20、電阻二極體電路30及電阻分壓電路50供給的各電流Id1、電流Id2及電流Id3。 NMOS電晶體15的汲極與電源端子3連接，但剩餘的閘極、背閘極及源極不與電源端子3連接。一般而言，金屬氧化物半導體場效電晶體（Metal Oxide Semiconductor Field Effect Transistor，MOSFET）的汲極-源極間的內部電阻例如大至數MΩ，因此電源電壓VDD的變動對電流Id造成的影響有限。 因而，基準電壓產生電路1A中，即使NMOS電晶體15的汲極電壓即電源電壓VDD發生驟變，也能夠降低因電源電壓VDD的變動引起的電壓重疊於電流Id的比率。

另外，基準電壓產生電路1A中，由於電壓VN1及電壓VN2被輸入至差動放大電路41，因此能夠使所輸入的信號的同相成分抵消（cancel）。因而，即使因電源電壓VDD的驟變引起的變動重疊於各電壓VN1及電壓VN2，也能夠去除所述變動量。進而，基準電壓產生電路1A中，經穩定化的輸出電壓VOUT的分壓電壓經由輸入端11b而輸入至PMOS電晶體16、PMOS電晶體17、PMOS電晶體18的各閘極。由此，PMOS電晶體16、PMOS電晶體17、PMOS電晶體18能夠穩定地運行。

因而，根據基準電壓產生電路1A，即使在電源電壓VDD急劇變動的情況下，也能夠降低因所述變動引起的輸出電壓VOUT的振幅變動。另外，根據基準電壓產生電路1A，通過適當選擇PMOS電晶體16、PMOS電晶體17、PMOS電晶體18，能夠任意選擇電流Id1、電流Id2、電流Id3的比（分流比）。

另外，所述基準電壓產生電路1A中，從輸入端11b輸入至電流分流電路10的偏置電壓是從電阻分壓電路50導出的輸出電壓VOUT的分壓電壓，但並不限定於此。如參照後述的圖2所說明那樣，所輸入的偏置電壓也可未必為輸出電壓VOUT的分壓電壓。

圖2是表示作為第一實施方式的基準電壓產生電路的另一例的基準電壓產生電路1B的構成的電路圖。

本實施方式的基準電壓產生電路例如也可為如基準電壓產生電路1B那樣，將供給規定電壓的電壓源所產生的電壓輸入至輸入端11b的構成。另外，基準電壓產生電路1B相對於基準電壓產生電路1A，不同之處在於，取代電阻分壓電路50而具備電阻電路55、及偏置電壓的提供源並非電阻分壓電路50而是外部的電壓源57，其它方面則相同。

電阻電路55為相對於電阻分壓電路50而省略了電阻52的構成，即具有電阻51而構成。電壓源57包含連接於GND的負端子、及與作為第二輸入端的輸入端11b連接的正端子。根據這樣構成的基準電壓產生電路1B，即使在未從輸入端11b施加輸出電壓VOUT的分壓電壓的情況下，也能夠獲得與基準電壓產生電路1A同樣的效果。

另外，對於所述基準電壓產生電路1B，對輸入端11b與電壓源57相連接的情況進行了說明，但輸入端11b與電壓源57未必需要連接。基準電壓產生電路1B例如也可為將輸出電壓VOUT輸入至輸入端11b的構成，即，輸入端11b未與電壓源57連接，而是與輸出端13c連接（使輸入端11b與輸出端13c短路）的構成。另外，若設計條件不允許，則輸入端11b也可與GND電連接。

這樣，輸出端13c與輸入端11b經連接（短路）的基準電壓產生電路1B、與電壓源57電連接的基準電壓產生電路1B及與GND電連接的基準電壓產生電路1B中，既能降低電源電壓VDD的驟變的影響，又能簡化電路構成。

[第二實施方式] 圖3是表示作為第二實施方式的基準電壓產生電路的一例的基準電壓產生電路1C的構成的電路圖。

基準電壓產生電路1C相對於基準電壓產生電路1A，不同之處在於還包括相位補償電路71～相位補償電路75與電阻77，其它方面則相同。因此，本實施方式中，是以相位補償電路71～相位補償電路75及電阻77為中心進行說明，而省略與基準電壓產生電路1A重複的說明。另外，圖3中，從確保圖的明瞭性的觀點而言，省略了與基準電壓產生電路1A重複的輸入端11a、輸入端11b等一部分構成元件而表示。

作為第一相位補償電路的相位補償電路71包含電容器C1，且連接於反饋控制電路40的輸出端（圖3中省略圖示）與GND之間。作為第二相位補償電路的相位補償電路72包含電容器C2，且連接於輸出端子60與GND之間。作為第三相位補償電路的相位補償電路73包含電容器C3，且連接於相當於圖3中省略了圖示的輸入端11b的節點N4、與相當於圖3中省略了圖示的輸出端13c的節點N5之間。

作為第四相位補償電路的相位補償電路74連接於連接點P1。連接點P1是設在PMOS電晶體16的汲極與電阻二極體電路20的一端，更詳細而言，與節點N1之間。作為第五相位補償電路的相位補償電路75連接於連接點P2。連接點P2連接於PMOS電晶體17的汲極與電阻二極體電路30的一端，更詳細而言，與節點N2之間。相位補償電路74、相位補償電路75如圖4的（A）及圖4的（B）所示，至少包含電容器742、電容器752而構成。 電阻77連接於差動放大電路41的非反相輸入端與電阻二極體電路30的一端，更詳細而言，連接於節點N2之間。

這樣構成的基準電壓產生電路1C中，相位補償電路71～相位補償電路75增大了相位的餘裕。相位補償電路71、相位補償電路72中，電容器C1、電容器C2的一端也交流地連接（接地）至作為接地點的GND。因而，相位補償電路71、相位補償電路72增大了相位的餘裕，並且提高基準電壓產生電路1C中的節點相對於電源電壓VDD的驟變的穩定性。

相位補償電路73中，PMOS電晶體18的汲極與自身的閘極連接，進而與電阻分壓電路50連接，因此電容器C3能夠獲得鏡像效應。通過所述鏡像效應，相位補償電路73與連接有電容器C3的實際電容以上的電容器的情況同等地發揮作用。

電阻77使從差動放大電路41的兩個輸入端看向外部的交流阻抗之差下降。 當二極體D1視為理想的二極體時，從差動放大電路41的反相輸入端看向外部的第一交流阻抗與電阻22的電阻值大致相等。當不存在電阻77，而二極體D2視為理想的二極體時，從差動放大電路41的非反相輸入端看向外部的第二交流阻抗大致為零。因而，若在差動放大電路41的非反相輸入端與GND之間連接具備與電阻22的電阻值相等的電阻值的電阻77，則能夠使第一交流阻抗與第二交流阻抗大致一致。

根據基準電壓產生電路1C，由於具備相位補償電路71～相位補償電路75，因此在負反饋的反饋控制電路40中，能夠防止相位在頻段帶寬內大幅變動而實質上轉變為正反饋。因而，基準電壓產生電路1C能夠防止電路運行變得不穩定，或者產生振盪運行等的異常運行。即，根據基準電壓產生電路1C，能夠提高電路運行的穩定性。

另外，基準電壓產生電路1C中，相位補償電路71、相位補償電路72能夠增大相位的餘裕，並且能夠提高基準電壓產生電路1C中的節點相對於電源電壓VDD的驟變的穩定性。

相位補償電路73與連接有電容器C3的實際電容以上的電容器的情況同等地發揮作用，因此能夠進一步增大相位的餘裕。換言之，電容器C3能夠選擇電容值比運行所需的容量值小的電容器。此時，能夠降低電路的佔用面積及體積。

進而，基準電壓產生電路1C具備電阻77，因此能夠減小第一交流阻抗與第二交流阻抗之差。另外，在電阻77具備與電阻22的電阻值相等的電阻值的情況下，基準電壓產生電路1C能夠使第一交流阻抗與第二交流阻抗大致一致。

另外，圖3所例示的相位補償電路71、相位補償電路72、相位補償電路73分別為僅包含電容器C1、電容器C2、電容器C3的構成，但並不限定於本例。相位補償電路71、相位補償電路72、相位補償電路73只要分別為包含電容器C1、電容器C2、電容器C3的構成即可。即，相位補償電路71～相位補償電路73也可包含電容器與電阻的串聯電路。

另外，關於相位補償電路74、相位補償電路75，也與相位補償電路71～相位補償電路73同樣。即，相位補償電路74也可如圖4的（A）所例示那樣，包含與電容器742串聯連接的電阻741。相位補償電路75也可如圖4的（B）所例示那樣，包含與電容器752串聯連接的電阻751。另外，在串聯連接有電容器742與電阻741的相位補償電路74中，電阻741與電容器742的位置關係並不限定於圖4的（A）所例示的位置關係。也可與圖4的（A）所例示的位置關係相反。另外，關於電阻751與電容器752的位置關係，也和電阻741與電容器742的位置關係同樣。

[第三實施方式] 圖5是表示作為第三實施方式的基準電壓產生電路的一例的基準電壓產生電路1D的構成的電路圖。

基準電壓產生電路1D相對於基準電壓產生電路1A，不同之處在於，取代電流分流電路10而具備電流分流電路80、及取代電阻分壓電路50而具備電阻電路55，但其它方面相同。另外，電阻電路55是基準電壓產生電路1B中所配設的構成元件，如在第一實施方式中所說明那樣。因此，本實施方式中，是以電流分流電路80為中心來進行說明，而省略與基準電壓產生電路1A、基準電壓產生電路1B重複的說明。

電流分流電路80具有與輸出端43連接的輸入端81、與電源端子3分別連接的電源輸入端82a～電源輸入端82c、輸出端83a～輸出端83c以及NMOS電晶體85～NMOS電晶體87。

輸出端83a與電阻二極體電路20的一端，更詳細而言，與節點N1連接。輸出端83b連接於電阻二極體電路30的一端，更詳細而言，連接於節點N2之間。輸出端83c連接於電阻電路55的一端，即，連接於電阻51的一端。

NMOS電晶體85包含與輸入端81連接的閘極、與電源輸入端82a連接的汲極、及與輸出端83a連接的源極。NMOS電晶體86包含與輸入端81連接的閘極、與電源輸入端82b連接的汲極、及與輸出端83b連接的源極。NMOS電晶體87包含與輸入端81連接的閘極、與電源輸入端82c連接的汲極、及與輸出端83c連接的源極。

NMOS電晶體86的閘極寬度/閘極長度的值相對於NMOS電晶體85的閘極寬度/閘極長度的值為p（p為任意正數）倍。另外，NMOS電晶體87的閘極寬度/閘極長度的值相對於NMOS電晶體86的閘極寬度/閘極長度的值為q（q為任意正數）倍。即，NMOS電晶體85、NMOS電晶體86、NMOS電晶體87的各閘極寬度/閘極長度之比為1：p：p·q。

這樣構成的基準電壓產生電路1D與對PMOS電晶體16、PMOS電晶體17、PMOS電晶體18的閘極分別輸入有偏置電壓的基準電壓產生電路1A的不同之處在於，不對NMOS電晶體85、NMOS電晶體86、NMOS電晶體87的閘極分別輸入偏置電壓。即，基準電壓產生電路1D的構成比基準電壓產生電路1A的構成簡潔。

另一方面，因所述不同，在基準電壓產生電路1D中，為了滿足所述式（9），源極電流Is1、源極電流Is2、源極電流Is3的大小必須恒定地維持為1：p：p·q。即，電壓VN1與電壓VN2必須恒定地為大致同值。

在基準電壓產生電路1D中，電流分流電路80基於差動放大電路41的輸出來生成源極電流Is1、源極電流Is2、源極電流Is3。源極電流Is1、源極電流Is2、源極電流Is3分別從輸出端83a、輸出端83b、輸出端83c輸出。

源極電流Is1在節點N1處被分為電流I1與電流I2。電流I1經由電阻23而流向GND。電流I2經由電阻22及二極體D1而流向GND。 源極電流Is2在節點N2處被分為電流I3與電流I4。電流I3經由二極體D2而流向GND。電流I4經由電阻32而流向GND。 源極電流Is3與流經電阻51的電流I5相等，並經由電阻51而流向GND。

NMOS電晶體85～NMOS電晶體87中，汲極與電源端子3連接，另一方面，閘極、背閘極及源極各自不與電源端子3連接。NMOS電晶體85～NMOS電晶體87的汲極-源極間的內部電阻例如大至數MΩ。因而，電流分流電路80中，即使電源電壓VDD急劇變動，也能生成所述變動得到抑制的源極電流Is1、源極電流Is2、源極電流Is3。

根據基準電壓產生電路1D，即使電源電壓VDD發生驟變，也能夠抑制源極電流Is1、源極電流Is2、源極電流Is3的驟變。

另外，本發明並不就此限定於所述實施方式，在實施階段，除了所述示例以外，還能以各種形態來實施，在不脫離發明主旨的範圍內，能夠進行各種省略、置換、變更。

例如，也可相對於所述基準電壓產生電路1A～基準電壓產生電路1D來調換電晶體的極性及電源端子3與GND而構成基準電壓產生電路。

圖6及圖7分別為表示第一變形例的基準電壓產生電路1E及第二變形例的基準電壓產生電路1F的構成例的電路圖。

基準電壓產生電路1E包括電流分流電路90、分別包含在相位補償電路71、相位補償電路72、相位補償電路73中的電容器C1、電容器C2、電容器C3、二極體D1、電阻22、電阻23、二極體D2、電阻32、差動放大電路41、電阻51、電阻52以及電阻77。

換言之，基準電壓產生電路1E是在省略了相位補償電路74、相位補償電路75的基準電壓產生電路1C中，調換了電晶體的極性及電源端子3與GND的電路。因而，電流分流電路90是相對於電流分流電路10而調換了電晶體的極性及電源端子3與GND的電路，包括PMOS電晶體95與三個NMOS電晶體96～98。

作為第一場效電晶體的PMOS電晶體95相對於NMOS電晶體15，電晶體的極性由n型調換為p型。即，PMOS電晶體95具有n型及p型的其中一種極性即作為第一極性的p型極性。

作為第二場效電晶體的NMOS電晶體96相對於PMOS電晶體16，電晶體的極性由p型調換為n型。即，NMOS電晶體96具有n型及p型的另一種極性即作為第二極性的n型極性。

作為第三場效電晶體的NMOS電晶體97相對於PMOS電晶體17，電晶體的極性由p型調換為n型，具有作為第二極性的n型極性。作為第四場效電晶體的NMOS電晶體98相對於PMOS電晶體18，電晶體的極性由p型調換為n型，具有作為第二極性的n型極性。

所述基準電壓產生電路1E能夠獲得與基準電壓產生電路1C同樣的效果。另外，在基準電壓產生電路1E中，也能夠與基準電壓產生電路1C同樣地，省略電容器C1、電容器C2及電容器C3的一部分或全部，或者省略電阻77。另外，基準電壓產生電路1E也可追設相位補償電路74、相位補償電路75的至少一者。

進而，在基準電壓產生電路1B中，也可調換電晶體的極性及電源端子3與GND而構成基準電壓產生電路1F。基準電壓產生電路1F能夠獲得與基準電壓產生電路1B同樣的效果。

另外，相對於基準電壓產生電路1F，也可追設相位補償電路71～相位補償電路75及電阻77的至少一個。另外，相對於基準電壓產生電路1F，也可省略電壓源57。

另外，在所述基準電壓產生電路1A～基準電壓產生電路1F之類的自反饋電路中，因電源電壓或其過渡運行、構成元件的常數值、製造精度、環境溫度等條件，有時可能即使接通電源也不開始運行。為了避免此現象，也可對基準電壓產生電路1A～基準電壓產生電路1F追設啟動電路。

另外，在所述基準電壓產生電路1A～基準電壓產生電路1F中，若基準電壓產生電路1A～基準電壓產生電路1F的特性是理想的，則所述電阻分壓電路50及電阻電路55也可為簡單的經開放的電路。若基準電壓產生電路1A～基準電壓產生電路1F的特性是理想的，則在將電阻51（若為電阻分壓電路50，則除了電阻51以外還有電阻52）開放去除，而獲得電流Id3作為全部的輸出電流IOUT時，所述式（10）也成立。另外，若在電阻分壓電路50中，將電阻51及電阻52開放去除，則無法導出分壓電壓來作為偏置電壓。此時，如上所述，只要使用輸出電壓VOUT或從外部電路供給的電壓來作為偏置電壓即可。

另外，所述實施方式中，對下述情況進行了說明，即，二極體D1的接合部的面積相對於二極體D2的接合部的面積而構成為n倍，但二極體D1、二極體D2的接合部的面積比並不限定於所述比。例如，即便使用接合部的面積（或長度及寬度）相同的二極體，也能夠實現與使用所述二極體D1及二極體D2而構成的情況等效的構成。當使用接合部的面積相同的二極體時，只要構成二極體D1的二極體的並聯數相對於構成二極體D2的二極體的並聯數而設為n倍即可。

進而，所述實施方式中，對下述情況進行了說明，即，PMOS電晶體16、PMOS電晶體17、PMOS電晶體18的各閘極寬度/閘極長度之比及NMOS電晶體85、NMOS電晶體86、NMOS電晶體87的各閘極寬度/閘極長度之比為1：p：p·q。但是，PMOS電晶體16、PMOS電晶體17、PMOS電晶體18的各閘極寬度/閘極長度之比及NMOS電晶體85、NMOS電晶體86、NMOS電晶體87的各閘極寬度/閘極長度之比並不限定於所述比。即便使用閘極寬度/閘極長度的值相同的PMOS電晶體（以下稱作“基準電晶體”），也能夠實現PMOS電晶體16、PMOS電晶體17、PMOS電晶體18的各閘極寬度/閘極長度之比為1：p：p·q的電流分流電路10或者NMOS電晶體85、NMOS電晶體86、NMOS電晶體87的各閘極寬度/閘極長度之比為1：p：p·q的電流分流電路80。

例如，存在下述情況：PMOS電晶體16、PMOS電晶體17、PMOS電晶體18是使用具有至少一個基準電晶體且將一個基準電晶體或多個基準電晶體並聯連接的基準電晶體群而構成。此時，具有基準電晶體的個數為1：p：p·q的PMOS電晶體16、PMOS電晶體17、PMOS電晶體18的電流分流電路10與具有閘極寬度/閘極長度之比為1：p：p·q的PMOS電晶體16、PMOS電晶體17、PMOS電晶體18的電流分流電路10為實質上等效的構成。另外，具有基準電晶體的個數為1：p：p·q的NMOS電晶體85、NMOS電晶體86、NMOS電晶體87的電流分流電路80與具有閘極寬度/閘極長度之比為1：p：p·q的NMOS電晶體85、NMOS電晶體86、NMOS電晶體87的電流分流電路80為實質上等效的構成。 所述實施方式或其變形包含在發明的範圍或主旨內，並且包含在申請專利範圍所記載的發明及其均等的範圍內。

1A～1F:基準電壓產生電路 3、103:電源端子 10、80、90:電流分流電路 11a:輸入端（第一輸入端） 11b:輸入端（第二輸入端） 81、91a、91b:輸入端 12、82a～82c:電源輸入端 13a:輸出端（第一輸出端） 13b:輸出端（第二輸出端） 13c:輸出端（第三輸出端） 43、83a～83c、93a～93c:輸出端 15、85～87、96～98:NMOS電晶體 16～18、95、105～107:PMOS電晶體 20:電阻二極體電路（第一電阻二極體電路） 22、23、32、51、52、77、112、113、116、123、741、751:電阻 30:電阻二極體電路（第二電阻二極體電路） 40:反饋控制電路 41、118:差動放大電路 50:電阻分壓電路（電阻電路） 55:電阻電路 57:電壓源 60、130:輸出端子 71～75:相位補償電路 100:基準電壓產生電路 111、115、D1、D2:二極體 120:輸出電壓電路 742、752、C1～C3:電容器 GND: 接地(第二電源) I1～I5、Id、Id1～Id3:電流 Is1～Is3:源極電流 N1～N5、N11～N13:節點 P1、P2:連接點 VD1:二極體D1兩端的電壓 VD2:二極體D2兩端的電壓 VDD:電源電壓 VN1、VN2:電壓 VOUT:輸出電壓

圖1是表示第一實施方式的基準電壓產生電路的第一構成例的電路圖。 圖2是表示第一實施方式的基準電壓產生電路的第二構成例的電路圖。 圖3是表示第二實施方式的基準電壓產生電路的構成例的電路圖。 圖4的（A）及圖4的（B）分別是表示連接於電流分流電路與電阻二極體電路之間的相位補償電路的構成例的電路圖。 圖5是表示第三實施方式的基準電壓產生電路的構成例的電路圖。 圖6是表示第一變形例的基準電壓產生電路的構成例的電路圖。 圖7是表示第二變形例的基準電壓產生電路的構成例的電路圖。 圖8是表示現有的基準電壓產生電路的構成例的電路圖。

1A:基準電壓產生電路

3:電源端子

10:電流分流電路

11a:輸入端(第一輸入端)

11b:輸入端(第二輸入端)

12:電源輸入端

13a:輸出端(第一輸出端)

13b:輸出端(第二輸出端)

13c:輸出端(第三輸出端)

43:輸出端

15:NMOS電晶體

16、17、18:PMOS電晶體

20:電阻二極體電路(第一電阻二極體電路)

22、23、32、51、52:電阻

30:電阻二極體電路(第二電阻二極體電路)

40:反饋控制電路

41:差動放大電路

50:電阻分壓電路(電阻電路)

60:輸出端子

D1、D2:二極體

GND:接地(第二電源)

I1、I2、I3、I4、I5、Id、Id1、Id2、Id3:電流

N1、N2、N3:節點

VD1:二極體D1兩端的電壓

VD2:二極體D2兩端的電壓

VDD:電源電壓

VN1、VN2:電壓

VOUT:輸出電壓

Claims (7)

1. 一種基準電壓產生電路，其特徵在於包括： 電流分流電路，具有: 第一輸入端及第二輸入端、 電源輸入端、 第一輸出端至第三輸出端、 第一場效電晶體，包含與所述第一輸入端連接的閘極、與所述電源輸入端連接的汲極、及源極，且經由所述電源輸入端而與第一電源電連接， 第二場效電晶體，包含與所述第一場效電晶體的所述源極連接的源極、與所述第二輸入端連接的閘極、及與所述第一輸出端連接的汲極， 第三場效電晶體，具有與所述第一場效電晶體的所述源極連接的源極、與所述第二輸入端連接的閘極、及與所述第二輸出端連接的汲極，以及 第四場效電晶體，具有與所述第一場效電晶體的所述源極連接的源極、與所述第二輸入端連接的閘極、及與所述第三輸出端連接的汲極； 第一電阻二極體電路，具有電阻及二極體，一端與所述電流分流電路的所述第一輸出端連接，且另一端連接於第二電源； 第二電阻二極體電路，具有電阻及二極體，一端與所述電流分流電路的所述第二輸出端連接，且另一端連接於所述第二電源； 反饋控制電路，包含與所述第一電阻二極體電路的所述一端連接的第一輸入端、與所述第二電阻二極體電路的所述一端連接的第二輸入端、及與所述電流分流電路的所述第一輸入端連接的輸出端； 電阻電路，具有電阻，一端與所述電流分流電路的所述第三輸出端連接，且另一端連接於所述第二電源；以及 輸出端子，與所述電流分流電路的所述第三輸出端及所述電阻電路的所述一端連接， 所述第一場效電晶體具有作為n型及p型中的其中一種的第一極性， 所述第二場效電晶體至所述第四場效電晶體具有作為所述n型及p型中的另一種的第二極性。
2. 如請求項1所述的基準電壓產生電路，其中 所述電阻電路包含經串聯連接的第一電阻及第二電阻，且是所述第一電阻和所述第二電阻的連接點與所述電流分流電路的所述第二輸入端連接的電阻分壓電路。
3. 如請求項1所述的基準電壓產生電路，其中 所述電流分流電路的所述第二輸入端與所述第二電源電連接。
4. 如請求項1至3中任一項所述的基準電壓產生電路，包括： 從第一相位補償電路、第二相位補償電路及第三相位補償電路中選擇的至少任一個相位補償電路， 所述第一相位補償電路包含電容器，且連接於所述反饋控制電路的輸出端與所述第二電源之間， 所述第二相位補償電路包含電容器，且連接於所述輸出端子與所述第二電源之間， 所述第三相位補償電路包含電容器，且連接於所述電流分流電路的所述第二輸入端與所述第三輸出端之間。
5. 如請求項1至3中任一項所述的基準電壓產生電路，包括： 從第四相位補償電路及第五相位補償電路中選擇的至少任一個相位補償電路， 所述第四相位補償電路包含電容器，且連接於所述電流分流電路的所述第一輸出端和所述第一電阻二極體電路之間、與所述第二電源之間， 所述第五相位補償電路包含電容器，且連接於所述電流分流電路的所述第二輸出端和所述第二電阻二極體電路之間、與所述第二電源之間。
6. 如請求項1至3中任一項所述的基準電壓產生電路，包括： 連接於所述反饋控制電路的所述第二輸入端與所述第二電阻二極體電路的所述一端之間的電阻。
7. 如請求項1至3中任一項所述的基準電壓產生電路，其中 所述反饋控制電路具有差動放大電路，所述差動放大電路將對輸入至自身的所述第一輸入端的第一輸入電壓、與輸入至自身的所述第二輸入端的第二輸入電壓之差進行放大所得的電壓，從自身的所述輸出端予以輸出。

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