TW202032770A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態之半導體記憶裝置具備：複數個第1配線層；第2配線層，其與複數個第1配線層隔開配置；第3配線層，其與複數個第1配線層隔開配置，且於第2方向上與第2配線層相鄰地配置；第1記憶體柱，其通過第2配線層；第2記憶體柱，其通過第3配線層；第1接觸插塞，其設置於第2配線層上；及第2接觸插塞，其設置於第3配線層上。第2配線層包含與第1接觸插塞連接之第1部分。第3配線層包含與第2接觸插塞連接之第2部分。第1部分及第2部分係沿著與第2方向交叉之第3方向配置。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有NAND(NOT-AND，反及)型快閃記憶體。
實施形態提供一種能夠提高可靠性之半導體記憶裝置。
實施形態之半導體裝置具備：複數個第1配線層，其等在第1方向上相互隔開地積層於基板上；第2配線層，其與複數個第1配線層於第1方向上隔開地積層於複數個第1配線層上；第3配線層，其與複數個第1配線層於第1方向上隔開地積層於複數個第1配線層上，於與基板平行且與第1方向交叉之第2方向上與第2配線層相鄰地配置；第1記憶體柱，其通過複數個第1配線層及第2配線層，並於第1方向延伸；第2記憶體柱，其通過複數個第1配線層及第3配線層，並於第1方向延伸；第1接觸插塞，其設置於第2配線層上；及第2接觸插塞，其設置於第3配線層上。第2配線層包含與第1接觸插塞連接之第1部分。第3配線層包含與第2接觸插塞連接之第2部分。第1部分及第2部分係沿著與第1及第2方向交叉之第3方向配置。
1.第1實施形態 對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉將記憶胞電晶體三維地積層於半導體基板上而成之三維積層型NAND型快閃記憶體為例進行說明。
1.1構成 1.1.1半導體記憶裝置之整體構成 首先，使用圖1對半導體記憶裝置之整體構成進行說明。圖1係表示半導體記憶裝置之基本整體構成之方塊圖之一例。
如圖1所示，半導體記憶裝置1包含記憶體核心部10及周邊電路部20。
記憶體核心部10包含記憶胞陣列11、列解碼器12、及感測放大器13。
記憶胞陣列11具備複數個區塊BLK(BLK0、BLK1、BLK2、…)。區塊BLK之各者具備作為將記憶胞電晶體串聯連接而成之NAND串NS之集合之複數個(於本實施形態中為4個)串單元SU(SU0～SU3)。再者，記憶胞陣列11內之區塊BLK之個數及區塊BLK內之串單元SU之個數任意。
列解碼器12對自未圖示之外部控制器接收到之列位址進行解碼。並且，列解碼器12基於解碼結果選擇記憶胞陣列11之列方向。更具體而言，列解碼器12對用以選擇列方向之各種配線賦予電壓。
感測放大器13於資料之讀出時，感測自任一區塊BLK讀出之資料。又，感測放大器13於資料之寫入時，將與寫入資料對應之電壓賦予至記憶胞陣列11。
周邊電路部20包含定序器21及電壓產生電路22。
定序器21控制半導體記憶裝置1整體之動作。更具體而言，定序器21於寫入動作、讀出動作、及刪除動作時控制電壓產生電路22、列解碼器12、及感測放大器13等。
電壓產生電路22產生寫入動作、讀出動作、及刪除動作所使用之電壓，並供給至列解碼器12及感測放大器13等。
1.1.2記憶胞陣列之構成 其次，使用圖2對記憶胞陣列11之構成進行說明。圖2之例示出了區塊BLK0，但其他區塊BLK之構成亦相同。
如圖2所示，區塊BLK0包含例如4個串單元SU0～SU3。並且，各個串單元SU包含複數個NAND串NS。NAND串NS之各者包含例如8個記憶胞電晶體MC(MC0～MC7)、4個選擇電晶體ST1(ST1a～ST1d)、及選擇電晶體ST2。記憶胞電晶體MC具備控制閘極及電荷累積層，非揮發地保持資料。以下，於不限定記憶胞電晶體MC0～MC7中之任一者之情形時，表述為記憶胞電晶體MC。又，於不限定選擇電晶體ST1a～ST1d中之任一者之情形時，表述為選擇電晶體ST1。
再者，記憶胞電晶體MC可為於電荷累積層使用絕緣膜之MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金屬-氧化物-氮化物-氧化物-矽)型，亦可為於電荷累積層使用導電層之FG(Floating Gate，浮動閘極)型。以下，於本實施形態中，以MONOS型為例進行說明。又，記憶胞電晶體MC之個數並不限定於8個，亦可為16個或32個、64個、96個、128個等，其數量不受限定。於圖2之例中，示出了選擇電晶體ST1存在4個且選擇電晶體ST2存在1個之情形，但選擇電晶體ST1及ST2只要分別為1個以上即可。於本實施形態中，4個選擇電晶體ST1a～ST1d於實際效果上係作為1個選擇電晶體ST1發揮功能。
於NAND串NS內，按照選擇電晶體ST2、記憶胞電晶體MC0～MC7、選擇電晶體ST1a～ST1d之順序，將各者之電流路徑串聯連接。並且，選擇電晶體ST1d之汲極連接於對應之位元線BL。又，選擇電晶體ST2之源極連接於源極線SL。
位於同一區塊BLK內之各NAND串NS之記憶胞電晶體MC0～MC7之控制閘極共通地連接於各不相同之字元線WL0～WL7。更具體而言，例如，位於區塊BLK0內之複數個記憶胞電晶體MC0之控制閘極共通地連接於字元線WL0。
位於同一串單元SU內之各NAND串NS之選擇電晶體ST1a～ST1d之閘極分別連接於同一選擇閘極線SGDa～SGDd。更具體而言，位於串單元SU0之選擇電晶體ST1a～ST1d之閘極分別連接於選擇閘極線SGD0a～SGD0d。位於串單元SU1之選擇電晶體ST1a～ST1d(未圖示)之閘極分別連接於選擇閘極線SGD1a～SGD1d。位於串單元SU2之選擇電晶體ST1a～ST1d(未圖示)之閘極分別連接於選擇閘極線SGD2a～SGD2d。位於串單元SU3之選擇電晶體ST1a～ST1d(未圖示)之閘極分別連接於選擇閘極線SGD3a～SGD3d。以下，於不限定選擇閘極線SGD0a～SGD3a中之任一者之情形時，表述為選擇閘極線SGDa。同樣地，於不限定選擇閘極線SGD0b～SGD3b中之任一者之情形時，表述為選擇閘極線SGDb。於不限定選擇閘極線SGD0c～SGD3c中之任一者之情形時，表述為選擇閘極線SGDc。於不限定選擇閘極線SGD0d～SGD3d中之任一者之情形時，表述為選擇閘極線SGDd。進而，於不限定選擇閘極線SGDa～SGDd中之任一者之情形時，表述為選擇閘極線SGD。
位於同一區塊BLK內之選擇電晶體ST2之閘極共通地連接於選擇閘極線SGS。再者，位於串單元SU0～SU3之選擇電晶體ST2之閘極亦可於每個串單元SU中連接於不同之選擇閘極線SGS。
位於串單元SU內之複數個選擇電晶體ST1d之汲極分別連接於不同之位元線BL(BL0～BL(N－1)，其中，N為2以上之自然數)。即，位於串單元SU內之複數個NAND串NS分別連接於不同之位元線BL。又，位元線BL將位於各區塊BLK之串單元SU0～SU3中分別包含之1個NAND串NS共通地連接。
位於複數個區塊BLK之選擇電晶體ST2之源極共通地連接於源極線SL。
亦即，串單元SU係分別連接於不同之位元線BL且連接於同一選擇閘極線SGD(SGDa～SGDd)之NAND串NS之集合體。又，區塊BLK係將字元線WL設為共通之複數個串單元SU之集合體。並且，記憶胞陣列11係將位元線BL設為共通之複數個區塊BLK之集合體。
再者，關於記憶胞陣列11之構成，亦可為其他構成。即，關於記憶胞陣列11之構成，例如記載於名為“三維積層型非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之於2009年3月19日提出申請之美國專利申請案12/407,403號中。又，記載於名為“三維積層型非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之於2009年3月18日提出申請之美國專利申請案12/406,524號、名為“非揮發性半導體記憶裝置及其製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”之於2010年3月25日提出申請之美國專利申請案12/679,991號、名為“半導體記憶體及其製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”之於2009年3月23日提出申請之美國專利申請案12/532,030號中。該等專利申請案藉由參照而將其整體援用至本案說明書中。
1.1.3記憶胞陣列之平面構成 繼而，使用圖3及圖4對記憶胞陣列11之平面構成進行說明。圖3係1個區塊BLK中之串單元SU0～SU3之俯視圖。再者，於圖3之例中省略了層間絕緣膜。圖4係選擇閘極線SGDa～SGDd之各層之俯視圖。
如圖3所示，於本實施形態中，於與半導體基板垂直之Z方向上，自下層起積層有選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGDa～SGDd。串單元SU0～SU3係於與半導體基板平行且與Z方向交叉之Y方向上相鄰地設置。更具體而言，選擇閘極線SGDa～SGDd藉由狹縫SHE，而就各串單元SU被分離。再者，狹縫SHE未將設置於選擇閘極線SGD下方之字元線WL及選擇閘極線SGS分離。即，於選擇閘極線SGD之下方，共有串單元SU0～SU3之字元線WL及選擇閘極線SGS。並且，於串單元SU0及SU3之朝向Y方向之側面形成有狹縫SLT。狹縫SLT係以將選擇閘極線SGD、字元線WL、及選擇閘極線SGS就各區塊BLK分離之方式設置。
各區塊BLK包含胞元部及階梯連接部。
於胞元部形成有與NAND串NS對應之複數個記憶體柱MP。關於記憶體柱MP之構造之詳細內容，將於下文進行敍述。於圖3之例中，記憶體柱MP係以朝向與半導體基板平行且與Y方向交叉之X方向成為16排(行)鋸齒配置之方式排列。並且，以記憶體柱MP於每個串單元SU成為4排鋸齒配置之方式，藉由沿X方向延伸之3個狹縫SHE將選擇閘極線SGD就各串單元SU分離。再者，記憶體柱MP之排列可任意設定。例如，可朝向X方向排列成8排鋸齒配置，亦可排列成20排鋸齒配置，亦可為16個記憶體柱沿著Y方向排列成一行。
複數個記憶體柱MP分別通過選擇閘極線SGD、字元線WL、及選擇閘極線SGS，並沿Z方向延伸。各串單元SU之1個記憶體柱MP之上端例如藉由沿Y方向延伸之位元線BL(未圖示)而共通地連接。
於階梯連接部形成有與選擇閘極線SGD及SGS以及字元線WL連接之複數個接觸插塞CC。選擇閘極線SGD及SGS以及字元線WL之各者經由接觸插塞CC而連接於列解碼器12。
於階梯連接部，與選擇閘極線SGD及SGS以及字元線WL對應之複數個配線層朝向X方向呈階梯狀被引出。並且，於各配線層之端部設置有與接觸插塞CC之連接部。以下，將連接部表述為「平台」。
於本實施形態中，沿著X方向配置有與2個串單元SU之選擇閘極線SGD對應之複數個平台。即，與4個串單元SU之選擇閘極線SGD對應之複數個平台沿著X方向排列成2行。再者，與4個串單元SU之選擇閘極線SGD對應之複數個平台亦可沿著X方向排列成1行。
更具體而言，於自胞元部朝向階梯連接部之X方向上，與串單元SU1之選擇閘極線SGD1d～SGD1a對應之複數個平台和與串單元SU0之選擇閘極線SGD0a～SGD0d對應之複數個平台排列成一行。
將胞元部中之串單元SU1之Y方向之長度設為L1，將串單元SU1之平台之Y方向之長度設為L2。於是，將串單元SU0之選擇閘極線SGD與串單元SU1之選擇閘極線SGD分離之狹縫SHE具有以長度L2長於長度L1之方式於XY平面內向串單元SU0側彎折之形狀(曲柄形狀)。將串單元SU0之選擇閘極線SGD與串單元SU1之選擇閘極線SGD分離之狹縫SHE於向串單元SU0側彎折之部分，沿與半導體基板平行且與X方向及Y方向交叉之方向(相對於X方向及Y方向傾斜之方向)延伸。
同樣地，於自胞元部朝向階梯連接部之X方向上，與串單元SU2之選擇閘極線SGD2d～SGD2a對應之複數個平台和與串單元SU3之選擇閘極線SGD3a～SGD3d對應之複數個平台排列成一行。
將串單元SU2之選擇閘極線SGD與串單元SU3之選擇閘極線SGD分離之狹縫SHE係沿著X方向設置。並且，將串單元SU2之選擇閘極線SGD與串單元SU3之選擇閘極線SGD分離之狹縫SHE具有以串單元SU2之平台之Y方向之長度長於胞元部中之串單元SU2之Y方向之長度之方式於XY平面內向串單元SU3側彎折之曲柄形狀。將串單元SU2之選擇閘極線SGD與串單元SU3之選擇閘極線SGD分離之狹縫SHE於向串單元SU3側彎折之部分，沿與半導體基板平行且與X方向及Y方向交叉之方向(相對於X方向及Y方向傾斜之方向)延伸。
再者，將串單元SU1之選擇閘極線SGD與串單元SU2之選擇閘極線SGD分離之狹縫SHE並未自胞元部至階梯連接部彎折，而是沿著X方向呈直線狀延伸。又，與字元線WL7～WL0對應之平台例如於自胞元部朝向階梯連接部之X方向上排列成一行。
與平台之排列同樣地，與4個串單元SU0～SU3之選擇閘極線SGDa～SGDd分別對應之複數個接觸插塞CC沿著X方向排列成2行。
又，於階梯連接部設置有複數個虛設柱HR，該等複數個虛設柱HR貫通與選擇閘極線SGD及SGS以及字元線WL對應之複數個配線層。更具體而言，例如，設置於與選擇閘極線SGDd對應之平台上之虛設柱HR貫通選擇閘極線SGDa～SGDd及SGS以及字元線WL0～WL7。例如，設置於與選擇閘極線SGDa對應之平台上之虛設柱HR貫通選擇閘極線SGDa及SGS以及字元線WL0～WL7。又，例如，設置於與字元線WL7對應之平台上之虛設柱HR貫通選擇閘極線SGS以及字元線WL0～WL7。再者，虛設柱HR之配置可任意。虛設柱HR不與配線層電性連接。作為選擇閘極線SGD及SGS以及字元線WL之形成方法，例如有在犧牲層形成相當於各配線層之構造後將犧牲層替換成導電材料而形成配線層之方法(以下，稱為「替換」)。於替換中，將犧牲層去除而形成空隙後，藉由導電材料填埋該空隙。因此，虛設柱HR係作為支撐具有空隙之層間絕緣膜之柱發揮功能。
繼而，對選擇閘極線SGDa～SGDd之各層之平面構成之詳細內容進行說明。
如圖4所示，首先，若著眼於選擇閘極線SGDd，則選擇閘極線SGD0d～SGD3d藉由複數個狹縫SHE而相互分離。選擇閘極線SGD1d及SGD2d之平台係沿著Y方向配置。同樣地，選擇閘極線SGD0d及SGD3d之平台係沿著Y方向配置。又，選擇閘極線SGD1d及SGD0d之平台係沿著X方向配置。同樣地，選擇閘極線SGD2d及SGD3d之平台係沿著X方向配置。於各平台上連接有接觸插塞CC(圖4之參照符號“CC連接位置”)。
選擇閘極線SGD0d及SGD3d於階梯連接部分別包含沿X方向延伸之引出電極HE。引出電極HE係作為用以向遠離胞元部之X方向(圖4之紙面右側)引出平台之電極發揮功能。再者，例如，於串單元SU0中，引出電極HE之Y方向上之長度短於胞元部中之選擇閘極線SGD0d之Y方向之長度。選擇閘極線SGD0d及SGD3d之平台配置於較選擇閘極線SGD1d及SGD2d之平台更遠離胞元部之位置。
繼而，若著眼於選擇閘極線SGDc，則選擇閘極線SGD0c～SGD3c藉由狹縫SHE而相互分離。選擇閘極線SGD1c及SGD2c之平台係沿著Y方向配置。同樣地，選擇閘極線SGD0c及SGD3c之平台係沿著Y方向配置。又，選擇閘極線SGD1c及SGD0c之平台係沿著X方向配置。同樣地，選擇閘極線SGD2c及SGD3c之平台係沿著X方向配置。
選擇閘極線SGD1c及SGD2c之平台係以與設置於上方之選擇閘極線SGD1d及SGD2d之平台成為階梯狀之方式配置於較選擇閘極線SGD1d及SGD2d之平台更遠離胞元部之位置。選擇閘極線SGD0c及SGD3c分別包含引出電極HE。選擇閘極線SGD0c及SGD3c之平台配置於較選擇閘極線SGD1c及SGD2c之平台更遠離胞元部之位置。又，選擇閘極線SGD0c及SGD3c之平台係以與設置於上方之選擇閘極線SGD0d及SGD3d之平台成為階梯狀之方式配置於較選擇閘極線SGD0d及SGD3d之平台更靠近胞元部之位置。
繼而，若著眼於選擇閘極線SGDb，則選擇閘極線SGD0b～SGD3b藉由狹縫SHE而相互分離。選擇閘極線SGD1b及SGD2b之平台係沿著Y方向配置。同樣地，選擇閘極線SGD0b及SGD3b之平台係沿著Y方向配置。又，選擇閘極線SGD1b及SGD0b之平台係沿著X方向配置。同樣地，選擇閘極線SGD2b及SGD3b之平台係沿著X方向配置。
選擇閘極線SGD1b及SGD2b之平台係以與設置於上方之選擇閘極線SGD1c及SGD2c之平台成為階梯狀之方式配置於較選擇閘極線SGD1c及SGD2c之平台更遠離胞元部之位置。選擇閘極線SGD0b及SGD3b分別包含引出電極HE。選擇閘極線SGD0b及SGD3b之平台配置於較選擇閘極線SGD1b及SGD2b之平台更遠離胞元部之位置。又，選擇閘極線SGD0b及SGD3b之平台係以與設置於上方之選擇閘極線SGD0c及SGD3c之平台成為階梯狀之方式配置於較選擇閘極線SGD0c及SGD3c之平台更靠近胞元部之位置。
繼而，若著眼於選擇閘極線SGDa，則選擇閘極線SGD0a～SGD3a藉由狹縫SHE而相互分離。選擇閘極線SGD1a及SGD2a之平台係沿著Y方向配置。同樣地，選擇閘極線SGD0a及SGD3a之平台係沿著Y方向配置。又，選擇閘極線SGD1a及SGD0a之平台係沿著X方向配置。同樣地，選擇閘極線SGD2a及SGD3a之平台係沿著X方向配置。
選擇閘極線SGD1a及SGD2a之平台係以與設置於上方之選擇閘極線SGD1b及SGD2b之平台成為階梯狀之方式配置於較選擇閘極線SGD1b及SGD2b之平台更遠離胞元部之位置。選擇閘極線SGD0a及SGD3a分別包含引出電極HE。選擇閘極線SGD0a及SGD3a之平台配置於較選擇閘極線SGD1a及SGD2a之平台更遠離胞元部之位置。又，選擇閘極線SGD0a及SGD3a之平台係以與設置於上方之選擇閘極線SGD0b及SGD3b之平台成為階梯狀之方式配置於較選擇閘極線SGD0b及SGD3b之平台更靠近胞元部之位置。
1.1.4記憶胞陣列之剖面構成 繼而，使用圖5～圖8對記憶胞陣列11之剖面構成進行說明。圖5係沿著圖3之A1-A2線之剖視圖。圖6係沿著圖3之B1-B2線之剖視圖。圖7係沿著圖3之C1-C2線之剖視圖。圖8係沿著圖3之D1-D2線之剖視圖。
如圖5所示，於半導體基板30上形成有絕緣層31。絕緣層31係使用例如氧化矽膜(SiO2 )。再者，亦可於形成有絕緣層31之區域、即半導體基板30與配線層32之間設置有列解碼器12或感測放大器13等之電路。
於絕緣層31上形成有作為源極線SL發揮功能之配線層32。配線層32係由導電材料構成，例如使用n型半導體、p型半導體、或金屬材料。 於配線層32上交替地積層有14層絕緣層33、及自下層起作為選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGDa～SGDd發揮功能之13層配線層34。
絕緣層33例如使用SiO2 。配線層34係由導電材料構成，例如使用n型半導體、p型半導體、或金屬材料。以下，對使用氮化鈦(TiN)/鎢(W)之積層構造作為配線層34之情形進行說明。TiN例如於藉由CVD(chemical vapor deposition，化學氣相沈積)使W成膜時，具有作為用以防止W與SiO2 之反應之障壁層或者用以提高W之密接性之密接層之功能。
形成有貫通14層絕緣層33與13層配線層34且底面到達配線層32之記憶體柱MP。1個記憶體柱MP與1個NAND串NS對應。記憶體柱MP包含阻擋絕緣膜35、電荷累積層36、隧道絕緣膜37、半導體層38、核心層39、及頂蓋層40。
更具體而言，以貫通絕緣層33及配線層34且底面到達配線層32之方式形成有與記憶體柱MP對應之孔。於孔之側面依序積層有阻擋絕緣膜35、電荷累積層36、及隧道絕緣膜37。並且，以側面與隧道絕緣膜37相接且底面與配線層32相接之方式形成有半導體層38。半導體層38係供形成記憶胞電晶體MC以及選擇電晶體ST1及ST2之通道之區域。因此，半導體層38係作為將選擇電晶體ST2、記憶胞電晶體MC0～MC7、及選擇電晶體ST1a～ST1d之電流路徑連接之信號線發揮功能。於半導體層38內設置有核心層39。並且，於半導體層38及核心層39上，形成有側面與隧道絕緣膜37相接之頂蓋層40。於頂蓋層40上形成有未圖示之接觸插塞。於接觸插塞上形成有作為位元線BL發揮功能之配線層。
阻擋絕緣膜35、隧道絕緣膜37、及核心層39例如使用SiO2 。電荷累積層36例如使用氮化矽膜(SiN)。半導體層38及頂蓋層40例如使用多晶矽。
以將作為選擇閘極線SGDa～SGDd發揮功能之4層配線層34就各串單元SU分離之方式形成狹縫SHE。狹縫SHE內由絕緣層41填埋。又，以將13層配線層34就各區塊BLK分離之方式形成沿X方向延伸之狹縫SLT。狹縫SLT內由絕緣層42填埋。絕緣層41及42例如使用SiO2 。
由記憶體柱MP及分別作為字元線WL0～WL7發揮功能之8層配線層34分別構成記憶胞電晶體MC0～MC7。同樣地，由記憶體柱MP、及分別作為選擇閘極線SGDa～SGDd及SGS發揮功能之5層配線層34分別構成選擇電晶體ST1a～ST1d及ST2。
繼而，對串單元SU1之選擇閘極線SGD1a之平台與串單元SU2之選擇閘極線SGD2a之平台進行說明。
如圖6所示，於選擇閘極線SGD1a之平台之上方並未形成選擇閘極線SGD1b～1d。同樣地，於選擇閘極線SGD2a之平台之上方並未形成選擇閘極線SGD2b～2d。選擇閘極線SGD1a及SGD2a之平台藉由絕緣層41(狹縫SHE)而相互分離，又，藉由絕緣層41(狹縫SHE)而與選擇閘極線SGD0a～SGD0d及SGD3a～SGD3d之引出電極HE分離。於選擇閘極線SGD1a及SGD2a之平台上分別形成有作為接觸插塞CC發揮功能之導電層43。導電層43係由導電材料構成，亦可使用例如鎢(W)或氮化鈦(TiN)等金屬材料。
繼而，對串單元SU0之選擇閘極線SGD0a之平台與串單元SU3之選擇閘極線SGD3a之平台進行說明。
如圖7所示，於選擇閘極線SGD0a之平台之上方並未形成選擇閘極線SGD0b～0d。同樣地，於選擇閘極線SGD3a之平台之上方並未形成選擇閘極線SGD3b～3d。選擇閘極線SGD0a及SGD3a之平台藉由絕緣層41(狹縫SHE)而相互分離。並且，於選擇閘極線SGD0a及SGD3a之平台上形成有作為接觸插塞CC發揮功能之導電層43。
繼而，對X方向上之階梯連接部之剖面構成之一部分進行說明。
如圖8所示，自胞元部沿著X方向於階梯連接部配置有串單元SU1之選擇閘極線SGD1d、SGD1c、SGD1b、及SGD1a之平台、以及串單元SU0之選擇閘極線SGD0a、SGD0b、SGD0c、及SGD0d之平台。於各平台上形成有作為接觸插塞CC發揮功能之導電層43。
1.2階梯連接部中之選擇閘極線SGD之平台形成方法 繼而，使用圖9～圖11對階梯連接部中之選擇閘極線SGD之平台形成方法進行說明。圖9～圖11示出了沿著圖3中之D1-D2線之剖面。於本實施形態中，對藉由替換而形成配線層34之情形進行說明。再者，以下，為了簡化說明，對與選擇閘極線SGD對應之犧牲層之加工進行說明，關於與字元線WL及選擇閘極線SGS對應之犧牲層之加工則省略說明。
如圖9所示，於配線層32上交替地積層14層絕緣層33及分別與13層配線層34對應之13層犧牲層44。犧牲層例如使用SiN。再者，犧牲層並不限定於SiN。犧牲層44例如只要為可與絕緣層33充分地獲得濕式蝕刻之選擇比之材料即可。
繼而，使用奈米壓印-微影(nanoimprint lithography)技術於最上層之絕緣層33上形成模板轉印層45。模板轉印層45例如使用紫外線硬化性樹脂。模板轉印層45係作為對絕緣層33及犧牲層44進行加工時之遮罩圖案發揮功能。模板轉印層45係為了將與選擇閘極線SGDa～SGDd對應之4層犧牲層44加工成4段階梯狀而具有4段階梯形狀。更具體而言，自模板轉印層45之下側起第1段與選擇閘極線SGDa對應。藉此，於對4層犧牲層44進行加工時，自上層起3層犧牲層44被加工。自下側起第2段與選擇閘極線SGDb對應。藉此，於對4層犧牲層44進行加工時，自上層起2層犧牲層44被加工。自下側起第3段與選擇閘極線SGDc對應。藉此，於對4層犧牲層44進行加工時，最上層之犧牲層44被加工。最上段與選擇閘極線SGDd對應。藉此，於對4層犧牲層44進行加工時，防止最上層之犧牲層44被加工。
如圖10所示，繼而，自上層起對4層犧牲層44進行加工。此時，藉由模板轉印層45，而於階梯連接部將4層犧牲層44加工成與選擇閘極線SGDa～SGDd對應之4段階梯狀。
再者，於圖9及圖10之例中，對使用奈米壓印-微影技術將與選擇閘極線SGDa～SGDd對應之4層犧牲層44加工成4段階梯形狀之情形進行了說明，但犧牲層44之加工方法並不限定於此。例如，亦可使用光微影技術並利用抗蝕劑形成遮罩圖案，對4層犧牲層44進行加工。於該情形時，可與選擇閘極線SGDa～SGDd對應地反覆進行4次曝光與加工，亦可藉由利用細化處理改變遮罩圖案之尺寸而將4層犧牲層44加工成4段階梯形狀。
如圖11所示，於與字元線WL及選擇閘極線SGS對應之犧牲層44亦加工成階梯狀後，於犧牲層44上形成絕緣層33，例如藉由CMP(chemical mechanical polishing，化學機械拋光)等使表面平坦化。然後，藉由替換將13層犧牲層44替換成配線層34。更具體而言，於形成虛設柱HR後，以13層犧牲層44於側面露出之方式形成狹縫SLT之槽圖案。繼而，藉由濕式蝕刻自狹縫SLT側面將犧牲層44去除而形成空隙。繼而，例如使用TiN及W將空隙內填埋後，將狹縫SLT內及最上層之絕緣層33上之TiN及W去除。繼而，藉由絕緣層42填埋狹縫SLT。
於替換後，如圖8所示，形成導電層43。
1.3本實施形態之效果 若為本實施形態之構成，則能夠提高可靠性。對本效果進行詳細敍述。
例如，於在2個狹縫SLT間配置1個區塊BLK、即4個串單元SU之情形時，4個串單元SU之選擇閘極線SGD藉由狹縫SHE而相互分離。例如，於在Y方向上相鄰之4個串單元SU中，存在將4個串單元SU之選擇閘極線SGD之平台對照串單元SU之配置而於X方向上配置成4行之情形。於該情形時，若Y方向上之狹縫SLT間隔縮小，則各選擇閘極線SGD之平台之Y方向上之長度變短。若平台之長度變短，則產生因製造偏差而引起之平台(選擇閘極線SGD)與接觸插塞CC之位置偏移所導致之連接不良、或因接觸插塞CC與於Y方向上相鄰之非連接之選擇閘極線SGD之距離變短所導致之耐受電壓不良之可能性增高。又，無法於平台上充分地確保虛設柱HR之配置空間。
相對於此，若為本實施形態之構成，則於在Y方向上相鄰之4個串單元SU中，可將4個串單元SU之選擇閘極線SGD之平台於X方向上配置成2行。即，可將於Y方向上相鄰之2個選擇閘極線SGD之平台沿X方向配置成1行。藉此，即便於Y方向上之狹縫SLT間隔縮小之情形時，亦可藉由調整引出電極HE之Y方向上之長度來抑制各選擇閘極線SGD之平台之Y方向上之長度變短。因此，可抑制選擇閘極線SGD與接觸插塞CC之連接不良及耐受電壓不良，從而能夠提高半導體記憶裝置之可靠性。
進而，可確保選擇閘極線SGD之平台上之虛設柱HR之配置空間，故而於藉由替換形成配線層時，可抑制形成不良。
2.第2實施形態 繼而，對第2實施形態進行說明。於第2實施形態中，對與第1實施形態不同之選擇閘極線SGD之平台之配置進行說明。以下，以與第1實施形態不同之方面為中心進行說明。
2.1記憶胞陣列之平面構成 使用圖12及圖13對本實施形態之記憶胞陣列11之平面構成進行說明。圖12係1個區塊BLK中之串單元SU0～SU3之俯視圖。再者，於圖12之例中省略了層間絕緣膜。圖13係選擇閘極線SGDa～SGDd之各層之俯視圖。
如圖12所示，於本實施形態中，於自胞元部朝向階梯連接部之X方向上，與串單元SU1之選擇閘極線SGD1d～SGD1a對應之複數個平台和與串單元SU0之選擇閘極線SGD0d～SGD0a對應之複數個平台排列成一行。同樣地，於自胞元部朝向階梯連接部之X方向上，與串單元SU2之選擇閘極線SGD2d～SGD2a對應之複數個平台和與串單元SU3之選擇閘極線SGD3d～SGD3a對應之複數個平台排列成一行。其他構成與第1實施形態之圖3相同。
繼而，對選擇閘極線SGDa～SGDd之各層之平面構成之詳細內容進行說明。
如圖13所示，首先，若著眼於選擇閘極線SGDd，則選擇閘極線SGD0d及SGD3d之平台配置於較選擇閘極線SGD1d及SGD2d之平台更遠離胞元部之位置。
繼而，若著眼於選擇閘極線SGDc，則選擇閘極線SGD1c及SGD2c之平台以與設置於上方之選擇閘極線SGD1d及SGD2d之平台成為階梯狀之方式配置於較選擇閘極線SGD1d及SGD2d之平台更遠離胞元部之位置。選擇閘極線SGD0c及SGD3c之平台配置於較選擇閘極線SGD1c及SGD2c之平台更遠離胞元部之配置。又，選擇閘極線SGD0c及SGD3c之平台以與設置於上方之選擇閘極線SGD0d及SGD3d之平台成為階梯狀之方式配置於較選擇閘極線SGD0d及SGD3d之平台更遠離胞元部之位置。
繼而，若著眼於選擇閘極線SGDb，則選擇閘極線SGD1b及SGD2b之平台以與設置於上方之選擇閘極線SGD1c及SGD2c之平台成為階梯狀之方式配置於較選擇閘極線SGD1c及SGD2c之平台更遠離胞元部之位置。選擇閘極線SGD0b及SGD3b之平台配置於較選擇閘極線SGD1b及SGD2b之平台更遠離胞元部之位置。又，選擇閘極線SGD0b及SGD3b之平台以與設置於上方之選擇閘極線SGD0c及SGD3c之平台成為階梯狀之方式配置於較選擇閘極線SGD0c及SGD3c之平台更遠離胞元部之位置。
繼而，若著眼於選擇閘極線SGDa，則選擇閘極線SGD1a及SGD2a之平台以與設置於上方之選擇閘極線SGD1b及SGD2b之平台成為階梯狀之方式配置於較選擇閘極線SGD1b及SGD2b之平台更遠離胞元部之位置。選擇閘極線SGD0a及SGD3a之平台配置於較選擇閘極線SGD1a及SGD2a之平台更遠離胞元部之位置。又，選擇閘極線SGD0a及SGD3a之平台以與設置於上方之選擇閘極線SGD0b及SGD3b之平台成為階梯狀之方式配置於較選擇閘極線SGD0b及SGD3b之平台更遠離胞元部之位置。
2.2記憶胞陣列之剖面構成 繼而，使用圖14對記憶胞陣列11之剖面構成進行說明。圖14係沿著圖12之D1-D2線之剖視圖。
如圖14所示，自胞元部沿著X方向於階梯連接部配置有串單元SU1之選擇閘極線SGD1d、SGD1c、SGD1b、及SGD1a之平台、以及串單元SU0之選擇閘極線SGD0d、SGD0c、SGD0b、及SGD0a之平台。於各平台上形成有導電層43。
2.3本實施形態之效果 若為本實施形態之構成，則可獲得與第1實施形態相同之效果。
3.變化例等 上述實施形態之半導體記憶裝置包含：複數個第1配線層(WL)，其等在第1方向(Z方向)上相互隔開地積層於基板(30)上；第2配線層(SGD0a)，其與複數個第1配線層(WL)於第1方向(Z方向)上隔開地積層於複數個第1配線層(WL)上；第3配線層(SGD1a)，其與複數個第1配線層(WL)於第1方向(Z方向)上隔開地積層於複數個第1配線層(WL)上，於與基板(30)平行且與第1方向(Z方向)交叉之第2方向(Y方向)上與第2配線層(SGD0a)相鄰地配置；第1記憶體柱(MP)，其通過複數個第1配線層(WL)及第2配線層(SGD0a)，並沿第1方向(Z方向)延伸；第2記憶體柱(MP)，其通過複數個第1配線層(WL)及第3配線層(SGD1a)，並沿第1方向延伸；第1接觸插塞(CC)，其設置於第2配線層(SGD0a)上；及第2接觸插塞(CC)，其設置於第3配線層(SGD1a)上。第2配線層(SGD0a)包含與第1接觸插塞連接之第1連接部(平台)。第3配線層(SGD1a)包含與第2接觸插塞連接之第2連接部(平台)。第1連接部及第2連接部係沿著與第1及第2方向交叉之第3方向(X方向)配置。
藉由應用上述實施形態，可提供能夠提高可靠性之半導體記憶裝置。
再者，實施形態並不限定於上述所說明之形態，能夠進行各種變化。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態加以實施，且可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案] 本申請案享有以日本專利申請案2019-32866號(申請日：2019年2月26日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置 10:記憶體核心部 11:記憶胞陣列 12:列解碼器 13:感測放大器 20:周邊電路部 21:定序器 22:電壓產生電路 30:半導體基板 31:絕緣層 32:配線層 33:絕緣層 34:配線層 35:阻擋絕緣膜 36:電荷累積層 37:隧道絕緣膜 38:半導體層 39:核心層 40:頂蓋層 41:絕緣層 42:絕緣層 43:導電層 44:犧牲層 45:模板轉印層 BL:位元線 BL0～BL(N－1):位元線 BLK:區塊 BLK0:區塊 BLK1:區塊 BLK2:區塊 CC:接觸插塞 HE:引出電極 HR:虛設柱 L1:長度 L2:長度 MC:記憶胞電晶體 MC0～MC7:記憶胞電晶體 MP:記憶體柱 NS:NAND串 SGDa～SGDd:選擇閘極線 SGD0a～SGD0d:選擇閘極線 SGD1a～SGD1d:選擇閘極線 SGD2a～SGD2d:選擇閘極線 SGD3a～SGD3d:選擇閘極線 SGS:選擇閘極線 SHE:狹縫 SL:源極線 SLT:狹縫 ST1a～ST1d:選擇電晶體 ST2:選擇電晶體 SU0:串單元 SU1:串單元 SU2:串單元 SU3:串單元 WL0～WL7:字元線
圖1係第1實施形態之半導體記憶裝置之方塊圖。 圖2係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路圖。 圖3係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之俯視圖。 圖4係第1實施形態之半導體記憶裝置所具備之記憶胞陣列中之選擇閘極線SGD之俯視圖。 圖5係沿著圖3之A1-A2線之剖視圖。 圖6係沿著圖3之B1-B2線之剖視圖。 圖7係沿著圖3之C1-C2線之剖視圖。 圖8係沿著圖3之D1-D2線之剖視圖。 圖9～圖11係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列之階梯連接部中之選擇閘極線SGD之製造步驟的圖。 圖12係第2實施形態之半導體記憶裝置所具備之記憶胞陣列之俯視圖。 圖13係第2實施形態之半導體記憶裝置所具備之記憶胞陣列中之選擇閘極線SGD之俯視圖。 圖14係沿著圖12之D1-D2線之剖視圖。
BLK:區塊
CC:接觸插塞
HR:虛設柱
L1:長度
L2:長度
MP:記憶體柱
SGD0a~SGD0d:選擇閘極線
SGD1a~SGD1d:選擇閘極線
SGD2a~SGD2d:選擇閘極線
SGD3a~SGD3d:選擇閘極線
SHE:狹縫
SLT:狹縫
SU0:串單元
SU1:串單元
SU2:串單元
SU3:串單元
WL6:字元線
WL7:字元線

Claims (20)

  1. 一種半導體記憶裝置，其具備： 複數個第1配線層，其等在第1方向上相互隔開地積層於基板之上方； 第2配線層，其與上述複數個第1配線層於上述第1方向上隔開地積層於上述複數個第1配線層之上方； 第3配線層，其與上述複數個第1配線層於上述第1方向上隔開地積層於上述複數個第1配線層之上方，於與上述基板平行且與上述第1方向交叉之第2方向上與上述第2配線層相鄰地配置； 第1記憶體柱，其通過上述複數個第1配線層及上述第2配線層，並於上述第1方向延伸； 第2記憶體柱，其通過上述複數個第1配線層及上述第3配線層，並於上述第1方向延伸； 第1接觸插塞，其設置於上述第2配線層上；及 第2接觸插塞，其設置於上述第3配線層上；且 上述第2配線層包含與上述第1接觸插塞連接之第1部分， 上述第3配線層包含與上述第2接觸插塞連接之第2部分， 上述第1部分及上述第2部分係沿著與上述第1及第2方向交叉之第3方向配置。
  2. 如請求項1之半導體記憶裝置，其進而具備： 第4配線層，其與上述複數個第1配線層及上述第2配線層於上述第1方向上隔開地積層於上述第2配線層之上方，且上述第1記憶體柱通過； 第5配線層，其與上述複數個第1配線層及上述第3配線層於上述第1方向上隔開地積層於上述第3配線層之上方，於上述第2方向上與上述第4配線層相鄰地配置，且上述第2記憶體柱通過； 第3接觸插塞，其設置於上述第4配線層上；及 第4接觸插塞，其設置於上述第5配線層上；且 上述第4配線層包含與上述第3接觸插塞連接之第3部分， 上述第5配線層包含與上述第4接觸插塞連接之第4部分， 上述第1至第4部分係沿著上述第3方向配置。
  3. 如請求項2之半導體記憶裝置，其中上述第1至第4部分係沿著上述第3方向，按照上述第4部分、上述第2部分、上述第1部分、上述第3部分之順序配置。
  4. 如請求項2之半導體記憶裝置，其中上述第1至第4部分係沿著上述第3方向，按照上述第4部分、上述第2部分、上述第3部分、上述第1部分之順序配置。
  5. 如請求項1之半導體記憶裝置，其進而具備： 第6配線層，其與上述複數個第1配線層於上述第1方向上隔開地積層於上述複數個第1配線層之上方，於上述第2方向上與上述第3配線層相鄰地配置； 第7配線層，其與上述複數個第1配線層於上述第1方向上隔開地積層於上述複數個第1配線層之上方，於上述第2方向上與上述第6配線層相鄰地配置； 第3記憶體柱，其通過上述複數個第1配線層及上述第6配線層，並於上述第1方向延伸； 第4記憶體柱，其通過上述複數個第1配線層及上述第7配線層，並於上述第1方向延伸； 第5接觸插塞，其設置於上述第6配線層上；及 第6接觸插塞，其設置於上述第7配線層上；且 上述第6配線層包含與上述第5接觸插塞連接之第5部分， 上述第7配線層包含與上述第6接觸插塞連接之第6部分， 上述第5部分係於上述第2方向上與上述第2部分相鄰地配置， 上述第6部分係於上述第2方向上與上述第1部分相鄰地配置， 上述第5部分及上述第6部分係沿著上述第3方向配置。
  6. 如請求項5之半導體記憶裝置，其進而具備： 第8配線層，其與上述複數個第1配線層及上述第6配線層於上述第1方向上隔開地積層於上述第6配線層之上方，且上述第3記憶體柱通過； 第9配線層，其與上述複數個第1配線層及上述第7配線層於上述第1方向上隔開地積層於上述第7配線層之上方，於上述第2方向上與上述第8配線層相鄰地配置，且上述第4記憶體柱通過； 第7接觸插塞，其設置於上述第8配線層上；及 第8接觸插塞，其設置於上述第9配線層上；且 上述第8配線層包含與上述第7接觸插塞連接之第7部分， 上述第9配線層包含與上述第8接觸插塞連接之第8部分， 上述第5至第8部分係沿著上述第3方向配置。
  7. 如請求項1之半導體記憶裝置，其中上述第2記憶體柱通過之部分中之上述第3配線層之上述第2方向之長度短於上述第2部分之上述第2方向之長度。
  8. 如請求項1之半導體記憶裝置，其中上述第2配線層進而具備： 上述第1記憶體柱通過之部分；及 第1電極部分，其於上述第3方向延伸，將上述第1記憶體柱通過之上述部分與上述第1部分電性連接。
  9. 如請求項8之半導體記憶裝置，其中上述第1電極部分於上述第2方向上與上述第2部分相鄰地配置。
  10. 如請求項8之半導體記憶裝置，其中上述第1記憶體柱通過之上述部分之上述第2方向之長度長於上述第1電極部分之上述第2方向之長度。
  11. 如請求項9之半導體記憶裝置，其進而具備第1絕緣層，該第1絕緣層連續地配置於上述第2配線層之上述第1記憶體柱通過之部分與上述第3配線層之上述第2記憶體柱通過之部分之間、及上述第2配線層之上述第1電極部分與上述第3配線層之第2部分之間，且具有曲柄形狀。
  12. 如請求項2之半導體記憶裝置，其中上述第2配線層進而具備： 上述第1記憶體柱通過之部分；及 第1電極部分，其於上述第3方向延伸，將上述第1記憶體柱通過之上述部分與上述第1部分電性連接； 上述第4配線層進而具備： 上述第1記憶體柱通過之部分；及 第2電極部分，其於上述第3方向延伸，將上述第1記憶體柱通過之上述部分與上述第3部分電性連接。
  13. 如請求項12之半導體記憶裝置，其中上述第1電極部分與第2電極部分於上述第2方向上之位置相互相等。
  14. 如請求項5之半導體記憶裝置，其中上述第7配線層進而具備： 上述第4記憶體柱通過之部分；及 第3電極部分，其於上述第3方向延伸，將上述第4記憶體柱通過之上述部分與上述第6部分電性連接。
  15. 如請求項14之半導體記憶裝置，其中上述第3電極部分係於上述第2方向上與上述第5部分相鄰地配置。
  16. 如請求項15之半導體記憶裝置，其進而具備第2絕緣層，該第2絕緣層連續地配置於上述第6配線層之上述第3記憶體柱通過之部分與上述第7配線層之上述第4記憶體柱通過之部分之間、及上述第6配線層之第5部分與上述第7配線層之上述第3電極部分之間，且具有曲柄形狀。
  17. 如請求項16之半導體記憶裝置，其進而具備第3絕緣層，該第3絕緣層連續地配置於上述第6配線層之上述第3記憶體柱通過之部分與上述第3配線層之上述第2記憶體柱通過之部分之間、及上述第6配線層之第5部分與上述第3配線層之上述第2部分之間，且於上述第3方向呈直線狀延伸。
  18. 如請求項5之半導體記憶裝置，其中上述複數個第1配線層藉由分別沿上述第3方向延伸且於上述第2方向上排列之複數個狹縫而就各區塊被分離，與由在上述第2方向上相鄰之2個狹縫夾著之上述複數個第1配線層之區域對應地，上述第2配線層、上述第3配線層、上述第6配線層、及上述第7配線層於上述第2方向上排列並積層於上述複數個第1配線層之上方。
  19. 如請求項2之半導體記憶裝置，其中上述第1至第4接觸插塞係沿著上述第3方向配置。
  20. 一種半導體記憶裝置，其具備： 複數個第1配線層，其等在第1方向上相互隔開地積層於基板之上方； 第2配線層，其與上述複數個第1配線層於上述第1方向上隔開地積層於上述複數個第1配線層之上方； 第3配線層，其與上述複數個第1配線層於上述第1方向上隔開地積層於上述複數個第1配線層之上方，於與上述第1方向正交之第2方向上與上述第2配線層相鄰地配置； 第1記憶體柱，其通過上述複數個第1配線層及上述第2配線層，並於上述第1方向延伸； 第2記憶體柱，其通過上述複數個第1配線層及上述第3配線層，並於上述第1方向延伸； 第1接觸插塞，其設置於上述第2配線層上；及 第2接觸插塞，其設置於上述第3配線層上；且 上述第2配線層包含與上述第1接觸插塞連接之第1平台， 上述第3配線層包含與上述第2接觸插塞連接之第2平台， 於與上述第1方向及上述第2方向正交之第3方向上，上述第3配線層之上述第2平台之一部分配置於上述第3配線層之上述第2記憶體柱通過之部分與上述第2配線層之上述第1平台之間，上述第3配線層之上述第2平台之其他部分配置於上述第2配線層之上述第1記憶體柱通過之部分與上述第2配線層之上述第1平台之間。
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