TW202015191A - 晶片封裝體 - Google Patents

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Abstract

一種晶片封裝體包含基板、第一介電層、第一金屬層、第二介電層、第二金屬層與複數個第一導電通道。第一介電層位於基板的下表面上。第一金屬層位於第一介電層的下表面上。第一金屬層具有複數個第一區段，且第一區段的相鄰兩者之間有間隙。第二介電層位於第一金屬層的下表面上與第一介電層的下表面上。第二金屬層位於第二介電層的下表面上。第二金屬層具有複數個第二區段，第二區段分別對齊間隙，且第二區段的兩側緣分別與第一區段的相鄰兩者重疊。第一導電通道位於第二介電層中，且電性接觸第一區段其中之一與第二區段其中之一。

Description

晶片封裝體
本案是有關於一種晶片封裝體。
一般而言，晶片封裝體具有多層金屬層與多層介電層。上下兩層金屬層的延伸方向為交叉的，例如上下兩層金屬層的延伸方向彼此垂直。上下兩層金屬層則利用柱狀的導電通道來互相電性連接，其中柱狀的導電通道位於上下兩層導電層的交叉位置，呈網格狀(Mesh)。這樣的配置方式，當晶片封裝體製作矽通孔(Through silicon via；TSV)時，會蝕刻基板穿孔中的最上層介電層，使最上層金屬層裸露，接著只能形成電性接觸最上層金屬層的重佈線層。如此一來，重佈線層與金屬層的接觸面積難以提升，容易分開。此外，在蝕刻穿孔中的最上層介電層時，其他下方的介電層可能會遭到上述蝕刻步驟而形成凹陷，使得後續形成的重佈線層會陷入凹陷，造成彎折角度過大而容易斷裂。
本發明之一技術態樣為一種晶片封裝體。
根據本發明一實施方式，一種晶片封裝體包含基 板、第一介電層、第一金屬層、第二介電層、第二金屬層與複數個第一導電通道。第一介電層位於基板的下表面上。第一金屬層位於第一介電層的下表面上。第一金屬層具有複數個第一區段，且第一區段的相鄰兩者之間有間隙。第二介電層位於第一金屬層的下表面上與第一介電層的下表面上。第二金屬層位於第二介電層的下表面上。第二金屬層具有複數個第二區段，第二區段分別對齊間隙，且每一第二區段的兩側緣分別與第一區段的相鄰兩者重疊。第一導電通道位於第二介電層中，且每一第一導電通道電性接觸第一區段其中之一與第二區段其中之一。
在本發明一實施方式中，上述第二區段的寬度大於間隙的寬度。
在本發明一實施方式中，上述第一區段、第二區段與第一導電通道朝相同方向延伸。
在本發明一實施方式中，上述第一區段、第二區段彼此平行。
在本發明一實施方式中，上述基板具有穿孔，此穿孔中無第一介電層，且第一區段位於穿孔中。
在本發明一實施方式中，上述晶片封裝體更包含重佈線層。重佈線層位於基板的上表面上、穿孔的壁面上與穿孔中的第一區段上。
在本發明一實施方式中，上述穿孔中無第二介電層，第二區段位於穿孔中，且重佈線層延伸至穿孔中的第二區段上。
在本發明一實施方式中，上述晶片封裝體更包含第三介電層。第三介電層位於第二金屬層的下表面上與第二介電層的下表面上。
在本發明一實施方式中，上述晶片封裝體更包含第三金屬層。第三金屬層位於第三介電層的下表面上，第三金屬層具有複數個第三區段。第三區段分別對齊第一區段，且每一第三區段的兩側緣分別與第二區段的相鄰兩者重疊。
在本發明一實施方式中，上述晶片封裝體更包含複數個第二導電通道。第二導電通道位於第三介電層中，且每一第二導電通道電性接觸第二區段其中之一與第三區段其中之一。
在本發明一實施方式中，上述晶片封裝體更包含第四介電層。第四介電層位於第三金屬層的下表面上與第三介電層的下表面上。
在本發明一實施方式中，上述晶片封裝體更包含第四金屬層。第四金屬層位於第四介電層的下表面上。第四金屬層具有複數個第四區段。第四區段分別對齊第二區段，且每一第四區段的兩側緣分別與第三區段的相鄰兩者重疊。
在本發明一實施方式中，上述晶片封裝體更包含複數個第三導電通道。第三導電通道位於第四介電層中，且每一第三導電通道電性接觸第三區段其中之一與第四區段其中之一。
在本發明一實施方式中，上述第四區段的寬度與第二區段的寬度相同。
在本發明一實施方式中，上述晶片封裝體更包含第五介電層。第五介電層位於第四金屬層的下表面上與第四介電層的下表面上。
在本發明一實施方式中，上述第三區段的寬度與第一區段的寬度相同。
在本發明上述實施方式中，由於第二金屬層的第二區段對齊第一金屬層的兩相鄰第一區段之間的間隙，因此第一金屬層的第一區段與第二金屬層的第二區段可視為錯開(Staggered)設置。此外，每一第二區段的兩側緣分別與第一區段的相鄰兩者重疊，因此位於第二介電層中的第一導電通道可電性接觸重疊的第一區段與第二區段，使得第一區段可經由第一導電通道電性連接第二區段。經由以上設計，當晶片封裝體製作矽通孔時，會於基板形成穿孔並蝕刻穿孔中的第一介電層與第二介電層，接著可形成同時電性接觸第一區段與第二區段的重佈線層，因此能增加重佈線層與金屬層的接觸面積，提升重佈線層的穩固性，進而提升產品良率。另外，第二金屬層的第二區段可作為上述蝕刻步驟的蝕刻停止層，避免其下方其他介電層遭到上述蝕刻步驟而形成凹陷，因此能防止後續形成的重佈線層因彎折角度過大而斷裂。
100、100a、100b‧‧‧晶片封裝體
110、110a‧‧‧基板
112‧‧‧下表面
114‧‧‧上表面
116‧‧‧穿孔
118‧‧‧壁面
120、120a‧‧‧第一介電層
122‧‧‧下表面
130‧‧‧第一金屬層
132‧‧‧第一區段
134‧‧‧下表面
140、140a‧‧‧第二介電層
142‧‧‧下表面
150‧‧‧第二金屬層
152‧‧‧第二區段
154‧‧‧側緣
156‧‧‧側緣
158‧‧‧下表面
160‧‧‧第三介電層
162‧‧‧下表面
170‧‧‧第三金屬層
172‧‧‧第三區段
174‧‧‧側緣
176‧‧‧側緣
178‧‧‧下表面
180‧‧‧第四介電層
182‧‧‧下表面
190‧‧‧第四金屬層
192‧‧‧第四區段
194‧‧‧側緣
196‧‧‧側緣
198‧‧‧下表面
220‧‧‧第五介電層
230、230a‧‧‧重佈線層
2-2、7-7‧‧‧線段
D‧‧‧方向
d‧‧‧間隙
V1‧‧‧第一導電通道
V2‧‧‧第二導電通道
V3‧‧‧第三導電通道
W1、W2、W3‧‧‧寬度
第1圖繪示根據本發明一實施方式之晶片封裝體的上視圖。
第2圖繪示第1圖之晶片封裝體沿線段2-2的剖面圖。
第3圖繪示第1圖之第一金屬層的上視圖。
第4圖繪示第1圖之第一導電通道的上視圖。
第5圖繪示第1圖之第二金屬層的上視圖。
第6圖繪示根據本發明一實施方式之晶片封裝體的上視圖。
第7圖繪示第6圖之晶片封裝體沿線段7-7的剖面圖。
第8圖繪示第7圖之晶片封裝體形成重佈線層後的剖面圖。
第9圖繪示根據本發明一實施方式之晶片封裝體的剖面圖，其剖面位置與第7圖相同。
第10圖繪示第9圖之晶片封裝體形成重佈線層後的剖面圖。
以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
第1圖繪示根據本發明一實施方式之晶片封裝體100的上視圖。第2圖繪示第1圖之晶片封裝體100沿線段2-2的剖面圖。同時參閱第1圖與第2圖，晶片封裝體100包含基板 110、第一介電層120、第一金屬層130、第二介電層140、第二金屬層150與複數個第一導電通道V1。為了讓第1圖較為清楚且方便說明，位在基板110下方的第一金屬層130、第二金屬層150與第一導電通道V1以實線表示，且第一導電通道V1有繪示出。基板110的材質可包含矽，例如為矽基板。第一介電層120位於基板110的下表面112上。第一金屬層130位於第一介電層120的下表面122上。第一金屬層130具有複數個第一區段132，且第一區段132的相鄰兩者之間有間隙d。第二介電層140位於第一金屬層130的下表面134上與第一介電層120的下表面122上。第二金屬層150位於第二介電層140的下表面142上。第二金屬層150具有複數個第二區段152，且第二區段152分別大致對齊間隙d，因此第一金屬層130的第一區段132與第二金屬層150的第二區段152可視為錯開(Staggered)設置。每一第二區段152的兩側緣154、156分別與第一區段132的相鄰兩者重疊。也就是說，第二區段152的寬度W1大於間隙d的寬度W2。
此外，第一導電通道V1位於第二介電層140中，且每一第一導電通道V1電性接觸第一區段132其中之一與第二區段152其中之一。在本實施方式中，第一導電通道V1的頂面電性接觸第一區段132，第一導電通道V1的底面電性接觸第二區段152。也就是說，第一導電通道V1是位在第一區段132與第二區段152的重疊區域，且由第一區段132覆蓋。
經由以上設計，由於第二區段152的兩側緣154、156分別與第一區段132的相鄰兩者重疊，因此位於第二介電 層140中的第一導電通道V1可電性接觸重疊的第一區段132與第二區段152，使得第一區段132可經由第一導電通道V1電性連接第二區段152。如此一來，當晶片封裝體100製作矽通孔(Through silicon via；TSV)時，會於基板110形成穿孔並蝕刻穿孔中的第一介電層120與第二介電層140，接著可形成同時電性接觸第一區段132與第二區段152的重佈線層，因此能增加重佈線層與金屬層(即第一金屬層130與第二金屬層150)的接觸面積，提升重佈線層的穩固性，進而提升產品良率。另外，第二金屬層150的第二區段152可作為上述蝕刻步驟的蝕刻停止層，避免其下方其他介電層遭到上述蝕刻步驟而形成凹陷，因此能防止後續形成的重佈線層因彎折角度過大而斷裂。
第3圖繪示第1圖之第一金屬層130的上視圖。第4圖繪示第1圖之第一導電通道V1的上視圖。第5圖繪示第1圖之第二金屬層150的上視圖。同時參閱第3圖至第5圖，當第一金屬層130、第一導電通道V1與第二金屬層150堆疊後，第一導電通道V1位於第一金屬層130與第二金屬層150之間。也就是說，第一導電通道V1位於第一區段132與第二區段152之間。第二金屬層150的第二區段152的位置對應第一金屬層130的間隙d的位置。此外，第一區段132與第二區段152彼此大致平行。第一區段132、第二區段152與第一導電通道V1皆朝相同方向D延伸。
請參閱第2圖，在本實施方式中，晶片封裝體100更包含第三介電層160、第三金屬層170與複數個第二導電通 道V2。第三介電層160位於第二金屬層150的下表面158上與第二介電層140的下表面142上。第三金屬層170位於第三介電層160的下表面162上，第三金屬層170具有複數個第三區段172。第三區段172分別大致對齊第一區段132，且每一第三區段172的兩側緣174、176分別與第二區段152的相鄰兩者重疊。第二導電通道V2位於第三介電層160中，且每一第二導電通道V2電性接觸第二區段152其中之一與第三區段172其中之一。在本實施方式中，第三區段172的寬度與第一區段132的寬度大致相同，均為寬度W3。
此外，在本實施方式中，晶片封裝體100更包含第四介電層180、第四金屬層190、複數個第三導電通道V3與第五介電層220。第四介電層180位於第三金屬層170的下表面178上與第三介電層160的下表面162上。第四金屬層190位於第四介電層180的下表面182上。第四金屬層190具有複數個第四區段192。第四區段192分別大致對齊第二區段152，且每一第四區段192的兩側緣194、196分別與第三區段172的相鄰兩者重疊。第三導電通道V3位於第四介電層180中，且每一第三導電通道V3電性接觸第三區段172其中之一與第四區段192其中之一。在本實施方式中，第四區段192的寬度與第二區段152的寬度大致相同，均為寬度W1。第五介電層220位於第四金屬層190的下表面198上與第四介電層180的下表面182上。
在本實施方式中，第三金屬層170的結構與第一金屬層130相似，第四金屬層190的結構與第二金屬層150相似，第二導電通道V2與第三導電通道V3的結構各與第一導電 通道V1相似。
應瞭解到，已敘述過的元件連接關係與功效將不再重複贅述，合先敘明。在以下敘述中，將說明其他形式的晶片封裝體。
第6圖繪示根據本發明一實施方式之晶片封裝體100a的上視圖。第7圖繪示第6圖之晶片封裝體100a沿線段7-7的剖面圖。同時參閱第6圖與第7圖，晶片封裝體100a包含基板110a、第一介電層120a、第一金屬層130、第二介電層140、第二金屬層150與複數個第一導電通道V1。與第2圖實施方式不同的地方在於，基板110a具有穿孔116，穿孔116中無第一介電層120a，且第一金屬層130的第一區段132位於穿孔116中而裸露。第7圖晶片封裝體100a的結構可由蝕刻第2圖的基板110與第一介電層120後產生。
第8圖繪示第7圖之晶片封裝體100a形成重佈線層230後的剖面圖。晶片封裝體100a更包含重佈線層230。重佈線層230位於基板110a的上表面114上、穿孔116的壁面118上與穿孔116中的第一區段132上。因此，重佈線層230可經由第一金屬層130的第一區段132電性連接其他金屬層，如第二金屬層150。
第9圖繪示根據本發明一實施方式之晶片封裝體100b的剖面圖，其剖面位置與第7圖相同。晶片封裝體100b包含基板110a、第一介電層120a、第一金屬層130、第二介電層140a、第二金屬層150與複數個第一導電通道V1。與第7圖實施方式不同的地方在於，基板110a的穿孔116中無第二介電 層140a，且第二金屬層150的第二區段152位於穿孔116中而裸露。第9圖晶片封裝體100b的結構可由蝕刻第7圖的第二介電層140後產生。然而，在一些實施方式中，在蝕刻第7圖的第一介電層120a時，第7圖穿孔116中的第二介電層140也可一併蝕刻去除，而得到第9圖的第二介電層140a。第二金屬層150的第二區段152可作為上述蝕刻步驟的蝕刻停止層，避免其下方其他介電層(如第三介電層160)遭到上述蝕刻步驟而形成凹陷，因此能防止後續形成的重佈線層因彎折角度過大而斷裂。
第10圖繪示第9圖之晶片封裝體100b形成重佈線層230a後的剖面圖。晶片封裝體100b更包含重佈線層230a。重佈線層230a除了位於基板110a的上表面114上、穿孔116的壁面118上與穿孔116中的第一區段132上，重佈線層還延伸至穿孔116中的第二區段152上。因此，重佈線層230a可經由第一金屬層130的第一區段132與第二金屬層150的第二區段152電性連接其他金屬層，如第三金屬層170。在本實施方式中，重佈線層230a同時電性接觸第一區段132與第二區段152，因此能增加重佈線層230a與金屬層(即第一金屬層130與第二金屬層150)的接觸面積，提升重佈線層230a的穩固性，進而提升產品良率。
重佈線層230a可由濺鍍(Sputter)製程形成。第二金屬層150的第二區段152可作為上述蝕刻步驟的蝕刻停止層，避免其下方其他介電層(如第三介電層160)遭到上述蝕刻步驟而形成凹陷，降低矽通孔的深寬比(Aspect ratio)，因此能防止重佈線層230a因彎折角度過大而斷裂，且能擴大濺鍍 製程的製程視窗(Process window)。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧晶片封裝體
110‧‧‧基板
112‧‧‧下表面
114‧‧‧上表面
120‧‧‧第一介電層
122‧‧‧下表面
130‧‧‧第一金屬層
132‧‧‧第一區段
134‧‧‧下表面
140‧‧‧第二介電層
142‧‧‧下表面
150‧‧‧第二金屬層
152‧‧‧第二區段
154‧‧‧側緣
156‧‧‧側緣
158‧‧‧下表面
160‧‧‧第三介電層
162‧‧‧下表面
170‧‧‧第三金屬層
172‧‧‧第三區段
174‧‧‧側緣
176‧‧‧側緣
178‧‧‧下表面
180‧‧‧第四介電層
182‧‧‧下表面
190‧‧‧第四金屬層
192‧‧‧第四區段
194‧‧‧側緣
196‧‧‧側緣
198‧‧‧下表面
220‧‧‧第五介電層
d‧‧‧間隙
V1‧‧‧第一導電通道
V2‧‧‧第二導電通道
V3‧‧‧第三導電通道
W1、W2、W3‧‧‧寬度

Claims (16)

  1. 一種晶片封裝體，包含：一基板；一第一介電層，位於該基板的下表面上；一第一金屬層，位於該第一介電層的下表面上，具有複數個第一區段，且該些第一區段的相鄰兩者之間有一間隙；一第二介電層，位於該第一金屬層的下表面上與該第一介電層的下表面上；一第二金屬層，位於該第二介電層的下表面上，具有複數個第二區段，該些第二區段分別對齊該些間隙，且每一該些第二區段的兩側緣分別與該些第一區段的相鄰兩者重疊；以及複數個第一導電通道，位於該第二介電層中，且每一該些第一導電通道電性接觸該些第一區段其中之一與該些第二區段其中之一。
  2. 如請求項1所述之晶片封裝體，其中該些第二區段的寬度大於該些間隙的寬度。
  3. 如請求項1所述之晶片封裝體，其中該些第一區段、該些第二區段與該些第一導電通道朝相同方向延伸。
  4. 如請求項1所述之晶片封裝體，其中該些第一區段與該些第二區段彼此平行。
  5. 如請求項1所述之晶片封裝體，其中該基板具有一穿孔，該穿孔中無該第一介電層，且該些第一區段位於該穿孔中。
  6. 如請求項5所述之晶片封裝體，更包含：一重佈線層，位於該基板的上表面上、該穿孔的壁面上與該穿孔中的該些第一區段上。
  7. 如請求項6所述之晶片封裝體，其中該穿孔中無該第二介電層，該些第二區段位於該穿孔中，且該重佈線層延伸至該穿孔中的該些第二區段上。
  8. 如請求項1所述之晶片封裝體，更包含：一第三介電層，位於該第二金屬層的下表面上與該第二介電層的下表面上。
  9. 如請求項8所述之晶片封裝體，更包含：一第三金屬層，位於該第三介電層的下表面上，具有複數個第三區段，該些第三區段分別對齊該些第一區段，且每一該些第三區段的兩側緣分別與該些第二區段的相鄰兩者重疊。
  10. 如請求項9所述之晶片封裝體，更包含：複數個第二導電通道，位於該第三介電層中，且每一該些第二導電通道電性接觸該些第二區段其中之一與該些第三 區段其中之一。
  11. 如請求項9所述之晶片封裝體，更包含：一第四介電層，位於該第三金屬層的下表面上與該第三介電層的下表面上。
  12. 如請求項11所述之晶片封裝體，更包含：一第四金屬層，位於該第四介電層的下表面上，具有複數個第四區段，該些第四區段分別對齊該些第二區段，且每一該些第四區段的兩側緣分別與該些第三區段的相鄰兩者重疊。
  13. 如請求項12所述之晶片封裝體，更包含：複數個第三導電通道，位於該第四介電層中，且每一該些第三導電通道電性接觸該些第三區段其中之一與該些第四區段其中之一。
  14. 如請求項12所述之晶片封裝體，其中該些第四區段的寬度與該些第二區段的寬度相同。
  15. 如請求項12所述之晶片封裝體，更包含：一第五介電層，位於該第四金屬層的下表面上與該第四介電層的下表面上。
  16. 如請求項9所述之晶片封裝體，其中該些第 三區段的寬度與該些第一區段的寬度相同。
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