TW202011580A - 半導體記憶裝置 - Google Patents

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関春海
三谷��一郎
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日商東芝記憶體股份有限公司
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Abstract

實施形態之半導體記憶裝置具有：第1配線層；第2配線層，其與第1配線層鄰近配置；半導體層，其設置於第1配線層與第2配線層之間；第1電荷蓄積層，其設置於第1配線層與半導體層之間；以及第2電荷蓄積層，其設置於第2配線層與半導體層之間。第1配線層與第2配線層之第1距離較第1電荷蓄積層與第2電荷蓄積層之第2距離短。

Description

半導體記憶裝置
實施形態主要係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有NAND(Not-AND，反及)型快閃記憶體。
實施形態提供一種能夠提昇可靠性之半導體記憶裝置。
實施形態之半導體記憶裝置具有：第1配線層，其沿第1方向延伸；第2配線層，其於與第1方向交叉之第2方向上與第1配線層鄰近配置，且沿第1方向延伸；半導體層，其設置於第1配線層與第2配線層之間，且沿與第1方向及第2方向交叉之第3方向延伸；第1電荷蓄積層，其於第2方向上設置於第1配線層與半導體層之間；以及第2電荷蓄積層，其於第2方向上設置於第2配線層與半導體層之間。第2方向上之第1配線層與第2配線層之第1距離較第2方向上之第1電荷蓄積層與第2電荷蓄積層之第2距離短。
1.第1實施形態 對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉將記憶胞電晶體於半導體基板上方三維地積層而成之三維積層型NAND型快閃記憶體為例進行說明。
1.1構成 1.1.1半導體記憶裝置之整體構成 首先，使用圖1對半導體記憶裝置之整體構成進行說明。圖1係表示半導體記憶裝置之基本性整體構成之方塊圖之一例。再者，於圖1中，利用箭頭線表示各區塊之連接之一部分，但區塊間之連接並不限定於該等。
如圖1所示，半導體記憶裝置1大致包含記憶體芯部10及周邊電路部20。
記憶體芯部10包含記憶胞陣列11、列解碼器12、及感測放大器13。
記憶胞陣列11具備複數個區塊BLK(BLK0、BLK1、BLK2、…)。再者，區塊BLK之個數任意。區塊BLK包含在列及行建立關聯且三維地積層之複數個記憶胞電晶體。
列解碼器12將自未圖示之外部控制器接收到之列位址解碼。然後，列解碼器12基於解碼結果選擇記憶胞陣列11之列方向。更具體而言，列解碼器12對用以選擇列方向之各種配線賦予電壓。
感測放大器13於讀出資料時感測自任一區塊BLK讀出之資料。又，感測放大器13於寫入資料時對記憶胞陣列11賦予與寫入資料相應之電壓。
周邊電路部20包含定序器21及電壓產生電路22。
定序器21控制半導體記憶裝置1整體之動作。更具體而言，定序器21於寫入動作、讀出動作、及抹除動作時，控制電壓產生電路22、列解碼器12、及感測放大器13等。
電壓產生電路22產生寫入動作、讀出動作、及抹除動作所需之電壓，並供給至列解碼器12及感測放大器13等。
1.1.2記憶胞陣列之電路構成 其次，使用圖2對記憶胞陣列11之電路構成進行說明。圖2表示1個區塊BLK中之記憶胞陣列11之電路圖。
如圖2所示，區塊BLK包含複數個串單元SU(SU0、SU1、…)。再者，區塊BLK內之串單元SU之個數任意。又，各個串單元SU包含複數個記憶體組MG。記憶體組MG之各者包含2個記憶體串MSa及MSb。以下，於不限定記憶體串MSa及MSb之各者之情形時，記作記憶體串MS。
記憶體串MSa包含例如8個記憶胞電晶體MCa(MCa0～MCa7)、以及選擇電晶體STa1及STa2。同樣地，記憶體串MSb包含例如8個記憶胞電晶體MCb(MCb0～MCb7)、以及選擇電晶體STb1及STb2。以下，於不限定記憶胞電晶體MCa0～MCa7及MCb0～MCb7之各者之情形時，記作記憶胞電晶體MC。又，例如，於不限定記憶胞電晶體MCa0及MCb0之各者之情形時，記作記憶胞電晶體MC0。其他記憶胞電晶體MC1～MC7亦同樣。進而，於不限定選擇電晶體STa1及STb1之各者之情形時，記作選擇電晶體ST1，於不限定選擇電晶體STa2及STb2之各者之情形時，記作選擇電晶體ST2。
記憶胞電晶體MC具備控制閘極及電荷蓄積層，將資料非揮發地保持。再者，記憶胞電晶體MC既可為於電荷蓄積層使用有絕緣層之MONOS(Metal Oxide Nitride Oxide Si，金屬氧化氮氧化矽)型，亦可為於電荷蓄積層使用有導電層之FG(Floating Gate，浮閘)型。以下，於本實施形態中，以MONOS型為例進行說明。又，記憶體串MS之各者所包含之記憶胞電晶體MC之個數亦可為16個、32個、48個、64個、96個、或128個等，其數量不受限定。進而，記憶體串MS之各者所包含之選擇電晶體ST1及ST2之個數任意，分別只要為1個以上即可。
記憶體串MS所包含之記憶胞電晶體MC、以及選擇電晶體ST1及ST2分別串聯地連接。更具體而言，於記憶體串MSa中，按照選擇電晶體STa2、記憶胞電晶體MCa0～MCa7、及選擇電晶體STa1之順序將各自的電流路徑串聯地連接。記憶體串MSb亦同樣地，按照選擇電晶體STb2、記憶胞電晶體MCb0～MCb7、及選擇電晶體STb1之順序將各自的電流路徑串聯地連接。而且，記憶體組MG所包含之選擇電晶體STa1之汲極與選擇電晶體STb1之汲極共通地連接於複數條位元線BL(BL0、…、BL(K－1)，其中(K－1)為2以上之整數)中之任一條。複數條位元線BL由感測放大器13獨立地控制。又，區塊BLK內之各記憶體組MG所包含之選擇電晶體STa2之源極與選擇電晶體STb2之源極共通地連接於源極線SL。
串單元SU內之複數個選擇電晶體STa1之閘極共通地連接於選擇閘極線SGDa，複數個選擇電晶體STb1之閘極共通地連接於選擇閘極線SGDb。更具體而言，串單元SU0內之複數個選擇電晶體STa1之閘極共通地連接於選擇閘極線SGDa0，複數個選擇電晶體STb1之閘極共通地連接於選擇閘極線SGDb0。同樣地，串單元SU1內之複數個選擇電晶體STa1之閘極共通地連接於選擇閘極線SGDa1，複數個選擇電晶體STb1之閘極共通地連接於選擇閘極線SGDb1。
區塊BLK內之複數個選擇電晶體STa2之閘極共通地連接於選擇閘極線SGSa，複數個選擇電晶體STb2之閘極共通地連接於選擇閘極線SGSb。再者，選擇閘極線SGSa及SGSb亦可針對每個串單元SU設置。
以下，於不限定選擇閘極線SGDa(SGDa0、SGDa1、…)及SGDb(SGDb0、SGDb1、…)之各者之情形時，記作選擇閘極線SGD，於不限定選擇閘極線SGSa及SGSb之各者之情形時，記作選擇閘極線SGS。
同一區塊BLK內之複數個記憶胞電晶體MCa0～MCa7及MCb0～MCb7之控制閘極分別共通地連接於針對每個區塊BLK設置之字元線WLa0～WLa7及WLb0～WLb7。以下，於不限定字元線WLa及WLb之各者之情形時，記作字元線WL。又，例如，於不限定字元線WLa0及WLb0之各者之情形時，記作字元線WL0。其他字元線WL1～WL7亦同樣。
選擇閘極線SGD及SGS之各者、以及字元線WL之各者由列解碼器12獨立地控制。
區塊BLK例如為資料之抹除單位，同一區塊BLK內所包含之記憶胞電晶體MC所保持之資料係被總括地抹除。又，寫入動作及讀出動作係針對1個串單元SU之共通地連接於1條字元線WL之複數個記憶胞電晶體MC總括地進行。
於記憶胞陣列11內，配置於同一行之複數個記憶體組MG共通地連接於任一位元線BL。即，位元線BL於複數個區塊BLK之複數個串單元SU間將各串單元SU之1個記憶體組MG共通地連接。串單元SU包含連接於不同之位元線BL且連接於同一選擇閘極線SGD之複數個記憶體組MG。又，區塊BLK包含使字元線WL共通之複數個串單元SU。而且，記憶胞陣列11包含使位元線BL共通之複數個區塊BLK。於記憶胞陣列11內，選擇閘極線SGS、字元線WL、及選擇閘極線SGD積層於半導體基板上方，藉此，將記憶胞電晶體MC三維地積層。
1.1.3記憶胞陣列之平面構成 其次，使用圖3對記憶胞陣列11之平面構成進行說明。圖3之示例表示區塊BLK0之字元線WLa0及WLb0之平面佈局。
如圖4所示，沿與半導體基板平行之Y方向延伸之複數個配線層44沿著與半導體基板平行且與Y方向正交之X方向排列。更具體而言，配線層44作為字元線WLa0及WLb0發揮功能。而且，作為字元線WLa0發揮功能之複數個配線層44與作為字元線WLb0發揮功能之複數個配線層44係以鄰近之方式沿著X方向交替地排列。
於區塊BLK內，在X方向上鄰近之配線層44由沿Y方向延伸之記憶體溝槽MT隔開。例如，記憶體溝槽MT由絕緣層35嵌埋。未圖示之其他字元線WL及選擇閘極線SGD及SGS亦同樣地，由記憶體溝槽MT隔開。
又，於配線層44之間，分別沿著與半導體基板垂直之Z方向延伸之複數個記憶柱MP以成為例如鋸齒排列之方式配置。1個記憶柱MP對應於1個記憶體串MSa及1個記憶體串MSb。
記憶柱MP包含阻斷絕緣膜31a及31b、電荷蓄積層32a及32b、隧道絕緣膜33、半導體層34、及芯層(或者亦記作芯區域)。更具體而言，於記憶柱MP之側面，與字元線WLa0相接之阻斷絕緣膜31a及與字元線WLb0相接之阻斷絕緣膜31b沿Z方向延伸設置。與阻斷絕緣膜31a相接之電荷蓄積層32a及與阻斷絕緣膜31b相接之電荷蓄積層32b沿Z方向延伸設置。外周之側面與電荷蓄積層32a及32b相接之隧道絕緣膜33沿Z方向延伸設置。外周之側面與隧道絕緣膜33之內周之側面相接之半導體層34沿Z方向延伸設置。側面與半導體層34之內周之側面相接之芯層(例如絕緣層35)沿Z方向延伸設置。
阻斷絕緣膜31(31a及31b)及電荷蓄積層32(32a及32b)藉由記憶體溝槽MT而於X方向上被分離成2個。而且，記憶體溝槽MT藉由隧道絕緣膜33、半導體層34、及芯層而於Y方向上被分離成複數個。
於設置於字元線WLa0與字元線WLb0之間之記憶柱MP中，包含字元線WLa0之一部分及與字元線WLa0相接之記憶柱MP(阻斷絕緣膜31a、電荷蓄積層32a、隧道絕緣膜33、及半導體層34)之一部分的區域作為記憶胞電晶體MCa0、即1個記憶部發揮功能。同樣地，包含字元線WLb0之一部分及與字元線WLb0相接之記憶柱MP(阻斷絕緣膜31b、電荷蓄積層32b、隧道絕緣膜33、及半導體層34)之一部分的區域作為記憶胞電晶體MCb0發揮功能。由此，於1個記憶柱MP中，在相同之層(layer)設置有2個記憶胞電晶體MC。其他字元線WL以及選擇閘極線SGD及SGS亦同樣。
1.1.4記憶胞陣列之剖面構成 其次，使用圖4對記憶胞陣列11之剖面構成進行說明。圖4係沿著圖3之A1-A2線之記憶胞陣列11之剖視圖。
如圖4所示，於半導體基板40上形成有絕緣層41。絕緣層41係使用例如氧化矽膜(SiO2 )。於絕緣層41上，形成有作為源極線SL發揮功能之配線層42。配線層42係由導電材料構成，例如使用添加有雜質之n型半導體、或金屬材料等。
再者，亦可於形成有絕緣層41之區域、即半導體基板40與配線層42之間設置有列解碼器12或感測放大器13等電路。
於配線層42上形成絕緣層43，於絕緣層43上，以相互於Z方向上隔開之方式，介隔複數個絕緣層43而依序積層有作為選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD發揮功能之配線層44。而且，於最上層之配線層44上，進而積層有絕緣層43。即，於配線層42上，交替地積層有11層絕緣層43及10層配線層44。
絕緣層43係使用例如SiO2 。配線層44係由導電材料構成，例如使用添加有雜質之n型半導體或p型半導體、或者金屬材料。例如，作為配線層44，使用氮化鈦(TiN)/鎢(W)之積層構造。TiN具有作為於藉由例如CVD(chemical vapor deposition，化學氣相沈積)使W成膜時用以防止W與SiO2 之反應之障壁層、或者用以使W之密接性提昇之密接層的功能。
以貫通複數個配線層44及絕緣層43且底面與配線層42相接之方式形成有沿Y方向延伸之記憶體溝槽MT。記憶體溝槽MT於X方向上將各層之配線層44分別分離。記憶體溝槽MT內例如由絕緣層35嵌埋。
以貫通複數個配線層44及絕緣層43且底面到達至配線層42之方式形成有記憶柱MP。於圖4之例中，在記憶柱MP之紙面左側之側面依序積層有阻斷絕緣膜31a及電荷蓄積層32a。同樣地，在記憶柱MP之紙面右側之側面依序積層有阻斷絕緣膜31b及電荷蓄積層32b。以側面與電荷蓄積層32a及32b相接之方式形成有隧道絕緣膜33。而且，以側面與隧道絕緣膜33相接且底面與配線層42相接之方式形成有半導體層34。半導體層34係形成記憶胞電晶體MC以及選擇電晶體ST1及ST2之通道的區域。由此，半導體層34於記憶體串MS中作為將選擇電晶體ST2、記憶胞電晶體MC0～MC7、及選擇電晶體ST1之電流路徑連接之信號線發揮功能。於半導體層34內形成有例如絕緣層35作為芯層。
阻斷絕緣膜31(31a及31b)係使用例如SiO2 、氧化鋁(Al2 O3 )、或其等之積層膜。以下，於本實施形態中，對使用Al2 O3 之情形進行說明。電荷蓄積層32(32a及32b)係使用例如氮化矽膜(SiN)。隧道絕緣膜33係使用例如SiO2 、SiO2 /SiN之積層膜、SiO2 /SiN/SiO2 之積層膜、或氮氧化矽膜(SiON)。以下，於本實施形態中，對在隧道絕緣膜33使用SiO2 之情形進行說明。半導體層34係使用例如多晶矽。
絕緣層35係使用相對介電常數較電荷蓄積層32(32a及32b)低之絕緣材料。例如，於在電荷蓄積層32使用SiN之情形時，絕緣層35亦可為相對介電常數較SiN低之SiO2 、SiOF、SiOC、SiON、SiCN、SiC、或其等之積層膜等。以下，於本實施形態中，對在絕緣層35使用SOG(spin on glass，旋塗玻璃)作為嵌埋性優異之SiO2 之情形進行說明。再者，亦可使用包含聚矽氮烷之材料作為SOG之塗佈材料。
於記憶柱MP上，以底面之一部分與半導體層34相接之方式形成接觸插塞45，且以與接觸插塞45之上表面相接之方式設置有作為位元線BL發揮功能之配線層46。接觸插塞45及配線層46係由導電材料構成，例如使用鈦(Ti)/TiN/W之積層構造等。
於圖4之例中，與記憶柱MP之紙面左側相接之最下層之配線層44作為選擇閘極線SGSa發揮功能，設置於上方之8層配線層44作為字元線WLa0～WLa7發揮功能，最上層之配線層44作為選擇閘極線SGDa發揮功能。同樣地，與記憶柱MP之紙面右側相接之最下層之配線層44作為選擇閘極線SGSb發揮功能，設置於上方之8層配線層44作為字元線WLb0～WLb7發揮功能，最上層之配線層44作為選擇閘極線SGDb發揮功能。
由此，由記憶柱MP、及設置於記憶柱MP之紙面左側之作為字元線WLa0～WLa7發揮功能之8層配線層44分別構成記憶胞電晶體MCa0～MCa7。由記憶柱MP、及設置於記憶柱MP之紙面左側之作為選擇閘極線SGSa發揮功能之配線層44構成選擇電晶體STa2。由記憶柱MP、及設置於記憶柱MP之紙面左側之作為選擇閘極線SGDa發揮功能之配線層44構成選擇電晶體STa2。
同樣地，由記憶柱MP、及設置於記憶柱MP之紙面右側之作為字元線WLb0～WLb7發揮功能之8層配線層44分別構成記憶胞電晶體MCb0～MCb7。由記憶柱MP、及設置於記憶柱MP之紙面右側之作為選擇閘極線SGSb發揮功能之配線層44構成選擇電晶體STb2。由記憶柱MP、及設置於記憶柱MP之紙面右側之作為選擇閘極線SGDb發揮功能之配線層44構成選擇電晶體STb1。
因此，記憶胞電晶體MCa0～MCa7包含電荷蓄積層32a，記憶胞電晶體MCb0～MCb7包含電荷蓄積層32b。
1.2記憶胞陣列之製造方法 其次，使用圖5～圖12對記憶胞陣列11之製造方法進行說明。圖5～圖12分別表示製程中之記憶胞陣列之平面及沿著A1-A2線之剖面。再者，於本實施形態中，對使用如下方法(以下，稱為「替換法」)之情形進行說明，該方法係於利用絕緣層50形成相當於配線層44之構造後，將絕緣層50去除，然後以導電材料嵌埋而形成配線層44。以下，對使用SiN作為絕緣層50、使用W及TiN作為配線層44之導電材料之情形進行說明。再者，絕緣層50並不限定於SiN。例如亦可為氮氧化矽膜(SiON)，只要為能夠充分獲得與絕緣層43之濕式蝕刻之選擇比的材料即可。
如圖5所示，於半導體基板40上形成絕緣層41及配線層42。而且，於配線層42上交替地積層11層絕緣層43、及對應於配線層44之10層絕緣層50。繼而，加工底面到達至配線層42之記憶體溝槽MT。
如圖6所示，於記憶體溝槽MT之側面及底面形成絕緣層51後，利用絕緣層52嵌埋絕緣層51內部。其次，更具體而言，於形成絕緣層51及52而將記憶體溝槽MT內部嵌埋後，藉由例如CMP(chemical mechanical polishing，化學機械拋光)等將絕緣層43上之絕緣層51及52去除。絕緣層51及52於記憶胞陣列11之製程中，作為暫時地嵌埋記憶體溝槽MT之犧牲層發揮功能。絕緣層51及52係使用例如SiO2 。更佳為，對絕緣層51及52而言，相較於絕緣層43為低密度且於使用例如稀氫氟酸(DHF；diluted hydrofluoric acid)之濕式蝕刻中濕式蝕刻速率較絕緣層43快之材料較佳。例如，絕緣層52亦可使用SOG。
如圖7所示，以被覆記憶體溝槽MT之上表面之方式形成絕緣層43後，以底面到達至配線層42之方式加工用以形成記憶柱MP之孔AH。
如圖8所示，於孔AH內依序形成阻斷絕緣膜31、電荷蓄積層32、隧道絕緣膜33、半導體層34、及絕緣層53。更具體而言，依序積層不將孔AH嵌埋之膜厚之阻斷絕緣膜31、電荷蓄積層32、隧道絕緣膜33、半導體層34、及覆蓋絕緣層(未圖示)。例如，藉由使用利用電漿CVD而形成之SiO2 作為覆蓋絕緣層，從而覆蓋絕緣層於絕緣層43上較孔AH底部更厚地形成。繼而，將孔AH底部之覆蓋絕緣層、半導體層34、隧道絕緣膜33、電荷蓄積層32、及阻斷絕緣膜31去除。此時，絕緣層43上之半導體層34、隧道絕緣膜33、電荷蓄積層32、及阻斷絕緣膜31藉由覆蓋絕緣層而不被蝕刻。繼而，藉由濕式蝕刻將覆蓋絕緣層去除後，形成半導體層34及絕緣層53而將孔AH內嵌埋。絕緣層53於記憶胞陣列11之製程中，作為暫時地嵌埋孔AH之犧牲層發揮功能。絕緣層53係使用例如SiO2 。更佳為，對絕緣層53而言，相較於絕緣層43為低密度且於使用例如DHF之濕式蝕刻中濕式蝕刻速率較絕緣層43快之材料較佳。例如，絕緣層53亦可使用SOG。
如圖9所示，藉由乾式蝕刻等將絕緣層43上剩餘之阻斷絕緣膜31、電荷蓄積層32、隧道絕緣膜33、半導體層34、及絕緣層53去除。此時，對絕緣層43之表面進行蝕刻，直至記憶體溝槽MT之上表面因過蝕刻而露出為止。
如圖10所示，首先，藉由使用例如DHF之濕式蝕刻將記憶體溝槽MT之絕緣層51及52、以及芯層之絕緣層53去除。其次，藉由使用例如磷酸(H3 PO4 )之濕式蝕刻對阻斷絕緣膜31(例如Al2 O3 )及電荷蓄積層32(例如SiN)進行蝕刻。此時，阻斷絕緣膜31及電荷蓄積層32係自露出至記憶體溝槽MT內之側面起沿記憶柱MP之圓弧方向被蝕刻。因此，例如控制濕式蝕刻時間而調整圓弧方向上之蝕刻量。藉此，阻斷絕緣膜31及電荷蓄積層32分別被分離成2個，而形成阻斷絕緣膜31a及31b、以及電荷蓄積層32a及32b。
如圖11所示，利用絕緣層35嵌埋記憶體溝槽MT及芯區域(芯層)。
如圖12所示，以被覆記憶柱MP及記憶體溝槽MT之上表面之方式形成絕緣層43。其次，替換絕緣層50，形成配線層44。更具體而言，形成貫通10層絕緣層50之狹縫(未圖示)。繼而，藉由濕式蝕刻自狹縫側將絕緣層50去除。然後，利用TiN及W將去除絕緣層50後所形成之空隙內嵌埋。將狹縫內及絕緣層43上剩餘之TiN及W去除，利用絕緣層43將狹縫嵌埋，藉此，替換步驟結束。
1.3阻斷絕緣膜與電荷蓄積層之蝕刻量 其次，使用圖13對阻斷絕緣膜31與電荷蓄積層32之蝕刻量進行說明。圖13係沿著字元線WLa0及WLb0之上表面之XY平面上之記憶柱MP之剖視圖。
如圖13所示，於沿記憶柱MP之圓弧方向對阻斷絕緣膜31及電荷蓄積層32進行蝕刻時，X方向上之蝕刻寬度成為記憶體溝槽MT之寬度以上。即，若將X方向上不包含記憶柱MP在內之區域內之記憶體溝槽MT之最短距離(寬度)設為Xa，將於1個記憶柱MP內X方向上之電荷蓄積層32a與32b之最短距離設為Xb，則存在Xa≦Xb之關係。因此，於記憶胞電晶體MCa及MCb之端部，阻斷絕緣膜31a及31b以及電荷蓄積層32a及32b被置換為絕緣層35。由此，根據距離Xb，有效之記憶胞電晶體MCa及MCb之胞尺寸不同。
例如，將記憶柱MP之半徑設為Ra，將自記憶柱MP之側面與記憶體溝槽MT之端部相接之位置起沿記憶柱MP之圓弧方向對電荷蓄積層32進行蝕刻之距離(圓弧之長度)設為Da。而且，將記憶柱MP中對電荷蓄積層32蝕刻距離Da時之角度設為θ。若根據記憶體溝槽MT之寬度Xa與記憶柱MP之半徑Ra求角度θ之最大值θmax，則θmax如下。 θmax＝cos-1 (Xa/(2Ra))
又，角度θ之最小值係電荷蓄積層32之蝕刻量相當於記憶體溝槽MT之寬度Xa之情形、即角度θ為0之情形。由此，角度θ處於0≦θ＜cos-1 (Xa/(2Ra))之範圍。
若角度θ變大，則電荷蓄積層32(32a及32b)之面積將減少，能夠充電之電荷量減少。因此，於記憶胞電晶體MC保持例如8值(3位元)之資料之情形時，各自之閾值位準之電壓差變小，而變得難以讀出資料。例如，於假設記憶胞電晶體MC能夠保持8值之資料且當閾值分佈之裕度減少50%時將無法判別資料之情形時，若電荷蓄積層32之寬度達到4/7(θ＝0至57%之面積)，則記憶胞電晶體MC變得動作不良。因此，距離Da之有效之電荷蓄積層32(32a或32b)之寬度之21.4%成為最大值。因此，角度θ只要處於0≦θ＜0.214・cos-1 (Xa/(2Ra))之範圍即可。
1.4本實施形態之效果 若為本實施形態之構成，則能夠提昇可靠性。對本效果進行詳細敍述。
例如，存在如下情形：於1個記憶柱MP中，同一平面內所形成之2個記憶胞電晶體MC之阻斷絕緣膜31及電荷蓄積層32未被記憶體溝槽MT分離。即，存在2個記憶胞電晶體MC共有電荷蓄積層32之情形。於此種情形時，例如於讀出動作時，即便所選擇之記憶胞電晶體MC為斷開狀態，亦有可能因於所選擇之記憶胞電晶體MC之端部寄生電晶體變為接通狀態而導致電流於通道中流通，從而產生誤讀出。
相對於此，若為本實施形態之構成，則於1個記憶柱MP中，能夠將阻斷絕緣膜31及電荷蓄積層32分離。即，能夠使同一平面內所形成之2個記憶胞電晶體MC之電荷蓄積層32分離。藉此，能夠降低於所選擇之記憶胞電晶體MC之端部寄生電晶體成為接通狀態而產生誤讀出之可能性。進而，若為本實施形態之構成，則可將相對介電常數較電荷蓄積層32低之材料形成為記憶體溝槽MT內部及記憶胞電晶體MC之端部。藉此，可抑制2個記憶胞電晶體MC相互干涉，從而能夠抑制誤讀出。因此，能夠提昇半導體記憶裝置之可靠性。
進而，若為本實施形態之構成，則由於半導體層34未被記憶體溝槽MT分離，故而能夠抑制記憶柱MP中之接通電流(胞電流)之降低。
2.第2實施形態 其次，對第2實施形態進行說明。於第2實施形態中，針對與第1實施形態不同之記憶柱MP及記憶體溝槽MT之構成說明2個示例。以下，以與第1實施形態不同之方面為中心進行說明。
2.1第1例 首先，使用圖14及圖15對第1例進行說明。圖14表示記憶柱MP於XY平面上之剖面，圖15表示Z方向上之記憶柱MP及記憶體溝槽MT之剖面。
如圖14所示，於記憶體溝槽MT及芯層使用絕緣層36及37。再者，於記憶柱MP中，阻斷絕緣膜31及電荷蓄積層32被蝕刻之區域既可由絕緣層36及37之積層構造嵌埋，亦可由絕緣層36嵌埋。
如圖15所示，形成與記憶體溝槽MT之側面及底面、以及半導體層34之側面及底面相接之絕緣層36，且以將絕緣層36之內部嵌埋之方式形成有絕緣層37。
絕緣層36及37係使用相對介電常數較電荷蓄積層32低之絕緣材料。例如，絕緣層36亦可使用SiOC或SiOF等作為相對介電常數較SiO2 低之低介電常數絕緣膜，絕緣層37亦可使用SiO2 (SOG)。
再者，記憶體溝槽MT及芯層亦可由3種以上之絕緣材料嵌埋。
2.2第2例 其次，使用圖16及圖17對第2例進行說明。圖16表示記憶柱MP於XY平面上之剖面，圖17表示Z方向上之記憶柱MP及記憶體溝槽MT之剖面。
如圖16所示，於記憶體溝槽MT及芯層使用絕緣層38，且於絕緣層38之內部形成有氣隙AG。再者，於記憶柱MP中，於阻斷絕緣膜31及電荷蓄積層32被蝕刻之區域既可形成氣隙AG，亦可由絕緣層38嵌埋。
如圖17所示，形成與記憶體溝槽MT之側面及底面、以及半導體層34之側面及底面相接之絕緣層38，且於絕緣層38之內部形成有氣隙AG。
絕緣層38係使用相對介電常數較電荷蓄積層32低之絕緣材料。例如，絕緣層38係使用階差被覆性不太好之利用電漿CVD所形成之SiO2 。藉此，於形成SiO2 時，記憶體溝槽MT及記憶柱MP之上部被封閉而形成氣隙AG。
2.3本實施形態之效果 可將本實施形態之構成應用於第1實施形態。藉此，可獲得與第1實施形態相同之效果。
3.第3實施形態 其次，對第3實施形態進行說明。於第3實施形態中，對在芯層及記憶體溝槽MT使用不同之絕緣材料之情形進行說明。以下，以與第1實施形態不同之方面為中心進行說明。
3.1記憶柱之構成 首先，對記憶柱MP之構成進行說明。圖18表示記憶柱MP於XY平面上之剖面，圖19表示Z方向上之記憶柱MP及記憶體溝槽MT之剖面。
如圖18及圖19所示，於記憶體溝槽MT使用絕緣層35，於芯層使用絕緣層39。絕緣層35及絕緣層39係使用相對介電常數較電荷蓄積層32低且各不相同之絕緣材料。例如，絕緣層39係使用SiO2 (SOG)，絕緣層35係使用例如SiOC或SiOF等作為相對介電常數較SiO2 低之低介電常數絕緣膜。
3.2記憶胞陣列之製造方法 其次，使用圖20～圖25對記憶胞陣列11之製造方法進行說明。
如圖20所示，與第1實施形態之圖5～圖8同樣地，於孔AH內形成半導體層34後，形成絕緣層39而將孔AH內嵌埋。
如圖21所示，藉由乾式蝕刻等將絕緣層43上剩餘之阻斷絕緣膜31、電荷蓄積層32、隧道絕緣膜33、半導體層34、及絕緣層39去除。此時，對絕緣層43之表面進行蝕刻，直至記憶體溝槽MT之上表面因過蝕刻而露出為止。
如圖22所示，於記憶柱MP上形成例如絕緣層43作為覆蓋層。再者，覆蓋層並不限定於絕緣層43。只要為於將記憶體溝槽MT內之絕緣層51及52去除時能夠充分獲得蝕刻選擇比之絕緣材料即可。
如圖23所示，首先，藉由使用例如DHF之濕式蝕刻將記憶體溝槽MT之絕緣層51及52去除。其次，藉由使用例如磷酸(H3 PO4 )之濕式蝕刻對阻斷絕緣膜31(例如Al2 O3 )及電荷蓄積層32(例如SiN)進行蝕刻。此時，阻斷絕緣膜31及電荷蓄積層32係自露出至記憶體溝槽MT內之側面起沿記憶柱MP之圓弧方向被蝕刻。藉此，阻斷絕緣膜31及電荷蓄積層32分別被分離成2個，而形成阻斷絕緣膜31a及31b、以及電荷蓄積層32a及32b。
如圖24所示，利用絕緣層35將記憶體溝槽MT及記憶柱MP被蝕刻之區域嵌埋。
如圖25所示，以被覆記憶柱MP及記憶體溝槽MT之上表面之方式形成絕緣層43。繼而，替換絕緣層50，形成配線層44。
3.3本實施形態之效果 若為本實施形態之構成，則可獲得與第1實施形態相同之效果。
4.第4實施形態 其次，對第4實施形態進行說明。於第4實施形態中，針對與第3實施形態不同之記憶體溝槽MT之構成說明2個示例。以下，以與第3實施形態不同之方面為中心進行說明。
4.1第1例 首先，使用圖26及圖27對第1例進行說明。圖26表示記憶柱MP於XY平面上之剖面，圖27表示Z方向上之記憶柱MP及記憶體溝槽MT之剖面。
如圖26所示，於記憶體溝槽MT使用絕緣層36及37。再者，於記憶柱MP中，阻斷絕緣膜31及電荷蓄積層32被蝕刻之區域既可由絕緣層36及37之積層構造嵌埋，亦可由絕緣層36嵌埋。
如圖27所示，形成與記憶體溝槽MT之側面及底面相接之絕緣層36，且以將絕緣層36之內部嵌埋之方式形成有絕緣層37。
4.2第2例 其次，使用圖28及圖29對第2例進行說明。圖28表示記憶柱MP於XY平面上之剖面，圖29表示Z方向上之記憶柱MP及記憶體溝槽MT之剖面。
如圖28所示，於記憶體溝槽MT使用絕緣層38，且於絕緣層38之內部形成有氣隙AG。再者，於記憶柱MP中，於阻斷絕緣膜31及電荷蓄積層32被蝕刻之區域既可形成氣隙AG，亦可由絕緣層38嵌埋。
如圖29所示，形成與記憶體溝槽MT之側面及底面相接之絕緣層38，且於絕緣層38之內部形成有氣隙AG。
4.3本實施形態之效果 可將本實施形態之構成應用於第3實施形態。藉此，可獲得與第1實施形態相同之效果。
5.變化例等 上述實施形態之半導體記憶裝置包含：第1配線層(44；WLa0)，其沿第1方向(Y方向)延伸；第2配線層(44；WLb0)，其於與第1方向交叉之第2方向(X方向)上與第1配線層鄰近配置，且沿第1方向延伸；半導體層(34)，其設置於第1配線層與第2配線層之間，且沿與第1方向及第2方向交叉之第3方向(Z方向)延伸；第1電荷蓄積層(32a)，其於第2方向上設置於第1配線層與半導體層之間；以及第2電荷蓄積層(32b)，其於第2方向上設置於第2配線層與半導體層之間。第2方向上之第1配線層與第2配線層之第1距離(Xa)較第2方向上之第1電荷蓄積層與第2電荷蓄積層之第2距離(Xb)短。
藉由應用上述實施形態，可提供一種能夠提昇可靠性之半導體記憶裝置。
再者，實施形態並不限定於上述所說明之形態，能夠進行各種變化。
例如，第2實施形態之第2例亦可為圖30及圖31所示之構造。圖30係記憶柱MP於XY平面上之剖視圖，圖31係沿著圖30之B1-B2之記憶胞陣列之剖視圖。具體而言，亦可於沿記憶柱MP之圓弧方向對阻斷絕緣膜31及電荷蓄積層32進行蝕刻之區域內，不形成絕緣層38而形成氣隙AG。於配線層44與隧道絕緣膜33之距離相對較短之情形時，可能產生在沿記憶柱MP之圓弧方向對阻斷絕緣膜31及電荷蓄積層32進行蝕刻之區域內不形成絕緣層38之情形。進而，記憶體溝槽MT內亦可如第2實施形態之第1例所示般，記憶體溝槽MT內或芯層之部分由絕緣層37嵌埋。於該情形時，於沿記憶柱MP之圓弧方向對阻斷絕緣膜31及電荷蓄積層32進行蝕刻之區域形成氣隙AG，於記憶體溝槽MT內不形成氣隙AG。此處，進而還可代替如絕緣膜37及絕緣膜38般形成複數層，而如第1實施形態所示般形成單層之絕緣層35。
例如，於記憶柱MP中，亦可於半導體層34及芯層之上表面形成半導體層作為頂蓋層。
又，於上述實施形態中，亦可與阻斷絕緣膜31a及31b以及電荷蓄積層32a及32b同樣地，將隧道絕緣膜33分離成2個。
又，上述實施形態中之「連接」亦包括中間介隔例如電晶體或者電阻等其他元件而間接地連接之狀態。
已對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且能夠於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
相關申請案 本申請案享有以日本專利申請案2018-172766號(申請日：2018年9月14日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置 10:記憶體芯部 11:記憶胞陣列 12:列解碼器 13:感測放大器 20:周邊電路部 21:定序器 22:電壓產生電路 31:阻斷絕緣膜 31a:阻斷絕緣膜 31b:阻斷絕緣膜 32:電荷蓄積層 32a:電荷蓄積層 32b:電荷蓄積層 33:隧道絕緣膜 34:半導體層 35:絕緣層 36:絕緣層 37:絕緣層 38:絕緣層 39:絕緣層 40:半導體基板 41:絕緣層 42:配線層 43:絕緣層 44:配線層 45:接觸插塞 46:配線層 50:絕緣層 51:絕緣層 52:絕緣層 53:絕緣層 AG:氣隙 AH:孔 BL(BL0、…、BL(K－1)):位元線 BLK(BLK0、BLK1、BLK2、…):區塊 Da:距離(圓弧之長度) MCa(MCa0～MCa7):記憶胞電晶體 MCb(MCb0～MCb7):記憶胞電晶體 MG:記憶體組 MP:記憶柱 MSa:記憶體串 MSb:記憶體串 MT:記憶體溝槽 Ra:記憶柱MP之半徑 SGDa(SGDa0、SGDa1、…):選擇閘極線 SGDb(SGDb0、SGDb1、…):選擇閘極線 SGSa:選擇閘極線 SGSb:選擇閘極線 STa1:選擇電晶體 STa2:選擇電晶體 STb1:選擇電晶體 STb2:選擇電晶體 SU(SU0、SU1、…):串單元 WLa0～WLa7:字元線 WLb0～WLb7:字元線 X:方向 Xa:X方向上不包含記憶柱MP在內之區域內之記憶體溝槽MT之最短距離(寬度) Xb:於1個記憶柱MP內X方向上之電荷蓄積層32a與32b之最短距離 Y:方向 Z:方向 θ:角度
圖1係第1實施形態之半導體記憶裝置之方塊圖。 圖2係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路圖。 圖3係第1實施形態之半導體記憶裝置所具備之記憶胞陣列中之字元線WL之俯視圖。 圖4係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之沿Z方向之剖視圖。 圖5係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之製程圖。 圖6係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之製程圖。 圖7係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之製程圖。 圖8係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之製程圖。 圖9係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之製程圖。 圖10係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之製程圖。 圖11係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之製程圖。 圖12係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之製程圖。 圖13係第1實施形態之半導體記憶裝置所具備之記憶柱之XY平面的剖視圖。 圖14係第2實施形態之第1例之半導體記憶裝置所具備之記憶柱之XY平面的剖視圖。 圖15係第2實施形態之第1例之半導體記憶裝置所具備之記憶胞陣列之沿Z方向的剖視圖。 圖16係第2實施形態之第2例之半導體記憶裝置所具備之記憶柱之XY平面的剖視圖。 圖17係第2實施形態之第2例之半導體記憶裝置所具備之記憶胞陣列之沿Z方向的剖視圖。 圖18係第3實施形態之半導體記憶裝置所具備之記憶柱之XY平面的剖視圖。 圖19係第3實施形態之半導體記憶裝置所具備之記憶胞陣列之沿Z方向的剖視圖。 圖20係第3實施形態之半導體記憶裝置所具備之記憶胞陣列之製程圖。 圖21係第3實施形態之半導體記憶裝置所具備之記憶胞陣列之製程圖。 圖22係第3實施形態之半導體記憶裝置所具備之記憶胞陣列之製程圖。 圖23係第3實施形態之半導體記憶裝置所具備之記憶胞陣列之製程圖。 圖24係第3實施形態之半導體記憶裝置所具備之記憶胞陣列之製程圖。 圖25係第3實施形態之半導體記憶裝置所具備之記憶胞陣列之製程圖。 圖26係第4實施形態之第1例之半導體記憶裝置所具備之記憶柱之XY平面的剖視圖。 圖27係第4實施形態之第1例之半導體記憶裝置所具備之記憶胞陣列之沿Z方向的剖視圖。 圖28係第4實施形態之第2例之半導體記憶裝置所具備之記憶柱之XY平面的剖視圖。 圖29係第4實施形態之第2例之半導體記憶裝置所具備之記憶胞陣列之沿Z方向的剖視圖。 圖30係第2實施形態之第2例之變化例之半導體記憶裝置所具備之記憶柱之XY平面的剖視圖。 圖31係第2實施形態之第2例之變化例之半導體記憶裝置所具備之記憶胞陣列之沿Z方向的剖視圖。
31a:阻斷絕緣膜
31b:阻斷絕緣膜
32a:電荷蓄積層
32b:電荷蓄積層
33:隧道絕緣膜
34:半導體層
35:絕緣層
44:配線層
Da:距離(圓弧之長度)
MT:記憶體溝槽
Ra:記憶柱MP之半徑
WLa0:字元線
WLb0:字元線
X:方向
Xa:X方向上不包含記憶柱MP在內之區域內之記憶體溝槽MT之最短距離(寬度)
Xb:於1個記憶柱MP內X方向上之電荷蓄積層32a與32b之最短距離
Y:方向
Z:方向
θ:角度

Claims (17)

  1. 一種半導體記憶裝置，其具有： 第1配線層，其沿第1方向延伸； 第2配線層，其於與上述第1方向交叉之第2方向上與上述第1配線層鄰近配置，且沿上述第1方向延伸； 第1半導體層，其設置於上述第1配線層與上述第2配線層之間，且沿與上述第1方向及上述第2方向交叉之第3方向延伸； 第1電荷蓄積層，其於上述第2方向上設置於上述第1配線層與上述第1半導體層之間；以及 第2電荷蓄積層，其於上述第2方向上設置於上述第2配線層與上述第1半導體層之間；且 上述第2方向上之上述第1配線層與上述第2配線層之第1距離較上述第2方向上之上述第1電荷蓄積層與上述第2電荷蓄積層之第2距離短。
  2. 如請求項1之半導體記憶裝置，其進而具有： 第3配線層，其沿上述第1方向延伸，且設置於上述第1配線層之上方；以及 第4配線層，其沿上述第1方向延伸，與上述第3配線層鄰近配置，且設置於上述第2配線層之上方； 上述第1電荷蓄積層配置於上述第3配線層與上述第1半導體層之間， 上述第2電荷蓄積層配置於上述第4配線層與上述第1半導體層之間。
  3. 如請求項1之半導體記憶裝置，其進而具有：第1絕緣層，其設置於上述第1配線層與上述第2配線層之間，且與上述第1及第2配線層相接。
  4. 如請求項3之半導體記憶裝置，其中上述第1絕緣層之一部分設置於上述第1配線層與上述第1半導體層之間及上述第2配線層與上述第1半導體層之間。
  5. 如請求項3之半導體記憶裝置，其中上述第1絕緣層進而與上述第1及第2電荷蓄積層相接。
  6. 如請求項1之半導體記憶裝置，其進而具有： 第2絕緣層，其與上述第1半導體層以及上述第1及第2電荷蓄積層相接； 第3絕緣層，其設置於上述第1配線層與上述第1電荷蓄積層之間；以及 第4絕緣層，其設置於上述第2配線層與上述第2電荷蓄積層之間。
  7. 如請求項3之半導體記憶裝置，其中上述第1絕緣層之相對介電常數低於上述第1及上述第2電荷蓄積層之相對介電常數。
  8. 如請求項3之半導體記憶裝置，其中上述第1絕緣層包含SiO2 、SiOC、及SiOF中之至少1種。
  9. 如請求項1之半導體記憶裝置，其中上述第1半導體層之一端連接於第5配線層， 上述第1半導體層之另一端連接於第6配線層。
  10. 如請求項1之半導體記憶裝置，其進而具有： 第2半導體層，其設置於上述第1配線層與上述第2配線層之間，於上述第1方向上與上述第1半導體層鄰近配置，且沿上述第3方向延伸； 第3電荷蓄積層，其於上述第2方向上設置於上述第1配線層與上述第2半導體層之間；以及 第4電荷蓄積層，其於上述第2方向上設置於上述第2配線層與上述第2半導體層之間。
  11. 如請求項10之半導體記憶裝置，其進而具有： 第5絕緣層，其與上述第2半導體層以及上述第3及第4電荷蓄積層相接； 第6絕緣層，其設置於上述第1配線層與上述第3電荷蓄積層之間；以及 第7絕緣層，其設置於上述第2配線層與上述第4電荷蓄積層之間。
  12. 如請求項10之半導體記憶裝置，其進而具有： 第7配線層，其於上述第2方向上與上述第2配線層鄰近配置，且沿上述第1方向延伸； 第3半導體層，其設置於上述第2配線層與上述第7配線層之間，且沿上述第3方向延伸； 第5電荷蓄積層，其於上述第2方向上設置於上述第2配線層與上述第3半導體層之間；以及 第6電荷蓄積層，其於上述第2方向上設置於上述第7配線層與上述第3半導體層之間。
  13. 如請求項12之半導體記憶裝置，其進而具有： 第8絕緣層，其與上述第3半導體層以及上述第5及第6電荷蓄積層相接； 第9絕緣層，其設置於上述第2配線層與上述第5電荷蓄積層之間；以及 第10絕緣層，其設置於上述第7配線層與上述第6電荷蓄積層之間。
  14. 如請求項12之半導體記憶裝置，其中上述第3半導體層於上述第1方向上配置於上述第1半導體層與上述第2半導體層之間，於上述第2方向上配置於與上述第1及第2半導體層不同之位置。
  15. 如請求項3之半導體記憶裝置，其進而具有：第11絕緣層，其側面及底面與上述第1絕緣層相接。
  16. 如請求項3之半導體記憶裝置，其中於上述第1絕緣層之內部設置氣隙。
  17. 如請求項1之半導體記憶裝置，其進而具有：第12絕緣層，其沿上述第3方向延伸，且側面及底面與上述第1半導體層相接。
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