TW201929263A - 半導體發光元件及其製造方法 - Google Patents

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Abstract

本發明提供一種發光輸出及順向電壓的經時變化少、可靠性優異的將中心發光波長設為1000 nm～2200 nm的接合型的半導體發光元件。依照本發明的半導體發光元件100具有：導電性支撐基板80；設置於導電性支撐基板80上的包含反射金屬的金屬層60；設置於金屬反射層60A上的積層有多層至少包含In及P的InGaAsP系III-V族化合物半導體層的半導體積層體30；設置於半導體積層體30上的n型InGaAs接觸層20；以及設置於n型InGaAs接觸層20上的n側電極93，且自半導體積層體30放出的光的中心發光波長為1000 nm～2200 nm。

Description

半導體發光元件及其製造方法
本發明是有關於一種半導體發光元件及其製造方法，且特別是有關於一種中心發光波長為1000 nm～2200 nm的接合型的半導體發光元件及其製造方法。
先前，已知有將波長750 nm以上的紅外區域作為發光波長的紅外發光的半導體發光元件，其於感測器、氣體分析、監視照相機等用途中廣泛使用。
於將此種半導體發光元件的中心發光波長設為1000 nm～2200 nm的近紅外區域的情況下，通常使用包含In及P的InGaAsP系III-V族半導體作為發光層。先前，於使InP層等InGaAsP系III-V族半導體層磊晶成長的情況下，為了使成長用基板、與包含In及P的InGaAsP系III-V族半導體層晶格匹配，開始使用InP基板作為成長用基板。
例如，專利文獻1中揭示有一種於n型InP基板上依次設置有活性層、p型包層、p型InGaAs層、p型InGaAsP歐姆接觸層的InGaAsP-InP系半導體發光元件。
[現有技術文獻]
[專利文獻]
[專利文獻1]日本專利特開平6-112531號公報
[發明所欲解決之課題]
以專利文獻1所記載的技術為首，將半導體發光元件的中心發光波長設為1000 nm～2200 nm的近紅外區域的情況下，作為成長用基板的InP基板直接被用作半導體發光元件的支撐基板。其原因在於，由於InP基板相對於近紅外區域的光透明，因此於透射紅外光的方面不存在任何障礙。
且說，近年來伴隨可穿戴（wearable）機器的需要，對於將紅外區域作為發光波長的半導體發光元件要求小型化，尤其是正在要求減小半導體發光元件的厚度（即總厚度）。
關於市售的InP基板的厚度，2吋基板的厚度通常為350 μm以上。另一方面，半導體發光元件中，設置於InP基板以外的InGaAsP系III-V族半導體層及電極等的厚度至多為數μm左右。因此，半導體光裝置的厚度由基板的厚度來控制。然而，為了使元件變薄，本發明者等人雖然研究了使基板的厚度變薄，但已知若將InP基板過度研磨至例如150 μm以下，則產生破損。
因此，本發明者等人嘗試了製作一種接合型的半導體發光元件：於n型InP成長用基板上形成包含n型半導體層、活性層及p型半導體層的半導體積層體之後，將該半導體積層體經由金屬層而與導電性支撐基板接合，並去除成長用基板。若為接合型的半導體發光元件，則可代替InP基板而使用導電性支撐基板，因此可使導電性支撐基板變薄，且可減少半導體發光元件整體的厚度。
於以所述方式製作的接合型的半導體發光元件中，需要使n型半導體層與設置於其上下方的n型InP成長用基板及活性層晶格匹配，並使其結晶成長。因此，n型InP層等至少包含In及P的InGaAsP系III-V族化合物半導體層被用作n型半導體層。而且，該n型半導體層（例如，成為n型包層的n型InP層）與n側電極取得歐姆接觸。
再者，如專利文獻1般，於將n型InP基板直接用作支撐基板的現有型的半導體發光元件中，通常於n型InP基板的成長面的相反側的面上設置有n側電極，並利用n型InP基板與n側電極取得歐姆接觸。
本發明者等人為了替代將n型InP基板用作支撐基板的現有型的半導體發光元件而製作接合型的半導體發光元件，並進行發光特性的評價。於是，於接合型的半導體發光元件中發現，發光輸出及順向電壓中的任一者均可發生經時劣化。尤其是順向電壓的經時劣化為意料之外的結果。因此，本發明者等人於發光輸出及順向電壓的經時變化方面，新認識到改善可靠性的必要性的課題。
因此，本發明的目的在於提供一種發光輸出及順向電壓的經時變化少、可靠性優異的將中心發光波長設為1000 nm～2200 nm的接合型的半導體發光元件及其製造方法。
[解決課題之手段]
本發明者對解決所述課題的方法進行了努力研究，著眼於與n側電極取得歐姆接觸的n型半導體層。而且，本發明者等人想到，未了替代至少包含In及P的InGaAsP系III-V族化合物半導體層，另行設置n型InGaAs接觸層（InGaAs不包含P）。本發明者等人發現，藉由使用n型InGaAs接觸層，可改善半導體發光元件的發光輸出及順向電壓的經時變化，從而完成了本發明。即，本發明的主旨構成如下。
（1） 一種半導體發光元件，其特徵在於具有：導電性支撐基板；
設置於該導電性支撐基板上的包含反射金屬的金屬層；
設置於該金屬層上的積層有多層至少包含In及P的InGaAsP系III-V族化合物半導體層的半導體積層體；
設置於所述半導體積層體上的n型InGaAs接觸層；以及
設置於該n型InGaAs接觸層上的n側電極，且
自所述半導體積層體放出的光的中心發光波長為1000 nm～2200 nm。
（2） 如所述（1）所述的半導體發光元件，其中，所述n型InGaAs接觸層的In組成比為0.47以上且0.60以下。
（3） 如所述（1）或（2）所述的半導體發光元件，其中，所述n側電極包含Au及Ge、或者Ti、Pt及Au。
（4） 如所述（1）至（3）中任一項所述的半導體發光元件，其中，所述半導體積層體自所述金屬層一側起依序包含p型包層、活性層、及n型包層。
（5） 一種半導體發光元件的製造方法，其特徵在於具有：
第1步驟，於n型InP成長用基板上形成包括n側電極形成區域的n型InGaAs接觸層；
第2步驟，於所述n型InGaAs接觸層上形成積層有多層至少包含In及P的InGaAsP系III-V族化合物半導體層的半導體積層體；
第3步驟，於所述半導體積層體上形成金屬反射層；
第4步驟，將表面設置有金屬接合層的導電性支撐基板經由該金屬接合層而與所述金屬反射層接合；
第5步驟，去除所述n型InP成長用基板；以及
第6步驟，於所述n型InGaAs接觸層的所述n側電極形成區域上形成n側電極，並且去除所述n型InGaAs接觸層的一部分，於所述半導體積層體上設置露出面，且
自所述半導體積層體放出的光的中心發光波長為1000 nm～2200 nm。
（6） 如所述（5）所述的半導體發光元件的製造方法，其中，將所述第1步驟中形成的所述n型InGaAs接觸層的In組成比設為0.47以上且0.60以下。
（7） 如所述（5）或（6）所述的半導體發光元件的製造方法，其中，所述n側電極包含Au及Ge、或者Ti、Pt及Au。
（8） 如所述（5）至（7）中任一項所述的半導體發光元件的製造方法，其中，所述半導體積層體自所述n型InGaAs接觸層一側起依序包含n型包層、活性層、及p型包層。
[發明的效果]
根據本發明，可提供一種發光輸出及順向電壓的經時變化少、可靠性優異的將中心發光波長設為1000 nm～2200 nm的接合型的半導體發光元件及其製造方法。
於對依照本發明的實施形態進行說明前，預先對以下方面進行說明。首先，本說明書中，於不明確組成比而僅表述為「InGaAsP」的情況下，是指如下任意的化合物：III族元素（In、Ga的合計）與V族元素（As、P）的化學組成比為1：1，且作為III族元素的In及Ga的比率、以及作為V族元素的As及P的比率分別不一定。該情況設為包括在III族元素中不含In及Ga的任一者的情況，且包括在V族元素中不含As及P的任一者的情況者。其中，於明確記載為「至少包含In及P」的InGaAsP的情況下，設為在III族元素中包含超過0%且為100%以下的In，且在V族元素中包含超過0%且為100%以下的P者。另外，於表述為「InGaP」的情況下，是指所述「InGaAsP」中除製造上不可避免的混入以外不含As，於表述為「InGaAs」的情況下，是指所述「InGaAsP」中除製造上不可避免的混入以外不含P。同樣，於表述為「InAsP」的情況下，是指所述「InGaAsP」中除製造上不可避免的混入以外不含Ga，於表述為「GaAsP」的情況下，是指所述「InGaAsP」中除製造上不可避免的混入以外不含In。而且，於表述為「InP」的情況下，是指所述「InGaAsP」中除製造上不可避免的混入以外不含Ga及As。再者，InGaAsP或InGaAs等的各成分組成比可藉由光致發光測定及X射線繞射測定等來測定。另外，此處提及的所謂「製造上不可避免的混入」，除使用原料氣體的製造裝置上的不可避免的混入以外，是指結晶成長時、或伴隨其後的熱處理的各層界面中的原子的擴散現象等。
另外，本說明書中，將作為p型電性地發揮功能的層稱為p型層，將作為n型電性地發揮功能的層稱為n型層。另一方面，於未有意地添加Zn或S、Sn等特定雜質而不會作為p型或n型電性地發揮功能的情況下，稱為「i型」或「未摻雜」。亦可於未摻雜的InGaAsP層中混入製造過程中的不可避免的雜質，具體而言，本說明書中視為：於載體密度小（例如未滿4×1016 /cm3 ）的情況下為「未摻雜」。另外，Zn或Sn等雜質濃度的值設為藉由二次離子質譜（Secondary Ion Mass Spectroscopy，SIMS）分析而得者。
另外，所形成的各層的厚度整體可使用光干涉式膜厚測定器來測定。進而，各層的厚度分別可根據利用光干涉式膜厚測定器及穿透式電子顯微鏡觀察成長層的剖面來算出。另外，於如超晶格結構般各層的厚度小的情況下，可使用穿透式電子顯微鏡-能量分散光譜儀（Transmission Electron Microscope-Energy Dispersion Spectrometer，TEM-EDS）來測定厚度。再者，剖面圖中，於規定層具有傾斜面的情況下，該層的厚度設為使用距離所述層的正下層的平坦面的最大高度者。
以下，參照圖式對本發明的實施形態進行說明。為了便於說明，首先對依照本發明一實施形態的半導體發光元件100的製造方法的實施形態進行說明，繼而，對半導體發光元件100的詳細情況進行說明。半導體發光元件100可依照參照圖1至圖4說明的半導體發光元件100的製造方法的實施形態來製作，可至少經過第1步驟至第6步驟來獲得。為了簡化圖式，圖1至圖4所示的步驟0至步驟80分別包含一個或多個步驟而圖示。因此，圖中的各步驟與本實施形態的各步驟未必一一對應。再者，原則上對相同構成要素標註相同的參照編號，省略重覆的說明。各圖中，為了便於說明，將基板及各層的縱橫比率自實際比率誇張地表示。
（半導體發光元件的製造方法）
依照本發明一實施形態的半導體發光元件100的製造方法至少包括以下對詳細情況進行後述的第1步驟、第2步驟、第3步驟、第4步驟、第5步驟及第6步驟。視需要亦可進而具有其他步驟。詳細情況雖於後文中敘述，但包含步驟30至步驟36（參照圖1、圖2）的中間層形成步驟、與包含步驟71至步驟76（參照圖7至圖9）的n型包層31表面的粗糙化處理步驟為本發明的製造方法所包含且較佳的步驟的具體例。
第1步驟中，於n型InP成長用基板10上形成n型InGaAs接觸層20（圖1步驟0、步驟10）。第2步驟中，於n型InGaAs接觸層20上形成半導體積層體30（圖1步驟20）。第3步驟中，於半導體積層體30上形成金屬反射層60A（圖3步驟40）。第4步驟中，將表面設置有金屬接合層60B的導電性支撐基板80經由金屬接合層60B而與金屬反射層60A接合（圖3步驟50）。第5步驟中，將n型InP成長用基板10去除（圖4步驟60）。第6步驟中，於n型InGaAs接觸層20的n側電極形成區域20A上形成n側電極93，並且去除n型InGaAs接觸層20的一部分，於半導體積層體30上設置露出面（圖4步驟70A或步驟70B、及步驟80）。此處，將自第2步驟中形成的半導體積層體30放出的光的中心發光波長設為1000 nm～2200 nm。如此，製造依照本發明一實施形態的半導體發光元件100。以下，依次對各步驟的詳細情況進行說明。
＜第1步驟＞
第1步驟如所述般，於n型InP成長用基板10上形成n型InGaAs接觸層20。首先，如圖1步驟0所示，準備n型InP成長用基板10。作為本實施形態中使用的n型InP成長用基板10，可使用市售者，所謂的2吋基板、3吋基板、4吋基板、6吋基板等，基板尺寸及其厚度並無限制。
而且，第1步驟中，於n型InP成長用基板10上形成n型InGaAs接觸層20（圖1步驟10）。此處，與n型InGaAs接觸層20的In組成比相關，只要以於n型InP成長用基板10及n型InGaAs接觸層20的正上方所形成的半導體層（本實施形態中為n型包層31）與n型InGaAs接觸層20可結晶成長的程度進行晶格匹配，則n型InGaAs接觸層20的In組成比並無限制。其中，若將In組成比設為z，並將n型InGaAs接觸層20的組成式表示為Inz Ga（ 1-z ） As，若將In組成比z設為0.47以上且0.60以下，則可更確實地進行結晶成長，進而佳為將In組成比z設為0.50以上且0.57以下。再者，InGaAs與InP完全地晶格匹配是於In組成比z為0.532時。為了對半導體積層體30施加壓縮應變，更佳為設為z＞0.532，進而佳為z≧0.54。
再者，n型InGaAs接觸層20不限定於組成為一定的單層，亦可由In組成比z不同的多層形成。進而，亦可使n型InGaAs接觸層20的In組成比z於厚度方向上逐漸增加或逐漸減少等，從而使組成傾斜。另外，關於n型InGaAs接觸層20內的摻雜量，亦可使其於層內變化。
＜第2步驟＞
繼第1步驟之後，第2步驟中，於n型InGaAs接觸層20上形成積層有多層至少包含In及P的InGaAsP系III-V族化合物半導體層的半導體積層體30（圖1步驟20）。半導體積層體30可依次包含n型包層31、活性層35及p型包層37，所述各層設為包含至少含有In及P的InGaAsP系III-V族化合物半導體的層。
只要將自半導體積層體30的活性層放出的光的中心發光波長設為1000 nm～2200 nm，則半導體積層體30的各層的組成並無特別限制。半導體積層體30亦可設為利用n型包層31及p型包層37夾持活性層35而成的雙異質（Double Hetero，DH）結構。另外，亦能夠將活性層35設為多重量子阱（Multiple Quantum Well，MQW）結構。為了藉由抑制結晶缺陷而提高光輸出，更佳為半導體積層體30具有多重量子阱結構。多重量子阱結構可藉由阱層35W及障壁層35B交替重覆的結構而形成。另外，亦較佳為將活性層35的厚度方向的兩端側（即最初與最後）設為障壁層，若將阱層35W及障壁層35B的重覆次數設為n，則該情況下，表述為[n.5組]的多重量子阱結構。另外，較佳為可將阱層35W設為InGaAsP，將障壁層35B設為較阱層35W而言能帶隙大的InGaAsP。藉由此種半導體積層體30，可將半導體發光元件100的發光波長設為所需的近紅外區域的波長。例如，藉由InGaAsP系III-V族化合物的組成變更，可將發光峰值波長設為1000 nm～1650 nm。另外，若為MQW結構的情況，則除了InGaAsP系III-V族化合物的組成變更以外，亦能夠藉由調整阱層與障壁層的組成差並對阱層施加應變，而將發光峰值波長設為1000 nm～1900 nm。再者，較佳為使用n型InP包層作為n型包層31，較佳為使用p型InP包層作為p型包層37。另外，於將阱層35W的成分組成表示為Inxw Ga1-xw Asyw P1-yw 的情況下，可設為0.5≦xw≦1且0.5≦yw≦1，較佳為設為0.6≦xw≦0.8且0.3≦yw≦1。另外，於將障壁層35B的成分組成表示為Inxb Ga1-xb Asyb P1-yb 的情況下，可設為0.5≦xb≦1且0≦yb≦0.5，較佳為設為0.8≦xb≦1且0≦yb≦0.2。
另外，半導體積層體30整體的厚度亦無限制，例如可設為2 μm～8 μm。另外，n型包層31的厚度亦無限制，例如可設為1 μm～5 μm。進而，活性層35的厚度亦無限制，例如可設為100 nm～1000 nm。另外，p型包層37的厚度亦無限制，例如可設為0.8 μm～3 μm。於活性層35具有量子阱結構的情況下，可將阱層35W的厚度設為3 nm～15 nm，可將障壁層35B的厚度設為5 nm～15 nm，可將兩者的組數設為3～50。
另外，半導體積層體30亦較佳為於p型包層37上具有包含至少含有In及P的InGaAsP的p型覆蓋（cap）層39。藉由設置p型覆蓋層39，可緩和晶格不匹配。p型覆蓋層39的厚度並無限制，例如可設為50 nm～200 nm。以下的實施形態中，為了便於說明，以半導體積層體30的最表層為p型覆蓋層39進行了說明，由於p型覆蓋層39為任意的構成，因此例如亦可將半導體積層體30的最表層設為p型包層37。
再者，雖未圖示，但半導體積層體30亦較佳為於n型包層31及活性層35之間、以及活性層35及p型包層37之間分別具有i型InP間隔層。藉由設置i型InP間隔層，可防止摻雜劑的擴散。再者，i型InP間隔層的厚度並無限制，例如可設為50 nm～400 nm。
第1步驟中形成的n型InGaAs接觸層20及第2步驟中形成的半導體積層體30的各層可藉由磊晶成長而形成，例如可藉由金屬有機氣相成長（金屬有機物化學氣相沈積（MOCVD：Metal Organic Chemical Vapor Deposition））法或分子束磊晶（MBE：Molecular Beam Epitaxy）法、濺鍍法等公知的薄膜成長方法而形成。例如，以規定的混合比使用作為In源的三甲基銦（TMIn）、作為Ga源的三甲基鎵（TMGa）、作為As源的砷化氫（AsH3 ）、作為P源的膦（PH3 ），使用載氣且使該些原料氣體氣相成長，藉此可根據成長時間以所需厚度形成包含InGaAsP的層。再者，關於進行了磊晶成長的其他InGaAsP層，亦可藉由同樣的方法而形成。於將各層摻雜為p型或n型的情況下，視需要進而使用作為摻雜源的氣體即可。
＜第3步驟＞
於第2步驟後的第3步驟中，於半導體積層體30上形成金屬反射層60A（圖3步驟40）。再者，亦較佳為於第3步驟之前，進行詳細情況後述的中間層形成步驟而形成中間層40，並於中間層40上形成金屬反射層60A。金屬反射層60A較佳為以Au為主成分，具體而言，較佳為於金屬反射層60A的組成中Au佔超過50質量%，更佳為Au為80質量%以上。金屬反射層60A可包含多層金屬層，於包含含有Au的金屬層（以下，「Au金屬層」）的情況下，較佳為金屬反射層60A的合計厚度中，將Au金屬層的厚度設為超過50%。構成金屬反射層60A的金屬（即反射金屬）除了Au以外，可使用Al、Pt、Ti、Ag等。構成金屬反射層60A的反射金屬成為藉由本發明的製造方法的實施形態而獲得的半導體發光元件100的金屬層60所包含的反射金屬的起源。例如，金屬反射層60A可為僅包含Au的單一層，金屬反射層60A中亦可包含兩層以上的Au金屬層。為了確實地進行後續的第4步驟中的與金屬接合層60B的接合，較佳為將金屬反射層60A的最表層（與半導體積層體30為相反側的面）設為Au金屬層。例如，可於半導體積層體30上（視需要亦可經由中間層40）以Al、Au、Pt、Au的順序將金屬層成膜，從而製成金屬反射層60A。可將金屬反射層60A中的Au金屬層的一層的厚度設為例如400 nm～2000 nm，可將包含Au以外的金屬的金屬層的厚度設為例如5 nm～200 nm。金屬反射層60A可藉由蒸鍍法等通常的手法，於半導體積層體30上、或中間層40上成膜形成。
＜第4步驟＞
於第3步驟後的第4步驟中，將表面設置有金屬接合層60B的導電性支撐基板80經由該金屬接合層60B而與金屬反射層60A接合（圖3步驟50）。只要藉由濺鍍法或蒸鍍法等在導電性支撐基板80的表面預先形成金屬接合層60B即可。將所述金屬接合層60B與金屬反射層60A相向配置並貼合，並於250℃～500℃左右的溫度下進行加熱壓縮接合，藉此可進行兩者的接合。藉由金屬反射層60A及金屬接合層60B兩者的接合，獲得包含反射金屬的金屬層60。
與金屬反射層60A接合的金屬接合層60B可使用Ti、Pt、Au等金屬、或者與金形成共晶合金的金屬（Sn等），較佳為設為將該些積層而成者。例如，可將自導電性支撐基板80的表面依次積層厚度400 nm～800 nm的Ti、厚度5 nm～20 nm的Pt、厚度700 nm～1200 nm的Au者設為金屬接合層60B。再者，為了容易使金屬反射層60A與金屬接合層60B接合，較佳為將金屬接合層60B側的最表層設為Au金屬層，亦將金屬反射層60A的金屬接合層60B側的金屬層設為Au，而利用Au-Au擴散進行Au彼此的接合。
較佳為使用導電性Si基板作為導電性支撐基板80。關於Si基板，由於硬度比InP基板高，因此不易破損，於可使厚度變薄的方面有利。此外，亦能夠使用導電性GaAs基板、或Ge基板作為導電性支撐基板80。
＜第5步驟＞
於第4步驟後的第5步驟中，將n型InP成長用基板10去除（圖4步驟60）。n型InP成長用基板10例如可使用鹽酸稀釋液並藉由濕式蝕刻而去除，可利用n型InGaAs接觸層20作為蝕刻停止層。
＜第6步驟＞
作為第6步驟，於n型InGaAs接觸層20的n側電極形成區域20A上形成n側電極93，並且去除n型InGaAs接觸層20的一部分，於半導體積層體30上設置露出面（圖4步驟70A或步驟70B及步驟80）。可於n側電極形成區域20A上設置n側電極93後，去除n型InGaAs接觸層20的一部分（圖4步驟70A），亦可預先去除n側電極形成區域20A以外的n型InGaAs接觸層20，其後形成n側電極93（圖4步驟70B）。n型InGaAs接觸層20可利用硫酸-過氧化氫系並藉由濕式蝕刻而去除。
當於n型InGaAs接觸層20的n側電極形成區域20A上形成n側電極93（圖4步驟80）時，n側電極93亦可包含配線部93a及焊盤部93b。另外，n側電極93中，尤其是配線部93a較佳為包含Au及Ge，或者較佳為包含Ti、Pt及Au。若n側電極93包含該些金屬元素，則可確實地取得與n型InGaAs接觸層20的歐姆接觸。另外，較佳為形成配線部93a之後，進行用於接觸層與電極之間的歐姆形成的熱處理。焊盤部93b的形成亦較佳為設為該熱處理之後。
再者，於本實施形態的製造方法中，亦可於導電性支撐基板80的背面形成背面電極91（參照圖5）。背面電極91及n側電極93的形成可使用公知的手法，例如可使用濺鍍法、電子束蒸鍍法或電阻加熱法等。另外，亦可於形成背面電極91之前進行對導電性支撐基板80進行研磨的研磨步驟。導電性支撐基板80的研磨可藉由通常的機械研磨而進行，亦可併用蝕刻。將如此所得的半導體發光元件100示於圖5中。
藉由經過以上的第1步驟至第6步驟，如圖5所示，可製作依照本實施形態的半導體發光元件100。繼而，針對較佳為於本實施形態的半導體發光元件100的製造方法中進一步進行的中間層形成步驟及粗糙化處理步驟進行說明。
＜中間層步驟＞
於第2步驟之後、第3步驟之前，較佳為進行下文中詳細敘述的形成中間層40的中間層形成步驟。該步驟中，首先於半導體積層體30上形成包含III-V族化合物半導體的p型接觸層41（圖1步驟30）。例如，於圖1步驟30的較佳態樣中，於p型覆蓋層39上形成p型接觸層41。p型接觸層41為與形成於其上方的歐姆金屬部43接觸、且介於歐姆金屬部43與半導體積層體30之間的層。p型接觸層41與半導體積層體30相比，只要為與歐姆金屬部43之間的接觸電阻小的組成即可，例如可使用p型InGaAs。接觸層41的厚度並無限制，例如可設為50 nm～200 nm。
繼而，於p型接觸層41上的一部分形成歐姆金屬部43，並且於p型接觸層41的表面殘留露出區域E1（圖2步驟34）。歐姆金屬部43可以規定圖案分散成島狀而形成。於使用p型InGaAs作為p型接觸層41的情況下，例如可使用Au、AuZn、AuBe、AuTi等作為歐姆金屬部43，亦較佳為使用該些的積層結構。例如，可將Au/AuZn/Au設為歐姆金屬部43。歐姆金屬部43的厚度（或合計厚度）並無限制，可設為例如300 nm～1300 nm、更佳為350 nm～800 nm。
若例如於p型接觸層41的表面形成抗蝕劑圖案，並使歐姆金屬部43蒸鍍，將抗蝕劑圖案剝離（lift off）而形成，則可形成以規定圖案分散為島狀的歐姆金屬部43。另外，亦可於接觸層41的整個表面形成規定的金屬層，並於該金屬層上形成遮罩，進行蝕刻等而形成歐姆金屬部43。於任一情況下，如圖2步驟32所示，均於p型接觸層41上的一部分形成有歐姆金屬部43，且於p型接觸層41的表面形成有不與歐姆金屬部43接觸的表面、即露出區域E1。
再者，歐姆金屬部43的形狀如圖2步驟32所示，有時於剖面圖中成為梯形的形狀，但其僅為示意性的例示。歐姆金屬部43的形狀於剖面圖中可形成為矩形的形狀，亦可於角部具有圓弧。
繼步驟32之後，將露出區域E1中的p型接觸層41去除，直至半導體積層體30的表面露出為止，形成包含歐姆金屬部43及接觸層41a的p型接觸部45，並且形成半導體積層體30的露出面E2（圖2步驟34）。即，對之前的步驟32中所形成的歐姆金屬部43以外的部位中的p型接觸層41進行蝕刻，直至作為半導體積層體30的最表層的p型覆蓋層39的表面露出為止，從而製成蝕刻後的p型接觸層41a。例如只要於歐姆金屬部43及其附近（2 μm～5 μm左右）形成抗蝕劑遮罩，並藉由酒石酸-過氧化氫系等對p型接觸層41的露出區域E1進行濕式蝕刻即可。除此以外，亦能夠藉由無機酸-過氧化氫系及有機酸-過氧化氫系等進行濕式蝕刻。另外，步驟32中於金屬層上形成遮罩，並藉由蝕刻而形成歐姆金屬部43的情況下，亦可持續進行作為步驟34的p型接觸層41的蝕刻。
再者，p型接觸部45的厚度相當於p型接觸層41（蝕刻後的p型接觸層41a）及歐姆金屬部43的合計厚度，可設為350 nm～1500 nm、更佳為400 nm～1000 nm。
而且，於半導體積層體30的露出面E2上的至少一部分形成電介質層47（圖2步驟36）。此種電介質層47例如可以如下方式形成。
首先，以包覆半導體積層體30及p型接觸部45的方式於半導體積層體30上的整個面將電介質層成膜。作為成膜法，可應用電漿化學氣相沈積（Chemical Vapor Deposition，CVD）法及濺鍍法等公知的手法。而且，於成膜後，在p型接觸部45的上方形成電介質的情況下，只要視需要形成遮罩，並藉由蝕刻等將該接觸部上的電介質去除即可。例如，可使用緩衝氫氟酸（buffered hydrofluoric acid，BHF）等對接觸部上的電介質進行濕式蝕刻。如此，經過步驟30至步驟36，可形成中間層40。
此時，亦較佳為參照圖2步驟34，並且如圖6所示，於半導體積層體30的露出面E2上的一部分形成電介質層47，並且將p型接觸部45的周圍設為露出部E3，於電介質層47與p型接觸部45之間設置間隙。此種電介質層47及露出部E3例如可以如下方式形成。首先，於半導體積層體30上的整個面將電介質層成膜，於經成膜的電介質層表面的p型接觸部45的上方，利用抗蝕劑形成完全包圍接觸部的窗口圖案。若使用以所述方式形成的抗蝕劑圖案來將接觸部周邊的電介質蝕刻去除，則p型接觸部45的周圍成為露出部E3。該情況下，可將露出部E3的寬度W設為0.5 μm以上且5 μm以下。
再者，藉由電介質層形成步驟而形成的電介質層47的厚度H1 與p型接觸部45的厚度H2 的關係並無特別限制，如圖6所示，於將電介質層47的厚度表示為H1 ，將p型接觸部45的厚度表示為H2 的情況下，可設為H1 ≧H2 ，亦較佳為設為H1 ＞H2 。藉由如此，可更確實地進行金屬反射層60A及金屬接合層60B的接合。再者，於如圖6所示般設置露出部E3，並設為H1 ＞H2 的情況下，若以填充所述間隙的方式形成金屬反射層60A，則可於金屬接合層60B與金屬反射層60A之間的一部分（p型接觸部45與所述間隙所對應的區域）中產生孔隙。
另外，可使用SiO2 、SiN、ITO及AlN等作為電介質層47，尤其較佳為電介質層47包含SiO2 。SiO2 容易利用BHF等進行蝕刻加工。另外，作為電介質層47，較佳為使用相對於自半導體積層體30放出的光而透明的材料。
＜粗糙化處理步驟＞
當將n型InGaAs接觸層20的一部分蝕刻去除時，亦較佳為進一步進行粗糙化處理步驟，並對半導體積層體30的n型InP成長用基板側的表面（圖4步驟80中為n型包層31的表面）進行粗糙化處理。使用圖7至圖9對該粗糙化處理步驟的較佳態樣進行說明。再者，圖7至圖9中未圖示n側電極93，即便形成有n側電極93，亦能夠以同樣的方式進行粗糙化處理步驟。
如圖7的步驟71至步驟74所示，於粗糙化處理步驟中，首先進行粗糙化第1步驟：將n型InGaAs接觸層20的一部分蝕刻，從而形成形成有圖案的遮罩部20B。將步驟72及步驟74的俯視圖示於圖7中。進而，繼粗糙化第1步驟之後，進行粗糙化第2步驟：如圖9的步驟74至步驟76所示般，使用形成有圖案的遮罩部20B作為遮罩，並對n型包層31的表面進行蝕刻。以下，依次對粗糙化處理步驟的詳細情況進行說明。
＜＜粗糙化第1步驟＞＞
圖7步驟71相當於圖示有第5步驟後、即去除了n型InP成長用基板10後的狀態者。於粗糙化第1步驟中，首先於n型InGaAs接觸層20上形成所需圖案的光致抗蝕劑PR（圖7步驟72）。當形成圖案時，只要塗佈光致抗蝕劑並進行曝光即可。圖8中示出步驟72的圖案形成後的示意俯視圖的一例。將光致抗蝕劑PR作為遮罩，並對n型InGaAs接觸層20進行濕式蝕刻，藉此可朝n型InGaAs接觸層20轉印光致抗蝕劑PR的圖案形狀（圖7步驟73）。其後，視需要將光致抗蝕劑PR清洗去除（圖7步驟74）。圖8中示出步驟74的示意俯視圖。再者，藉由光致抗蝕劑PR形成的圖案是任意的，圖8中，作為遮罩部20B，示出了於n側電極形成區域20A以外的部分將圖案的各凹部的中心點二維排列成正方形格子狀的一例，但不限定於此。再者，此種二維排列圖案較佳為相對於＜011＞方位而對稱。
＜＜粗糙化第2步驟＞＞
繼粗糙化第1步驟之後，於粗糙化第2步驟中，使用藉由粗糙化第1步驟而形成有圖案的n型InGaAs接觸層20的遮罩部20B作為遮罩，並對n型InP包層31的表面進行蝕刻。當對n型包層31進行蝕刻時，較佳為使用鹽酸-乙酸系的蝕刻液等。再者，作為遮罩而使用的n型InGaAs接觸層20的遮罩部20B可藉由利用硫酸-過氧化氫系的蝕刻液進行濕式蝕刻而去除（圖9步驟76）。
此處，所述粗糙化處理步驟尤其適合於n型包層包含n型InP的情況下使用。原因在於，InP的各向異性強，根據結晶面而蝕刻速率大不相同。因此，如圖9的各步驟中的I-I剖面及II-II剖面（參照圖7）所圖示般，蝕刻的進行程度不同。於I-I剖面中，呈V字形形成凹部31C，而於II-II剖面中藉由蝕刻速率的差異，以進入遮罩下方的方式進行蝕刻。於n型包層31為n型InP的情況下，預先使n型InP露出，於其表面，將通常的抗蝕劑作為遮罩時，抗蝕劑的密接性不足，蝕刻過程中遮罩浮起，藉由濕式蝕刻進行粗糙化會變得困難，但藉由所述粗糙化處理步驟，可確實地進行n型包層31的粗糙化。
（半導體發光元件）
繼而，對所述至少經過第1步驟至第7步驟所得的半導體發光元件100進行說明。該半導體發光元件100如圖5所圖示般，具有：導電性支撐基板80；設置於導電性支撐基板80上的包含反射金屬的金屬層60；設置於金屬層60上的積層有多層至少包含In及P的InGaAsP系III-V族化合物半導體層的半導體積層體30；設置於半導體積層體30上的n型InGaAs接觸層20；以及設置於n型InGaAs接觸層20上的n側電極93，且自半導體積層體30放出的光的中心發光波長為1000 nm～2200 nm。
針對半導體發光元件100中使用n型InGaAs接觸層20作為n型接觸層的技術意義進行說明。於使用n型InP成長用基板製作接合型的半導體發光元件的情況下，半導體積層體的n型半導體層可用作n型接觸層，因此，能夠利用n側電極與n型半導體層取得歐姆接觸。若參照圖5的符號，則假設即便不經由n型InGaAs接觸層而於n型包層31的正上方設置有n側電極93，亦能夠利用兩者取得歐姆接觸。然而，根據本發明者等人的實驗而確認到，於如此製作的接合型的半導體發光元件的情況下，發光輸出及順向電壓中的任一者均發生經時劣化。相對於此，以實驗的方式明確到，依照本實施形態，藉由設置n型InGaAs接觸層20，可抑制所述發光輸出及順向電壓的經時劣化。推測可抑制此種經時劣化的原因在於：與至少包含In及P的InGaAsP系III-V族化合物半導體層相比，n型InGaAs抑制n側電極的金屬擴散至半導體層。
此處，如所述般，較佳為n型InGaAs接觸層20的In組成比z為0.47以上且0.60以下。另外，如所述般，較佳為n側電極93包含Au及Ge、或者Ti、Pt及Au。
進而，半導體積層體30較佳為自金屬層60一側起依序包含p型包層37、活性層35及n型包層31。另外，亦較佳為對n型包層31的光取出區域進行粗糙化。如製造方法的實施形態中所述般，半導體發光元件100亦可進而具有任意的構成。例如，如圖5所示，可於半導體發光元件100中設置背面電極91，半導體發光元件100具有中間層40亦為較佳態樣。中間層40是以如製造方法的實施形態中所述的方式獲得，於金屬層60及半導體積層體30之間具有並列設置的接觸部45及電介質層47。藉由在半導體發光元件100中設置中間層40，活性層35面內的電流擴散變得容易，且亦能夠朝金屬反射層60A進行光透射。
[實施例]
（發明例1）
以下，使用實施例對本發明進行更詳細的說明，但本發明並不受以下實施例的任何限定。關於符號，參照圖1～圖5。如下所述，製作發明例1的半導體發光元件。
首先，藉由MOCVD法於n型InP成長用基板10的（100）面上依次形成n型In0.57 Ga0.43 As接觸層20、n型InP包層31（厚度：2 μm）、i型InP間隔層（厚度：300 nm）、發光波長1300 nm的量子阱結構的活性層35（合計138 nm）、i型InP間隔層（厚度：300 nm）、p型InP包層37（厚度：1.2 μm）、p型In0.80 Ga0.20 As0.50 P0.50 覆蓋層39（厚度：50 nm）、p型In0.57 Ga0.43 As接觸層41（厚度：130 nm）。再者，當形成量子阱結構的活性層35時，首先形成一層InP障壁層（厚度：8 nm），繼而交替積層In0.73 Ga0.27 As0.5 P0.5 阱層（厚度：5 nm）及InP障壁層（厚度：8 nm）各10層，從而製成10.5組的多重量子阱結構。
如圖10A所示，於p型In0.57 Ga0.43 As接觸層41上形成分散成島狀的p型歐姆電極部43（Au/AuZn/Au，合計厚度：530 nm）。圖10A的III-III剖面圖相當於圖2步驟32的示意剖面圖（其中，i型InP間隔層未圖示）。於所述圖案形成時，形成抗蝕劑圖案，繼而蒸鍍歐姆電極，藉由抗蝕劑圖案的剝離而形成。於該狀態下使用光學顯微鏡俯視觀察晶圓的半導體層，結果p型歐姆電極部43的朝半導體層的接觸面積率為4.5%。再者，圖10A的外形尺寸為380 μm見方。
繼而，於p型歐姆電極部43及其周邊形成抗蝕劑遮罩，藉由酒石酸-過氧化氫系的濕式蝕刻將形成有歐姆電極部的部位以外的p型In0.57 Ga0.43 As接觸層41去除，獲得p型In0.57 Ga0.43 As接觸層41。其後，藉由電漿CVD法而於p型In0.80 Ga0.20 As0.50 P0.50 覆蓋層39上的整個面形成包含SiO2 的電介質層47（厚度：700 nm）。而且，於p型歐姆電極部43的上方區域利用抗蝕劑形成在寬度方向及長邊方向上加成寬度3 μm的形狀的窗口圖案，藉由利用BHF的濕式蝕刻將p型歐姆電極部43及其周邊的電介質層47去除，而使p型In0.80 Ga0.20 As0.50 P0.50 覆蓋層39露出。此時，p型In0.80 Ga0.20 As0.50 P0.50 覆蓋層39上的電介質層47的高度（700 nm）比包含p型接觸層41a（厚度：130 nm）與p型歐姆電極部43（厚度：530 nm）的p型接觸部45的高度（660 nm）高40 nm。再者，於該狀態下使用光學顯微鏡俯視觀察晶圓的半導體層，結果電介質層47（SiO2 ）的接觸面積率為90%。
繼而，藉由蒸鍍而於p型In0.80 Ga0.20 As0.50 P0.50 覆蓋層39上的整面區域形成金屬反射層（Al/Au/Pt/Au）。金屬反射層60A的各金屬層的厚度自Al起依次為10 nm、650 nm、100 nm、900 nm。
另一方面，於成為支撐基板的導電性Si基板80（厚度：300 μm）上形成金屬接合層60B（Ti/Pt/Au）。金屬接合層60B的各金屬層的厚度自Ti起依次為650 nm、10 nm、900 nm。
將該些金屬反射層60A及金屬接合層60B相向配置，於300℃下進行加熱壓縮接合，從而利用Au-Au彼此使其接合。而且，藉由鹽酸稀釋液將n型InP成長用基板10濕式蝕刻去除，從而使n型InGaAs接觸層20的整個面露出。
繼而，如圖10B所示，藉由抗蝕劑圖案形成、n側電極的蒸鍍、抗蝕劑圖案的剝離而於n型InGaAs接觸層20上形成n側電極（Au（厚度：10 nm）/Ge（厚度：33 nm）/Au（厚度：57 nm）/Ni（厚度：34 nm）/Au（厚度：800 nm））作為n側電極的配線部93a。其後，藉由熱處理而形成n型InGaAs接觸層20與n側電極的配線部93a的歐姆接觸（同時亦形成p型InGaAs接觸層41a與p型歐姆電極部43的歐姆接觸）。進而，於n側電極的中心部形成焊盤部93b（Ti（厚度：150 nm）/Pt（厚度：100 nm）/Au（厚度：2500 nm）），將n側電極的圖案設為如圖10B所示般。
繼而，藉由平台蝕刻（mesa etching）將各元件間（寬度60 μm）的半導體層去除而形成切割線（dicing line）。
其後，於n型In0.57 Ga0.43 As接觸層20中，使用硫酸-過氧化氫系將n側電極形成區域20A以外濕式蝕刻去除，於n側電極形成區域20A以外使n型InP包層31露出。圖10B中的IV-IV剖面圖相當於圖4步驟80。與圖10A同樣地，圖10B的外形尺寸為380 μm見方。
而且，對Si基板進行研磨而將其薄化至厚度87 μm為止後，朝Si基板的背面側形成背面電極（Ti（厚度：10 nm）/Pt（厚度：50 nm）/Au（厚度：200 nm）），藉由切割而進行晶片單片化。再者，晶片尺寸為350 μm×350 μm。
（發明例2）
除了將n側電極93的配線部93a設為Ti（30 nm）/Pt（50 nm）/Au（450 nm）以外，以與發明例1同樣的方式製作發明例2的半導體發光元件。
（比較例1）
直至將金屬反射層60A及金屬接合層60B接合，並藉由鹽酸稀釋液將n型InP成長用基板10濕式蝕刻去除為止，設為與發明例1相同。其後，使用硫酸-過氧化氫系將n型In0.57 Ga0.43 As接觸層濕式蝕刻並完全去除，從而使n型InP包層31露出。其後，以與發明例1同樣的方式於n型InP包層31上形成n側電極93，並與發明例1同樣地進行平台蝕刻、Si基板的研磨，朝Si基板的背面側形成背面電極、以及晶片單片化，從而製作比較例1的半導體發光元件。最終所得的比較例1的半導體發光元件與發明例1僅於n型InGaAs接觸層20的有無方面不同。
＜評價1：發光特性評價＞
於發明例1、發明例2及比較例1的半導體發光元件中使用恆電流電壓電源並流通20 mA的電流，測定此時的順向電壓Vf及利用積分球的發光輸出Po，分別求出10個試樣的測定結果的平均值。將結果示於表1中。再者，藉由光纖分光器測定發明例1及現有例1的發光峰值波長，結果均為1290 nm～1310 nm的範圍內。
＜評價2：發光特性的經時變化的評價＞
通電條件設為與評價1同樣，並且對發明例1、發明例2及比較例1的半導體發光元件通電1000小時以使其發光，測定經過1000小時後的順向電壓Vf及發光輸出Po。再者，於測定時，與評價1同樣，對發明例1、發明例2及比較例1的各10個試樣進行測定，並求出平均值。將結果示於表1中。
[表1]

根據以上結果，於比較例1中確認到，由於將n型InP包層31設為與n側電極93接觸的層，因此發光輸出Po的維持率低，進而，藉由長時間通電而順向電壓Vf大大上升。相對於此，於發明例1中確認到，由於將n型InGaAs接觸層20設為與n側電極93接觸的層，因此可抑制通電1000小時後的發光輸出Po的維持率的降低，進而，可抑制Vf上升。另外確認到，發明例2與發明例1僅n側電極的電極材料不同，但與發明例1同樣，可抑制發光輸出Po的維持率的降低，進而，可抑制Vf上升。再者，亦可確認到，n型InGaAs接觸層20雖對半導體發光元件100的發光波長進行光吸收，但作為接觸層而僅設置於n側電極正下方，因此不影響發光輸出。
[產業上之可利用性]
根據本發明，可提供一種發光輸出及順向電壓的經時變化少、可靠性優異的將中心發光波長設為1000 nm～2200 nm的接合型的半導體發光元件及其製造方法。
10‧‧‧n型InP成長用基板
20‧‧‧n型InGaAs接觸層
20A‧‧‧n側電極形成區域
20B‧‧‧遮罩部
30‧‧‧半導體積層體
31‧‧‧n型包層（n型InP包層）
31C‧‧‧凹部
35‧‧‧活性層
35W‧‧‧阱層
35B‧‧‧障壁層
37‧‧‧p型包層（p型InP包層）
39‧‧‧p型覆蓋層（p型In0.80Ga0.20As0.50P0.50覆蓋層）
40‧‧‧中間層
41‧‧‧接觸層（p型接觸層、p型In0.57Ga0.43As接觸層）
41a‧‧‧接觸層（p型接觸層、p型InGaAs接觸層）
43‧‧‧歐姆金屬部（p型歐姆電極部）
45‧‧‧p型接觸部（接觸部）
47‧‧‧電介質層
60‧‧‧金屬層
60A‧‧‧金屬反射層
60B‧‧‧金屬接合層
80‧‧‧導電性支撐基板（導電性Si基板）
91‧‧‧背面電極
93‧‧‧n側電極
93a‧‧‧配線部
93b‧‧‧焊盤部
100‧‧‧半導體發光元件
E1‧‧‧露出區域
E2‧‧‧露出面
E3‧‧‧露出部
H1 ‧‧‧電介質層47的厚度
H2 ‧‧‧p型接觸部45的厚度
Po‧‧‧發光輸出
PR‧‧‧光致抗蝕劑
Vf‧‧‧順向電壓
W‧‧‧露出部E3的寬度
圖1是對依照本發明一實施形態的半導體發光元件的製造步驟的一部分進行說明的示意剖面圖。
圖2是繼圖1之後，對依照本發明一實施形態的半導體發光元件的製造步驟的一部分進行說明的示意剖面圖。
圖3是繼圖2之後，對依照本發明一實施形態的半導體發光元件的製造步驟的一部分進行說明的示意剖面圖。
圖4是繼圖3之後，對依照本發明一實施形態的半導體發光元件的製造步驟的一部分進行說明的示意剖面圖。
圖5是依照本發明一實施形態的半導體發光元件的示意剖面圖。
圖6是對依照本發明的較佳實施形態的半導體發光元件的電介質層及p型接觸部周邊的較佳態樣進行說明的示意剖面圖。
圖7是對本發明的半導體發光元件的製造方法的較佳實施形態進行說明的示意剖面圖。
圖8是圖7的步驟72及步驟74的俯視圖的示意圖。
圖9是繼圖7之後，對本發明的半導體發光元件的製造方法的較佳實施形態進行說明的示意剖面圖。
圖10A是表示實施例的歐姆電極部的圖案的示意俯視圖。
圖10B是表示實施例的n側電極的圖案的示意俯視圖。

Claims (8)

  1. 一種半導體發光元件，其特徵在於，具有： 導電性支撐基板； 設置於所述導電性支撐基板上的包含反射金屬的金屬層； 設置於所述金屬層上的積層有多層至少包含In及P的InGaAsP系III-V族化合物半導體層的半導體積層體； 設置於所述半導體積層體上的n型InGaAs接觸層；以及 設置於所述n型InGaAs接觸層上的n側電極，且 自所述半導體積層體放出的光的中心發光波長為1000 nm～2200 nm。
  2. 如申請專利範圍第1項所述的半導體發光元件，其中，所述n型InGaAs接觸層的In組成比為0.47以上且0.60以下。
  3. 如申請專利範圍第1項或第2項所述的半導體發光元件，其中，所述n側電極包含Au及Ge、或者包含Ti、Pt及Au。
  4. 如申請專利範圍第1項或第2項所述的半導體發光元件，其中，所述半導體積層體自所述金屬層一側起依序包含p型包層、活性層、及n型包層。
  5. 一種半導體發光元件的製造方法，其特徵在於，具有： 第1步驟，於n型InP成長用基板上形成包括n側電極形成區域的n型InGaAs接觸層； 第2步驟，於所述n型InGaAs接觸層上形成積層有多層至少包含In及P的InGaAsP系III-V族化合物半導體層的半導體積層體； 第3步驟，於所述半導體積層體上形成金屬反射層； 第4步驟，將表面設置有金屬接合層的導電性支撐基板經由所述金屬接合層而與所述金屬反射層接合； 第5步驟，去除所述n型InP成長用基板；以及 第6步驟，於所述n型InGaAs接觸層的所述n側電極形成區域上一邊形成n側電極，一邊去除所述n型InGaAs接觸層的一部分，於所述半導體積層體上設置露出面，且 自所述半導體積層體放出的光的中心發光波長為1000 nm～2200 nm。
  6. 如申請專利範圍第5項所述的半導體發光元件的製造方法，其中，將所述第1步驟中形成的所述n型InGaAs接觸層的In組成比設為0.47以上且0.60以下。
  7. 如申請專利範圍第5項或第6項所述的半導體發光元件的製造方法，其中，所述n側電極包含Au及Ge、或者包含Ti、Pt及Au。
  8. 如申請專利範圍第5項或第6項所述的半導體發光元件的製造方法，其中，所述半導體積層體自所述n型InGaAs接觸層一側起依序包含n型包層、活性層、及p型包層。
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