JPH023293A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH023293A JPH023293A JP63150092A JP15009288A JPH023293A JP H023293 A JPH023293 A JP H023293A JP 63150092 A JP63150092 A JP 63150092A JP 15009288 A JP15009288 A JP 15009288A JP H023293 A JPH023293 A JP H023293A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、 インジウムリン（ＩｎＰ）材料を用いた
レーザダイオード、受光素子等の半導体素子の製造方法
に関する。
レーザダイオード、受光素子等の半導体素子の製造方法
に関する。
（従来の技術）
半導体のｐｎ接合にバイアスを印加して発光。
受光、増幅等の現象を利用する半導体装置には、オーミ
ック接触する電極金属が必要である。従来、ＩｎＰ材料
に良好なオーミック接触を得る事が困難な為に、ＩｎＰ
に格子整合が可能でエネルギーギャップの小さいＩｎＧ
ａＡｓ 、■ｎＧａＡｓＰ等混晶をＩｎＰと電極金属と
の間に設ける構造が一般化している。その−例として特
開昭５８−１２５８７０号公報が既に提案されている。
ック接触する電極金属が必要である。従来、ＩｎＰ材料
に良好なオーミック接触を得る事が困難な為に、ＩｎＰ
に格子整合が可能でエネルギーギャップの小さいＩｎＧ
ａＡｓ 、■ｎＧａＡｓＰ等混晶をＩｎＰと電極金属と
の間に設ける構造が一般化している。その−例として特
開昭５８−１２５８７０号公報が既に提案されている。
この場合、連続的結晶成長によって順次ＩｎＰ ／ Ｉ
ｎＧａＡｓＰ ／ ＩｎＰ ／ ＩｎＧａＡｓＰの各層
を形成した後、イオン注入とアニーリングによるガード
リング部とＣｄ拡散によるＰ＋部を形成し、しかる後表
面のＩｎＧａＡｓＰ層をエツチングによって選択的に除
去したアバランシェホトダイオードを構成していた。
ｎＧａＡｓＰ ／ ＩｎＰ ／ ＩｎＧａＡｓＰの各層
を形成した後、イオン注入とアニーリングによるガード
リング部とＣｄ拡散によるＰ＋部を形成し、しかる後表
面のＩｎＧａＡｓＰ層をエツチングによって選択的に除
去したアバランシェホトダイオードを構成していた。
（発明が解決しようとする課Ｍ）
このような従来の半導体素子では素子表面に段差が生じ
集積化に馴染まない、配線切れによる通電不良が起こる
等の問題があった。又、ＩｎＰ ／ＩｎＧａＡｓＰの異
種半導体接合を有する基体にイオン注入、アニーリング
、拡散方法等によって不純物を導入した場合、接合界面
全域にわたって異常拡散が発生することが知られている
。これは半導体内にｐｎ接合を形成する際の不純物濃度
分布制御およびｐｎ接合位置制御が不可能な事につなが
り、さらには半導体素子不良の原因となっている。
集積化に馴染まない、配線切れによる通電不良が起こる
等の問題があった。又、ＩｎＰ ／ＩｎＧａＡｓＰの異
種半導体接合を有する基体にイオン注入、アニーリング
、拡散方法等によって不純物を導入した場合、接合界面
全域にわたって異常拡散が発生することが知られている
。これは半導体内にｐｎ接合を形成する際の不純物濃度
分布制御およびｐｎ接合位置制御が不可能な事につなが
り、さらには半導体素子不良の原因となっている。
この発明は、上記事情を考慮してなされたもので、その
目的とするところは、素子表面の段差をなくして通電不
良を防止し、且つ不純物導入時における異常拡散をなく
して素子特性の向上に寄与し得る半導体素子の製造方法
を提供することにある。
目的とするところは、素子表面の段差をなくして通電不
良を防止し、且つ不純物導入時における異常拡散をなく
して素子特性の向上に寄与し得る半導体素子の製造方法
を提供することにある。
〔発明の構成〕
（課題を解決するための手段）
本発明は、上記の課題を解決するために結晶成長を２回
に分割し、第１回目の結晶成長と第２回目の結晶成長と
の間に不純物導入を行ない、第２回目の結晶成長時の熱
工程によって不純物導入時に発生した結晶損傷の回復と
不純物拡散を合わせて行なうことが特徴である。
に分割し、第１回目の結晶成長と第２回目の結晶成長と
の間に不純物導入を行ない、第２回目の結晶成長時の熱
工程によって不純物導入時に発生した結晶損傷の回復と
不純物拡散を合わせて行なうことが特徴である。
（作 用）
近年の半導体素子製作技術の進歩は目覚しく、例えば結
晶成長技術においては有機金属を用いた化学気相成長法
（ＭＯＣＶＤ法）あるいは気相成長法により極めて制御
性が向上し、厚さの分布は例えば２インチのウェハで±
０．５％に至っている。 この発明はこの様な技術を適
用することによって、従来不可能とされていた構造の半
導体素子の製作が容易にできるところが要点となってい
る。
晶成長技術においては有機金属を用いた化学気相成長法
（ＭＯＣＶＤ法）あるいは気相成長法により極めて制御
性が向上し、厚さの分布は例えば２インチのウェハで±
０．５％に至っている。 この発明はこの様な技術を適
用することによって、従来不可能とされていた構造の半
導体素子の製作が容易にできるところが要点となってい
る。
本発明によれば、例えばｎ型ＩｎＰ結晶の主表面に絶縁
体を選択的に形成する工程、この絶縁体をマスクとして
ｐ型不純物をＩｎＰ中にイオン注入する工程、例えばＩ
ｎＧａＡｓ混晶をイオン注入された領域上に結晶成長す
る工程とからなっている。このうち結晶成長する工程は
通常６５０〜７５０℃の温度を必要とする。この熱工程
を利用してイオン注入時に損傷を受けた結晶の活性化と
、ｐ型不純物の拡散を行なうことがこの発明の特徴であ
る。
体を選択的に形成する工程、この絶縁体をマスクとして
ｐ型不純物をＩｎＰ中にイオン注入する工程、例えばＩ
ｎＧａＡｓ混晶をイオン注入された領域上に結晶成長す
る工程とからなっている。このうち結晶成長する工程は
通常６５０〜７５０℃の温度を必要とする。この熱工程
を利用してイオン注入時に損傷を受けた結晶の活性化と
、ｐ型不純物の拡散を行なうことがこの発明の特徴であ
る。
このような工程によって、従来の課題であった異種半導
体接合界面における異常拡散を防止できる。これは、絶
縁体で保護されている部分を除く必要部分上にだけ選択
的結晶成長を行なうことによって、拡散構法がりを阻止
したことによるものである。 また、絶縁体の厚みと同
等のＩｎＧａＡｓ混晶層を選択的に結晶成長することに
よって、素子表面に段差を生じない構成が可能となり配
線切れによる通電不良を防止でき、集積化も可能となる
。
体接合界面における異常拡散を防止できる。これは、絶
縁体で保護されている部分を除く必要部分上にだけ選択
的結晶成長を行なうことによって、拡散構法がりを阻止
したことによるものである。 また、絶縁体の厚みと同
等のＩｎＧａＡｓ混晶層を選択的に結晶成長することに
よって、素子表面に段差を生じない構成が可能となり配
線切れによる通電不良を防止でき、集積化も可能となる
。
さらに、活性化の為に行なう熱工程時に発生するＰ型不
純物の飛散および再拡散を防止する効果もある。
純物の飛散および再拡散を防止する効果もある。
以上の技術的手段によって、比較的簡便な方法により段
差のない構造で、電極の接触抵抗の小さい半導体素子を
構成できる。
差のない構造で、電極の接触抵抗の小さい半導体素子を
構成できる。
（実施例）
以下本発明の詳細を図面を参照して説明する。
第１図はアバランシェホトダイオードの製造工程を示す
断面図である。まず、第１図（ａ）に示す如＜、 ｎ
型ＩｎＰ基板１１上にｎ型ＩｎＧａＡｓ結晶層１２．ｎ
型ＩｎＧａＡｓＰ結晶層１３、ｎ型ＩｎＰ結晶層１４、
ｎ−型ＩｎＰ結晶層１５を気相結晶成長方法によって順
次形成する。各結晶層１２〜１５の不純物濃度は順次５
Ｘ１０”ａｍ−３７ＸＩＯ”ａｎ−３２ＸＩＯ”ａｍ−
’ ５ Ｘ１０”１ｍ−”に設定し、各結晶層の厚み
は順次２μｍ、 ０．２μｓ、１μｓ、１．５μｓとす
る。
断面図である。まず、第１図（ａ）に示す如＜、 ｎ
型ＩｎＰ基板１１上にｎ型ＩｎＧａＡｓ結晶層１２．ｎ
型ＩｎＧａＡｓＰ結晶層１３、ｎ型ＩｎＰ結晶層１４、
ｎ−型ＩｎＰ結晶層１５を気相結晶成長方法によって順
次形成する。各結晶層１２〜１５の不純物濃度は順次５
Ｘ１０”ａｍ−３７ＸＩＯ”ａｎ−３２ＸＩＯ”ａｍ−
’ ５ Ｘ１０”１ｍ−”に設定し、各結晶層の厚み
は順次２μｍ、 ０．２μｓ、１μｓ、１．５μｓとす
る。
次いで、第１図（ｂ）に示す如く、ｎ−型ＩｎＰ結晶層
１５上にＳｉＮ膜２１． ＳｉＯ膜２膜製２々０．２ｐ
、ｏ、ｇ趣の厚みで選択的に形成する。形成方法はプラ
ズマＣＶＤ装置によって一度形成した膜をホトレジスト
工程処理によって選択的に残した。エツチングによって
除去された窓部は内径５０即、外径９０μｓのリング状
とし、 この窓部を通してｎ−型ＩｎＰ結晶層表面近傍
にＩｎＰ結晶に対してｐ型不純物となるＢｅをイオン注
入方法によって選択的に導入した領域２３を形成する。
１５上にＳｉＮ膜２１． ＳｉＯ膜２膜製２々０．２ｐ
、ｏ、ｇ趣の厚みで選択的に形成する。形成方法はプラ
ズマＣＶＤ装置によって一度形成した膜をホトレジスト
工程処理によって選択的に残した。エツチングによって
除去された窓部は内径５０即、外径９０μｓのリング状
とし、 この窓部を通してｎ−型ＩｎＰ結晶層表面近傍
にＩｎＰ結晶に対してｐ型不純物となるＢｅをイオン注
入方法によって選択的に導入した領域２３を形成する。
Ｂｅイオン注入は２００ＫｅＶの加速電圧で、３ＸＩＯ
”Ｃ１１−”のドーズ量で行なった。この状態ではＢｅ
を導入した領域２３の結晶はがなり損傷を受けており、
ｎ−型ＩｎＰ結晶層１５の活性化を図らなければならな
い。活性化には６５０℃以上の温度が必要とされており
、活性化する場合表面劣化を防止する目的で燐圧下で熱
工程を加える事が既に行なわれている。
”Ｃ１１−”のドーズ量で行なった。この状態ではＢｅ
を導入した領域２３の結晶はがなり損傷を受けており、
ｎ−型ＩｎＰ結晶層１５の活性化を図らなければならな
い。活性化には６５０℃以上の温度が必要とされており
、活性化する場合表面劣化を防止する目的で燐圧下で熱
工程を加える事が既に行なわれている。
次いで第１図（Ｃ）に示す如く、Ｂｅを導入した領域２
３上にＩｎＧａＡｓ層３１をＳｉＮ膜２膜上１等の厚さ
（０，２趨）で選択的結晶成長する。結晶成長は気相成
長方法によって行ない、結晶成長温度は７００℃である
。この際Ｂｅのイオン注入時にマスクとして設けたＳｉ
Ｏ膜２２はあらかじめ除去しておく。ＩｎＧａＡｓ層３
１の結晶成長の過程において、既に導入したＢｅはＩｎ
ＧａＡｓ層３１およびｎ−型ＩｎＰ結晶層１５内に拡散
され、ｐ型ＩｎＰ領域３２３ができる。このｐ型ＩｎＰ
領域３２３とｎ−型ＩｎＰ結晶層１５との間には傾斜形
ｐ−ｎ接合３３が形成され、ｐ−ｎ接合に逆バイアスを
印加した際に局所的降伏を防止するものである。即ちア
バランシェホトダイオードのガードリング接合である。
３上にＩｎＧａＡｓ層３１をＳｉＮ膜２膜上１等の厚さ
（０，２趨）で選択的結晶成長する。結晶成長は気相成
長方法によって行ない、結晶成長温度は７００℃である
。この際Ｂｅのイオン注入時にマスクとして設けたＳｉ
Ｏ膜２２はあらかじめ除去しておく。ＩｎＧａＡｓ層３
１の結晶成長の過程において、既に導入したＢｅはＩｎ
ＧａＡｓ層３１およびｎ−型ＩｎＰ結晶層１５内に拡散
され、ｐ型ＩｎＰ領域３２３ができる。このｐ型ＩｎＰ
領域３２３とｎ−型ＩｎＰ結晶層１５との間には傾斜形
ｐ−ｎ接合３３が形成され、ｐ−ｎ接合に逆バイアスを
印加した際に局所的降伏を防止するものである。即ちア
バランシェホトダイオードのガードリング接合である。
次いで、第１図（ｄ）に示す如く、−旦リング内側のＳ
ｉＮ膜２膜上１去した後選択的にＣｄを気相拡散して第
２のｐ−ｎ接合４１を形成し、新たに反射防止膜となる
ＳｉＮ暎４２を選択的に形成した後、電極４３、４４を
形成してアバランシェホトダイオードを完成する。ここ
で、第２のｐ−ｎ接合４１は片側階段接合形となるよう
に５８０℃の温度で拡散を行ない、これを受光部接合と
する。電極４３はＩｎＧａＡｓ層３１とＳｉＮ膜との境
界において段差がない状態で設けることができる。
ｉＮ膜２膜上１去した後選択的にＣｄを気相拡散して第
２のｐ−ｎ接合４１を形成し、新たに反射防止膜となる
ＳｉＮ暎４２を選択的に形成した後、電極４３、４４を
形成してアバランシェホトダイオードを完成する。ここ
で、第２のｐ−ｎ接合４１は片側階段接合形となるよう
に５８０℃の温度で拡散を行ない、これを受光部接合と
する。電極４３はＩｎＧａＡｓ層３１とＳｉＮ膜との境
界において段差がない状態で設けることができる。
触抵抗を低減する目的で設けるＩｎＧａＡｓ層、或いは
ＩｎＧａＡｓＰ層の選択的結晶成長と同時に損傷を受け
た領域の活性化を可能とした。選択的結晶成長によって
、予め導入した不純物の拡散も行ない傾斜形ｐ−ｎ接合
を同時に構成でき、しかも異種接合界面に異常拡散のな
い半導体素子を構成できる。
ＩｎＧａＡｓＰ層の選択的結晶成長と同時に損傷を受け
た領域の活性化を可能とした。選択的結晶成長によって
、予め導入した不純物の拡散も行ない傾斜形ｐ−ｎ接合
を同時に構成でき、しかも異種接合界面に異常拡散のな
い半導体素子を構成できる。
また、この無段差プレーナ構造により、通電不良が防止
でき、駆動回路、増幅回路との集積化も可能となる。
でき、駆動回路、増幅回路との集積化も可能となる。
第１図は本発明の実施例に係るアバランシェホトダイオ
ードの製造工程を示す断面図である。 １１・・・ｎ型ＩｎＰ基板 １２、３１− ｎ型ＩｎＧａＡｓ結晶層１３−ｎ型Ｉｎ
ＧａＡｓＰ結晶層 １４・・・ｎ型ＩｎＰ結晶層 １５・・・ｎ−型ＩｎＰ結晶層 ２１、４２・・・ＳｉＮ膜 ２２・・・ＳｉＯ膜 ２３・・・ｐ型不純物導入領域 ３２３・Ｐ型ＩｎＰ領域 ３３、４１・・ｐ−ｎ接合 ４３、４４・・・電極 代理人 弁理士 則 近 憲 佑 同 松 山 光 之第１図
ードの製造工程を示す断面図である。 １１・・・ｎ型ＩｎＰ基板 １２、３１− ｎ型ＩｎＧａＡｓ結晶層１３−ｎ型Ｉｎ
ＧａＡｓＰ結晶層 １４・・・ｎ型ＩｎＰ結晶層 １５・・・ｎ−型ＩｎＰ結晶層 ２１、４２・・・ＳｉＮ膜 ２２・・・ＳｉＯ膜 ２３・・・ｐ型不純物導入領域 ３２３・Ｐ型ＩｎＰ領域 ３３、４１・・ｐ−ｎ接合 ４３、４４・・・電極 代理人 弁理士 則 近 憲 佑 同 松 山 光 之第１図
Claims (1)
- 一導電型ＩｎＰ結晶と電極金属との間に、Ｉｎを構成元
素として含むIII−Ｖ族混晶層を設けてなる半導体素子
の製造方法において、前記ＩｎＰ結晶の表面に選択的に
絶縁体を形成する工程と、該絶縁体部を除くＩｎＰ結晶
表面近傍に逆導電型不純物を選択的に導入する工程と、
該逆導電型不純物が導入された領域上にＩｎを構成元素
として含むIII−Ｖ族混晶層を絶縁体と同等もしくはそ
れ以下の厚みで選択的結晶成長を行なう工程と該選択的
結晶成長とともに前記逆導電型不純物が導入された領域
を活性化し、且つ前記逆導電型不純物をIII−Ｖ族混晶
層内およびＩｎＰ結晶内に拡散する工程とを具備したこ
とを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63150092A JPH023293A (ja) | 1988-06-20 | 1988-06-20 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63150092A JPH023293A (ja) | 1988-06-20 | 1988-06-20 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023293A true JPH023293A (ja) | 1990-01-08 |
Family
ID=15489339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63150092A Pending JPH023293A (ja) | 1988-06-20 | 1988-06-20 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023293A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03171678A (ja) * | 1989-11-29 | 1991-07-25 | Hikari Keisoku Gijutsu Kaihatsu Kk | 半導体装置の電極形成方法 |
| WO2019124497A1 (ja) * | 2017-12-22 | 2019-06-27 | Ｄｏｗａエレクトロニクス株式会社 | 半導体発光素子およびその製造方法 |
-
1988
- 1988-06-20 JP JP63150092A patent/JPH023293A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03171678A (ja) * | 1989-11-29 | 1991-07-25 | Hikari Keisoku Gijutsu Kaihatsu Kk | 半導体装置の電極形成方法 |
| WO2019124497A1 (ja) * | 2017-12-22 | 2019-06-27 | Ｄｏｗａエレクトロニクス株式会社 | 半導体発光素子およびその製造方法 |
| US11508875B2 (en) | 2017-12-22 | 2022-11-22 | Dowa Electronics Materials Co., Ltd. | Semiconductor light-emitting device and method of manufacturing the same |
| US11996496B2 (en) | 2017-12-22 | 2024-05-28 | Dowa Electronics Materials Co., Ltd. | Semiconductor light-emitting device |
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