TW201928975A - 位元標記方法、記憶體控制電路單元以及記憶體儲存裝置 - Google Patents

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Abstract

本發明提出一種位元標記方法、記憶體控制電路單元與記憶體儲存裝置。所述方法包括：根據第一讀取電壓讀取第一記憶胞以產生第一碼字並判斷第一碼字是否為有效碼字，其中第一碼字包括X個位元且X為正整數；若第一碼字非為有效碼字時，根據第二讀取電壓讀取所述第一記憶胞以產生第二碼字並判斷第二碼字是否為有效碼字，其中第二碼字包括X個位元；以及若第二碼字非為有效碼字且第一碼字的X個位元中的第Y個位元不同於第二碼字的X個位元中的第Y個位元時，記錄所述X個位元中的第Y個位元為不可靠位元，其中Y為小於或等於X的正整數。

Description

位元標記方法、記憶體控制電路單元以及記憶體儲存裝置
本發明是有關於一種位元標記方法、記憶體控制電路單元以及記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，在從可複寫式非揮發性記憶體模組中讀取資料時，記憶體管理電路可以先執行硬位元模式解碼操作來取進行解碼以取得所欲讀取的資料。然而，當執行硬位元模式解碼操作但發生解碼失敗時，記憶體管理電路會執行軟位元模式解碼操作以取得所欲讀取的資料。由於硬位元模式解碼操作與軟位元模式解碼操作兩者在操作上是相互獨立，若硬位元模式解碼操作與軟位元模式解碼操作兩者接連著執行時，由於軟位元模式解碼操作不會參考硬位元模式解碼操作執行時所得到的相關資訊，因此可能會造成可複寫式非揮發性記憶體模組存取效率的低落。
本發明提供一種位元標記方法、記憶體控制電路單元以及記憶體儲存裝置，可以在硬位元模式解碼操作中得知一碼字中可靠度較低的位元的位置，並取得用於軟位元模式解碼操作的相關資訊(例如，解碼初始值)，之後可以將此相關資訊使用在軟位元模式解碼操作中，藉此提高可複寫式非揮發性記憶體模組的存取效率。
本發明提供一種位元標記方法，用於可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個記憶胞，所述位元標記方法包括：根據多個讀取電壓中的第一讀取電壓讀取所述多個記憶胞中的多個第一記憶胞並執行第一解碼操作以產生第一碼字以及第一校驗資訊，並且根據所述第一校驗資訊判斷所述第一碼字是否為有效碼字，其中所述第一碼字包括X個位元且X為正整數；若所述第一碼字非為所述有效碼字時，根據所述多個讀取電壓中的第二讀取電壓讀取所述多個第一記憶胞並執行所述第一解碼操作以產生第二碼字以及第二校驗資訊，並且根據所述第二校驗資訊判斷所述第二碼字是否為所述有效碼字，其中所述第二碼字包括X個位元；以及若所述第二碼字非為所述有效碼字且所述第一碼字的X個位元中的第Y個位元不同於所述第二碼字的X個位元中的第Y個位元時，記錄所述X個位元中的第Y個位元為第一不可靠位元，其中Y為小於或等於X的正整數。
在本發明的一實施例中，所述可複寫式非揮發性記憶體模組沒有記錄所述多個讀取電壓與所述多個記憶胞的儲存狀態之間的對應關係。
在本發明的一實施例中，所述方法更包括：根據所述多個讀取電壓中的第三讀取電壓讀取所述多個第一記憶胞並執行所述第一解碼操作以產生第三碼字以及第三校驗資訊，並且根據所述第三校驗資訊判斷所述第三碼字是否為所述有效碼字，其中所述第三碼字包括X個位元；以及若所述第三碼字非為所述有效碼字且所述第二碼字的X個位元中的第Z個位元不同於所述第三碼字的X個位元中的第Z個位元時，記錄所述X個位元中的第Z個位元為第二不可靠位元，其中Z為小於或等於X的正整數，所述第一校驗資訊的總和小於所述第二校驗資訊的總和且所述第二校驗資訊的總和小於所述第三校驗資訊的總和。
在本發明的一實施例中，所述第一不可靠位元的可靠度小於所述第二不可靠位元的可靠度。
在本發明的一實施例中，所述方法更包括：根據所述第一不可靠位元調整對應所述第一碼字的一第一解碼初始值中的第一對應數值，其中所述第一解碼初始值包括X個數值，且所述第一對應數值為所述第一解碼初始值的X個數值中的第Y個數值；根據所述第二不可靠位元調整所述第一解碼初始值中的第二對應數值，其中所述第二對應數值為所述第一解碼初始值的X個數值中的第Z個數值；以及根據調整後的所述第一解碼初始值執行第二解碼操作以產生第四碼字。
在本發明的一實施例中，第一解碼操作為硬位元模式解碼操作且第二解碼操作為軟位元模式解碼操作。
在本發明的一實施例中，所述方法更包括：對第一碼字以及第二碼字執行一互斥或(XOR)運算以判斷第一碼字的X個位元中的第Y個位元是否相同於第二碼字的X個位元中的第Y個位元。
本發明提出一種記憶體控制電路單元，用於可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個記憶胞，所述記憶體控制電路單元包括主機介面、錯誤檢查與校正電路、記憶體介面與記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。記憶體管理電路耦接至所述主機介面、錯誤檢查與校正電路以及所述記憶體介面。記憶體管理電路用以執行下述運作：根據多個讀取電壓中的第一讀取電壓下達一第一讀取指令序列以讀取所述多個記憶胞中的多個第一記憶胞，並藉由錯誤檢查與校正電路執行第一解碼操作以產生第一碼字以及第一校驗資訊並且根據所述第一校驗資訊判斷所述第一碼字是否為有效碼字，其中所述第一碼字包括X個位元且X為正整數；若所述第一碼字非為所述有效碼字時，根據所述多個讀取電壓中的第二讀取電壓下達第二讀取指令序列以讀取所述多個第一記憶胞，並藉由錯誤檢查與校正電路執行所述第一解碼操作以產生第二碼字以及第二校驗資訊並且根據所述第二校驗資訊判斷所述第二碼字是否為所述有效碼字，其中所述第二碼字包括X個位元；以及若所述第二碼字非為所述有效碼字且所述第一碼字的X個位元中的第Y個位元不同於所述第二碼字的X個位元中的第Y個位元時，記錄所述X個位元中的第Y個位元為第一不可靠位元，其中Y為小於或等於X的正整數。
在本發明的一實施例中，所述可複寫式非揮發性記憶體模組沒有記錄所述多個讀取電壓與所述多個記憶胞的儲存狀態之間的對應關係。
在本發明的一實施例中，所述記憶體管理電路還用以執行下述運作：根據所述多個讀取電壓中的第三讀取電壓下達一第三讀取指令序列以讀取所述多個第一記憶胞，並藉由所述錯誤檢查與校正電路執行所述第一解碼操作以產生第三碼字以及第三校驗資訊並且根據所述第三校驗資訊判斷所述第三碼字是否為所述有效碼字，其中所述第三碼字包括X個位元；以及若所述第三碼字非為所述有效碼字且所述第二碼字的X個位元中的第Z個位元不同於所述第三碼字的X個位元中的第Z個位元時，記錄所述X個位元中的第Z個位元為第二不可靠位元，其中Z為小於或等於X的正整數，所述第一校驗資訊的總和小於所述第二校驗資訊的總和且所述第二校驗資訊的總和小於所述第三校驗資訊的總和。
在本發明的一實施例中，所述第一不可靠位元的可靠度小於所述第二不可靠位元的可靠度。
在本發明的一實施例中，所述記憶體管理電路還用以執行下述運作：根據所述第一不可靠位元調整對應所述第一碼字的一第一解碼初始值中的第一對應數值，其中所述第一解碼初始值包括X個數值，且所述第一對應數值為所述第一解碼初始值的X個數值中的第Y個數值；根據所述第二不可靠位元調整所述第一解碼初始值中的第二對應數值，其中所述第二對應數值為所述第一解碼初始值的X個數值中的第Z個數值；以及根據調整後的所述第一解碼初始值執行第二解碼操作以產生第四碼字。
在本發明的一實施例中，第一解碼操作為硬位元模式解碼操作且第二解碼操作為軟位元模式解碼操作。
在本發明的一實施例中，記憶體管理電路對第一碼字以及第二碼字執行一互斥或(XOR)運算以判斷所述第一碼字的X個位元中的第Y個位元是否相同於所述第二碼字的X個位元中的第Y個位元。
本發明提出一種記憶體儲存裝置，所述記憶體儲存裝置包括連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組具有多個記憶胞。記憶體控制電路單元用以耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。記憶體控制電路單元用以執行下述運作：根據多個讀取電壓中的第一讀取電壓下達一第一讀取指令序列以讀取所述多個記憶胞中的多個第一記憶胞並執行第一解碼操作以產生第一碼字以及第一校驗資訊，並且根據所述第一校驗資訊判斷所述第一碼字是否為有效碼字，其中所述第一碼字包括X個位元且X為正整數；若所述第一碼字非為所述有效碼字時，根據所述多個讀取電壓中的第二讀取電壓下達一第二讀取指令序列以讀取所述多個第一記憶胞並執行所述第一解碼操作以產生第二碼字以及第二校驗資訊，並且根據所述第二校驗資訊判斷所述第二碼字是否為所述有效碼字，其中所述第二碼字包括X個位元；以及若所述第二碼字非為所述有效碼字且所述第一碼字的X個位元中的第Y個位元不同於所述第二碼字的X個位元中的第Y個位元時，記錄所述X個位元中的第Y個位元為第一不可靠位元，其中Y為小於或等於X的正整數。
在本發明的一實施例中，所述可複寫式非揮發性記憶體模組沒有記錄所述多個讀取電壓與所述多個記憶胞的儲存狀態之間的對應關係。
在本發明的一實施例中，所述記憶體控制電路單元還用以執行下述運作：根據所述多個讀取電壓中的第三讀取電壓下達一第三讀取指令序列以讀取所述多個第一記憶胞並執行所述第一解碼操作以產生第三碼字以及第三校驗資訊，並且根據所述第三校驗資訊判斷所述第三碼字是否為所述有效碼字，其中所述第三碼字包括X個位元；以及若所述第三碼字非為所述有效碼字且所述第二碼字的X個位元中的第Z個位元不同於所述第三碼字的X個位元中的第Z個位元時，記錄所述X個位元中的第Z個位元為第二不可靠位元，其中Z為小於或等於X的正整數，所述第一校驗資訊的總和小於所述第二校驗資訊的總和且所述第二校驗資訊的總和小於所述第三校驗資訊的總和。
在本發明的一實施例中，所述第一不可靠位元的可靠度小於所述第二不可靠位元的可靠度。
在本發明的一實施例中，所述記憶體控制電路單元還用以執行下述運作：根據所述第一不可靠位元調整對應所述第一碼字的一第一解碼初始值中的第一對應數值，其中所述第一解碼初始值包括X個數值，且所述第一對應數值為所述第一解碼初始值的X個數值中的第Y個數值；根據所述第二不可靠位元調整所述第一解碼初始值中的第二對應數值，其中所述第二對應數值為所述第一解碼初始值的X個數值中的第Z個數值；以及根據調整後的所述第一解碼初始值執行第二解碼操作以產生第四碼字。
在本發明的一實施例中，第一解碼操作為硬位元模式解碼操作且第二解碼操作為軟位元模式解碼操作。
在本發明的一實施例中，記憶體控制電路單元對第一碼字以及第二碼字執行互斥或(XOR)運算以判斷第一碼字的X個位元中的第Y個位元是否相同於第二碼字的X個位元中的第Y個位元。
基於上述，本發明所提出的位元標記方法、記憶體控制電路單元以及記憶體儲存裝置可以在硬位元模式解碼操作中得知一碼字中可靠度較低的位元，並取得用於軟位元模式解碼操作的相關資訊(例如，解碼初始值)，之後可以將此相關資訊使用在軟位元模式解碼操作中，藉此提高可複寫式非揮發性記憶體模組的存取效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded MMC, eMMC)341及/或嵌入式多晶片封裝儲存裝置(embedded Multi Chip Package, eMCP)342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、安全數位(Secure Digital, SD)介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card, MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card, eMMC)介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃(Compact Flash, CF)介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的記憶胞是以陣列的方式設置。以下以二維陣列來對記憶胞陣列進行說明。但是，在此須注意的是，以下範例實施例只是記憶胞陣列的一種範例，在其他的範例實施例中，記憶胞陣列的配置方式可以被調整以符合實務上的需求。
圖5是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。圖6是根據一範例實施例所繪示的記憶胞陣列的示意圖。
請同時參照圖5與圖6，可複寫式非揮發性記憶體模組406包括記憶胞陣列2202、字元線控制電路2204、位元線控制電路2206、行解碼器(column decoder)2208、資料輸入/輸出緩衝器2210與控制電路2212。
在本範例實施例中，記憶胞陣列2202可包括用以儲存資料的多個記憶胞502、多個選擇閘汲極(select gate drain, SGD)電晶體512與多個選擇閘源極(select gate source, SGS)電晶體514、以及連接此些記憶胞的多條位元線504、多條字元線506、與共用源極線508(如圖6所示)。記憶胞502是以陣列方式(或立體堆疊的方式)配置在位元線504與字元線506的交叉點上。當從記憶體控制電路單元404接收到寫入指令或讀取指令時，控制電路2212會控制字元線控制電路2204、位元線控制電路2206、行解碼器2208、資料輸入/輸出緩衝器2210來寫入資料至記憶胞陣列2202或從記憶胞陣列2202中讀取資料，其中字元線控制電路2204用以控制施予至字元線506的電壓，位元線控制電路2206用以控制施予至位元線504的電壓，行解碼器2208依據指令中的列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器2210用以暫存資料。
可複寫式非揮發性記憶體模組406中的記憶胞是以臨界電壓的改變來儲存多位元(bits)。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，因而改變了記憶胞的臨界電壓。此改變臨界電壓的程序亦稱為“把資料寫入至記憶胞”或“程式化記憶胞”。隨著臨界電壓的改變，記憶胞陣列2202的每一記憶胞具有多個儲存狀態。並且透過讀取電壓可以判斷記憶胞是屬於哪一個儲存狀態，藉此取得記憶胞所儲存的位元。
圖7是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
請參照圖7，以MLC NAND型快閃記憶體為例，隨著不同的臨界電壓，每一記憶胞具有4種儲存狀態，並且此些儲存狀態分別地代表"11"、"10"、"00"與"01"等位元。換言之，每一個儲存狀態包括最低有效位元（Least Significant Bit，LSB）以及最高有效位元（Most Significant Bit，MSB）。在本範例實施例中，儲存狀態（即，"11"、"10"、"00"與"01"）中從左側算起之第1個位元為LSB，而從左側算起之第2個位元為MSB。因此，在此範例實施例中，每一記憶胞可儲存2個位元。必須瞭解的是，圖8所繪示的臨界電壓及其儲存狀態的對應僅為一個範例。在本發明另一範例實施例中，臨界電壓與儲存狀態的對應亦可是隨著臨界電壓越大而以"11"、"10"、"01"與"00"排列，或是其他排列。此外，在另一範例時實例中，亦可定義從左側算起之第1個位元為MSB，而從左側算起之第2個位元為LSB。
圖8是根據一範例實施例所繪示之程式化記憶胞的示意圖。
請參照圖8，在本範例實施例中，記憶胞的程式化是透過脈衝寫入/驗證臨界電壓方法來完成。具體來說，欲將資料寫入至記憶胞時，記憶體控制電路單元404會設定初始寫入電壓以及寫入脈衝時間，並且指示可複寫式非揮發性記憶體模組406的控制電路2212使用所設定的初始寫入電壓以及寫入脈衝時間來程式化記憶胞，以進行資料的寫入。之後，記憶體控制電路單元404會施加驗證電壓至控制閘極來判斷記憶胞是否導通，進而判斷記憶胞是否已處於正確的儲存狀態(具有正確的臨界電壓)。倘若記憶胞未被程式化至正確的儲存狀態時，記憶體控制電路單元404指示控制電路2212以目前施予的寫入電壓加上一增量階躍脈衝程式(Incremental-step-pulse programming, ISPP)調整值作為新的寫入電壓並且依據新的寫入電壓與寫入脈衝時間再次來程式化記憶胞。反之，倘若記憶胞已被程式化至正確的儲存狀態時，則表示資料已被正確地寫入至記憶胞。例如，初始寫入電壓會被設定為16伏特(Voltage, V)，寫入脈衝時間會被設定為18微秒(microseconds, μｓ)並且增量階躍脈衝程式調整值被設定為0.6V，但本發明不限於此。
圖9是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖，其是以MLC NAND型快閃記憶體為例。
請參照圖9，記憶胞陣列2202之記憶胞的讀取運作是藉由施予讀取電壓於控制閘極，藉由記憶胞的導通狀態，來識別記憶胞儲存之資料。驗證位元(VA)是用以指示施予讀取電壓VA時記憶胞是否為導通；驗證位元(VC)是用以指示施予讀取電壓VC時記憶胞是否為導通；驗證位元(VB)是用以指示施予讀取電壓VB時記憶胞是否為導通。在此假設驗證位元是”1”時表示對應的記憶胞導通，而驗證位元是”0”時表示對應的記憶胞沒有導通。如圖9所示，透過驗證位元(VA)~(VC)可以判斷記憶胞是處於哪一個儲存狀態，進而取得所儲存的位元。。
圖10是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
請參照圖10，以TLC NAND型快閃記憶體為例，每一個儲存狀態包括左側算起之第1個位元的最低有效位元LSB、從左側算起之第2個位元的中間有效位元(Center Significant Bit，CSB)以及從左側算起之第3個位元的最高有效位元MSB。在此範例中，依照不同的臨界電壓，記憶胞具有8種儲存狀態(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"與"011")。藉由施加讀取電壓VA~VG於控制閘極，可以識別記憶胞所儲存的位元。
圖11是根據本發明範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。
請參照圖11，可複寫式非揮發性記憶體模組406的記憶胞502會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元400(0)~400(N)。具體來說，同一個字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一個字元線上的實體程式化單元可被分類為下實體程式化單元與上實體程式化單元。例如，每一記憶胞的LSB是屬於下實體程式化單元，並且每一記憶胞的MSB是屬於上實體程式化單元。在此範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面或是實體扇(sector)。若實體程式化單元為實體頁面，則每一個實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體扇，用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料（例如，錯誤更正碼）。在本範例實施例中，每一個資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，本發明並不限制實體扇的大小以及個數。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊。
圖12是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。必須瞭解的是，圖12所示之記憶體控制電路單元的結構僅為一範例，本發明不以此為限。
請參照圖12，記憶體控制電路單元404包括記憶體管理電路702、主機介面704、記憶體介面706及錯誤檢查與校正電路708。
記憶體管理電路702用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路702具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路702或任何包含於記憶體控制電路單元404中的電路元件之操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路702的控制指令是以韌體型式來實作。例如，記憶體管理電路702具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路702的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路702具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路702的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路702的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路702包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路702還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面704是耦接至記憶體管理電路702並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面704來傳送至記憶體管理電路702。在本範例實施例中，主機介面704是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面704亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面706是耦接至記憶體管理電路702並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面706轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路702要存取可複寫式非揮發性記憶體模組406，記憶體介面706會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收程序等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路702產生並且透過記憶體介面706傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路708是耦接至記憶體管理電路702並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路702從主機系統11中接收到寫入指令時，錯誤檢查與校正電路708會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC code)或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路702會將對應此寫入指令的資料與對應的錯誤更正碼或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路702從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼或錯誤檢查碼，並且錯誤檢查與校正電路708會依據此錯誤更正碼或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。
在本發明一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體710與電源管理電路712。緩衝記憶體710是耦接至記憶體管理電路702並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路712是耦接至記憶體管理電路702並且用以控制記憶體儲存裝置100的電源。
圖13是根據一範例實施例繪示硬位元模式解碼的示意圖。
請參照圖13，在此以SLC快閃記憶體為例，分佈1410與分佈1420是用來表示多個第一記憶胞的儲存狀態，而分佈1410與1420分別代表著不同的儲存狀態。這些第一記憶胞可以屬於同樣的實體程式化單元或是不同的實體程式化單元，本發明並不在此限。在此假設當一個記憶胞屬於分佈1410時，此記憶胞所儲存的是位元“1”；當記憶胞屬於分佈1420時，此記憶胞儲存的是位元“0”。當記憶體管理電路702以讀取電壓1440來讀取記憶胞時，記憶體管理電路702會取得驗證位元，其是用來指示此記憶胞是否為導通。在此假設記憶胞導通時驗證位元是“1”，反之則是 “0”，但本發明並不在此限。若此驗證位元為 “1”，則記憶體管理電路702會判斷此記憶胞屬於分佈1410，反之則是分佈1420。然而，分佈1410與分佈1420在區域1430中是重疊的。也就是說，有若干個記憶胞應該是屬於分佈1410但被辨識為分佈1420，並且有若干個記憶胞應該是屬於分佈1420但被辨識為分佈1410。
在此範例實施例中，當要讀取這些第一記憶胞時，記憶體管理電路702會先選擇一讀取電壓(例如，讀取電壓1441)來讀取這些第一記憶胞以取得第一記憶胞的驗證位元。錯誤檢查與校正電路708會根據第一記憶胞的驗證位元來執行包含一機率解碼演算法的解碼操作(亦稱為第一解碼操作)，以產生多個解碼位元，而此些解碼位元可以組成一個碼字。
在本範例實施例中，機率解碼演算法是把一個符號(symbol)可能的解碼結果當做一個候選人(candidate)，並且在解碼過程中輸入的資訊或者中間運算過程的數值是以這些候選人的機率值或是候選人之間機率的比例來表示，進而決定最有可能的候選人是哪一個。舉例而言，如果一個符號有兩個候選人(位元0 and 1)，機率解碼演算法是各自依照0或者1發生的機率去計算最有可能的候選人，或者是以0與1之間機率的比例去計算最有可能的候選人。假如是N個候選人，例如在有限場(Finite Field)下可能的數值為0~N-1(N為正整數，每一個候選人是代表多個位元)，則機率解碼演算法是各自計算N個候選人的機率來決定最有可能的候選人，或者是以其中一個數值的機率作為分母去計算相對的機率比例來決定最有可能的候選人。在一範例實施例中，上述機率的比例也可以用對數的形式來表示。
在本範例實施例中，機率解碼演算法可以是迴旋碼(convolutional code)、渦輪碼(turbo code)、低密度奇偶檢查碼(low-density parity-check code)或其他具有機率解碼特徵之演算法。舉例來說，在迴旋碼與渦輪碼中，可以用有限狀態機(finite state machine)來編碼與解碼，並且在本範例實施例中會根據驗證位元來計算最有可能的多個狀態，進而產生解碼位元。以下將以低密度奇偶檢查碼為例進行說明。
若使用的是低密度奇偶檢查碼，在根據驗證位元來執行第一解碼操作時，記憶體管理電路702還會根據每一個驗證位元來取得每一個記憶胞的解碼初始值。例如，若驗證位元是 “1”，記憶體管理電路702會設定對應的記憶胞的解碼初始值為n；若驗證位元是 “0”，則解碼初始值為-n。其中n為正數，但本發明並不限制正整數n的值為多少。在一實施例中，n例如是8。
接下來，錯誤檢查與校正電路708會根據這些解碼初始值來執行低密度奇偶檢查演算法的疊代解碼以產生包含多個解碼位元的碼字。在疊代解碼中，這些解碼初始值會不斷地被更新以代表一個機率值，而這個機率值亦被稱為可靠度(realiability)或信心度(belief)。被更新的解碼初始值會被轉換成多個解碼位元，錯誤檢查與校正電路708會把這些解碼位元當作一個向量，並將此向量與低密度奇偶檢查演算法的奇偶檢查矩陣(parity-check matrix)做模2(module 2)的矩陣相乘，以取得多個校驗子(syndrome)。這些校驗子可以用來判斷解碼位元所組成的碼字是否為有效的碼字。若解碼位元所組成的碼字是有效的碼字，則疊代解碼會停止，並且錯誤檢查與校正電路708會輸出這些解碼位元所組成的碼字。若解碼位元組成無效的碼字，則會繼續更新解碼初始值並且產生新的解碼位元以進行下一次疊代。當疊代次數到達預設疊代次數時，疊代解碼會停止。錯誤檢查與校正電路708會利用最後一次疊代所產生的解碼位元來判斷是否解碼成功。例如，若根據校驗子判斷最後一次疊代所產生的解碼位元組成有效的碼字，則是解碼成功；若第一解碼位元組成無效的碼字，則表示解碼失敗。
在另一範例實施例中解碼操作所包括的機率解碼演算法是迴旋碼與渦輪碼，並且解碼操作中還會包括其他的錯誤校正碼。例如，迴旋碼與渦輪碼可以搭配任意演算法的奇偶碼一起使用。在解碼操作中迴旋碼或渦輪碼的解碼部分執行完畢以後，奇偶碼可以用來判斷所產生的解碼位元所組成的碼字是否為有效的碼字，進而判斷是否解碼成功。
不論使用何種錯誤校正碼，若解碼失敗，表示這些第一記憶胞儲存有不可更正的錯誤位元。若解碼失敗，記憶體管理電路702會重新取得另一讀取電壓，並用此另一讀取電壓(例如讀取電壓1442)來讀取這些第一記憶胞，以重新取得記憶胞的驗證位元。記憶體管理電路702會根據重新取得的驗證位元來執行上述的第一解碼操作以取得由多個解碼位元組成的另一碼字。在一範例實施例中，錯誤檢查與校正電路708會根據該另一碼字所對應的校驗子判斷所述另一碼字是否為有效的碼字。若所述另一碼字非為有效的碼字時，記憶體管理電路702會判斷解碼失敗。若重新取得讀取電壓的次數沒有超過預設次數，則記憶體管理電路702會再重新取得其他取得電壓(例如，讀取電壓1443)，並且根據重新取得的讀取電壓1443讀取第一記憶胞，以重新取得驗證位元並執行第一解碼操作。
換句話說，當有不可更正的錯誤位元時，透過重新取得讀取電壓，一些記憶胞的驗證位元會被改變，進而改變機率解碼演算法中若干個機率值，進而有機會改變了解碼操作的解碼結果。邏輯上來說，上述重新取得讀取電壓的動作是要翻轉(flip)一個碼字中的若干位元，並對新的碼字重新解碼。在一些情況下，在翻轉前無法解碼的碼字(有不可更正的錯誤位元)，有可能在翻轉後可以解碼。並且，在一範例實施例中記憶體管理電路702會嘗試解碼數次，直到嘗試的次數超過預設次數為止。然而，本發明並不限制預設次數為多少。
值得注意的是，在圖13中所舉的是SLC快閃記憶體的例子，但重新取得讀取電壓的步驟也可以適用於MLC或是TLC快閃記憶體。如圖9所示，改變讀取電壓VA會翻轉一個記憶胞的LSB，而改變讀取電壓VB或VC則可以翻轉一個記憶胞的MSB。因此，改變讀取電壓VA、VB或VC都可以將一個碼字改變為另一個碼字。改變碼字的結果也適用於圖10的TLC快閃記憶體。本發明並不限制所使用的是SLC、MLC或是TLC快閃記憶體。
在圖13的範例實施例中，記憶胞的解碼初始值是根據一個驗證位元而被分為兩個數值(例如，n與-n)。根據兩種數值來執行的疊代解碼亦被稱為硬位元模式(hard bit mode)的疊代解碼。然而，上述改變讀取電壓的步驟也可以應用在軟位元模式(soft bit mode)的疊代解碼，其中每一個記憶胞的解碼初始值是根據多個驗證位元所決定。值得注意的是，不論是硬位元模式或是軟位元模式，在疊代解碼中都會計算位元的機率值，因此都屬於機率解碼演算法。
圖14是根據一範例實施例繪示軟位元模式解碼的示意圖。
如上所述，當施加讀取電壓於記憶胞的控制閘極以後，隨著記憶胞是否導通，記憶體管理電路702所取得的驗證位元會是“0”或是“1”。在此假設若記憶胞沒有導通時則對應的驗證位元是 “0”，反之則是“1”。在圖14中，記憶體管理電路702會施加讀取電壓V1 ~V5 至記憶胞以取得5個驗證位元。具體來說，讀取電壓V1 是對應到驗證位元b1 ；讀取電壓V2 是對應到驗證位元b2 ；讀取電壓V3 是對應到驗證位元b3 ；讀取電壓V4 是對應到驗證位元b4 ；讀取電壓V5 是對應到驗證位元b5 。若一個記憶胞的臨界電壓是在區間1501，則從驗證位元b1 至驗證位元b5 ，記憶體管理電路702所取得的驗證位元會是“11111”；若記憶胞的臨界電壓是在區間1502，則驗證位元會是“01111”；若記憶胞的臨界電壓是在區間1503，則驗證位元會是“00111”；若記憶胞的臨界電壓是在區間1504，則驗證位元會是“00011”；若記憶胞的臨界電壓是在區間1505，則驗證位元會是“00001” ；若記憶胞的臨界電壓是在區間1506，則驗證位元會是“00000”。
在此範例實施例中，讀取電壓V1 ~V5 的其中之一會被設定為正負號(sign)讀取電壓。此正負號讀取電壓是用來決定解碼初始值的正負號。例如，若讀取電壓V3 為正負號讀取電壓，則區間1501~1503所對應的解碼初始值會小於0，並且區間1504~1506所對應的解碼初始值會大於0。此外，在每一個區間中，可以事先計算出記憶胞屬於分佈1510的機率與屬於分佈1520的機率。根據這兩個機率可以計算出對數可能性比值（Log Likelihood Ratio，LLR），而此對數可能性比值可用來決定解碼初始值的絕對值的大小。因此，記憶體管理電路702是根據正負號讀取電壓與驗證位元b1 ~b5 取得記憶胞在軟位元模式下的解碼初始值。舉例來說，區間1501~1503所對應的解碼初始值會可以分別為-8、-4與-3，區間1504~1506所對應的解碼初始值會可以分別為3、4與8。在一範例實施例中，各個區間所對應的解碼初始值可以事先被計算出來並且儲存在一個查找表中。記憶體管理電路702可以將驗證位元b1 ~b5 輸入此查找表中，藉此取得對應的解碼初始值。換言之，實作上記憶體管理電路702也可以根據驗證位元b1 ~b5 ，而不參照正負號讀取電壓，便取得記憶胞在軟位元模式下的解碼初始值。此外，若設定不同的正負號讀取電壓，記憶體管理電路702可以使用不同的查找表。
在記憶體管理電路702取得解碼初始值以後，錯誤檢查與校正電路708會對解碼初始值執行疊代解碼以取得由多個解碼位元組成的碼字，並利用這些由多個解碼位元組成的碼字來判斷是否解碼成功。若解碼失敗，記憶體管理電路702可以重新取得另一讀取電壓。
在重新取得另一讀取電壓以後，每一個區間所對應的對數可能性比值也會改變，因此記憶體管理電路702會使用不同的查找表以取得解碼初始值。邏輯上來說，改變讀取電壓是為了翻轉一個碼字中若干個位元，並且給予不同的解碼初始值(改變數值大小或是正負號)，使得改變前無法解碼的碼字(有不可更正的錯誤位元)，有可能在改變後可以解碼。
在圖14的範例實施例中，一個軟位元模式解碼的解碼初始值是由5個驗證位元(讀取電壓)所決定。然而，在其他範例實施例中，一個軟位元模式解碼的解碼初始值也可以由數目更多或更少的驗證位元來決定，本發明並不在此限。
然而須注意的是，一般來說，記憶體管理電路702是在執行硬位元模式解碼操作但發生解碼失敗時，才會執行上述的軟位元模式解碼操作。然而由於硬位元模式解碼操作與軟位元模式解碼操作兩者在操作上是相互獨立，若硬位元模式解碼操作與軟位元模式解碼操作兩者接連著執行時，由於軟位元模式解碼操作不會參考硬位元模式解碼操作執行時所得到的相關資訊，因此可能會造成可複寫式非揮發性記憶體模組406存取效率的低落。而本發明所提出的方法可以在硬位元模式解碼操作中得知一碼字中可靠度較低的位元的位置，並取得用於軟位元模式解碼操作的相關資訊(例如，解碼初始值)，之後可以將此相關資訊使用在軟位元模式解碼操作中，藉此提高可複寫式非揮發性記憶體模組406的存取效率。以下以詳細的實施例進行說明。
圖15是根據一範例實施例繪示位元標記方法的示意圖。
請參照圖15，首先，假設在執行硬位元模式解碼操作的過程中，記憶體管理電路702使用例如圖14中的讀取電壓1440(亦稱為，第一讀取電壓)下達讀取指令序列(亦稱為，第一讀取指令序列)以讀取上述多個第一記憶胞以藉由錯誤檢查與校正電路708執行硬位元模式解碼操作(亦稱為，第一解碼操作)。假設在此次執行硬位元模式解碼操作的疊代次數到達最後一次且所取得碼字為碼字CW1(亦稱為，第一碼字)。碼字CW1的值為“10110101”。須注意的是，在本範例實施例中，碼字CW1是由8個解碼位元所組成(亦即，碼字CW1包括X個位元，而X為8)。然而，碼字CW1也可以是由更多或更少的解碼位元所組成。
之後，在執行硬位元模式解碼操作的過程中，錯誤檢查與校正電路708會對碼字CW1執行奇偶檢查程序以產生多個校驗子(亦稱為，第一校驗資訊)。例如，將碼字CW1與奇偶檢查矩陣相乘可以得到多個校驗子。錯誤檢查與校正電路708會根據所述第一校驗資訊判斷第一碼字是否為有效碼字。若錯誤檢查與校正電路708判斷第一碼字非為有效碼字時，則會判斷碼字CW1解碼失敗。
特別是，在本範例實施例中，記憶體管理電路702還會記錄對應於碼字CW1中各個解碼位元所對應的解碼初始值。例如，圖16是根據一範例實施例繪示的對應於碼字的解碼初始值的示意圖。請同時參照圖15與圖16，假設碼字CW1是對應到圖16的解碼初始值DIV1 (亦稱為，第一解碼初始值)，若碼字CW1中一個位元數值為 “0”，則該位元數值在解碼初始值DIV1中所對應的數值為 “-8”； 若碼字CW1中一個位元數值為 “1”，則該位元數值在解碼初始值DIV1中所對應的數值為 “8”。因此，碼字CW1所對應的解碼初始值DIV1的數值為 “8 -8 8 8 -8 8 -8 8”。
請再次參照圖15，之後，假設在執行硬位元模式解碼操作的過程中，記憶體管理電路702使用例如圖14中的另一讀取電壓1442(亦稱為，第二讀取電壓)下達另一讀取指令序列(亦稱為，第二讀取指令序列)以重新讀取上述多個第一記憶胞。假設在此次的重新讀取並執行硬位元模式解碼操作的過程中，疊代次數到達最後一次且所取得碼字為CW2(亦稱為，第二碼字)，此碼字CW2的數值為“00111101”。須注意的是，碼字CW2也是由8個解碼位元所組成(亦即，碼字CW2包括X個位元，而X的值為8)。
之後，錯誤檢查與校正電路708會對碼字CW2執行奇偶檢查程序以產生多個校驗子(亦稱為，第二校驗資訊)。例如，將碼字CW2與奇偶檢查矩陣相乘可以得到多個校驗子。記憶體管理電路702根據所述第二校驗資訊判斷碼字CW2是否為有效碼字。若記憶體管理電路702判斷碼字CW2非為有效碼字時，則會判斷碼字CW2解碼失敗。
特別是，記憶體管理電路702可以對碼字CW1以及碼字CW2進行(或執行)互斥或(XOR)運算以找出碼字CW1與碼字CW2中有所差異的位元。如圖15所示，對碼字CW1與碼字CW2進行互斥或(XOR)運算後可以得知碼字CW1中第1、5個位元不同於碼字CW2中第1、5個位元。此時，記憶體管理電路702可以記錄此些由8個解碼位元所組成的碼字中，第1、5個位元是不可靠的位元(在此稱為，第一不可靠位元)。其中，此第一不可靠位元是位在X個位元中的第Y個位元，且Y為小於或等於X的正整數。
在找出上述的第一不可靠位元後，可以修正解碼初始值DIV1。詳細來說，在圖16的解碼初始值DIV1中，若解碼初始值DIV1中的一個數值為 “8”，則代表該數值所對應的解碼位元具有較高的機率為“1”。若解碼初始值DIV1中的一個數值為 “-8”，則代表該數值所對應的解碼位元具有較高的機率為“0”。
然而，經由上述的互斥或運算後可以得知碼字CW1中第1、5個位元不同於碼字CW2中第1、5個位元，因此記憶體管理電路702會記錄組成碼字的8個位元中，第1、5個位元為不可靠的位元。此時，記憶體管理電路702會根據所找出的不可靠的位元(即，第1、5個位元)對應調整解碼初始值DIV1中的對應數值(亦稱為，第一對應數值)。其中，記憶體管理電路702會修正解碼初始值DIV1中的第1、5個數值以產生調整後的解碼初始值。如圖16所示，記憶體管理電路702會將解碼初始值DIV1中的第1個數值從 “8”調整為 “3”以用於表示該第1個數值所對應的解碼位元具有較低的機率為“1”；此外，記憶體管理電路702會將解碼初始值DIV1中的第5個數值從 “-8”調整為 “-3” 以用於表示該第5數值所對應的解碼位元具有較低的機率為“0”。因此，調整解碼初始值DIV1後會產生調整後的解碼初始值DIV1_1，而解碼初始值DIV1_1的數值為“3 -8 8 8 -3 8 -8 8”。
請再次參照圖15，之後，假設在執行硬位元模式解碼操作的過程中，記憶體管理電路702使用例如圖14中的另一讀取電壓1441(亦稱為，第三讀取電壓)下達另一讀取指令序列(亦稱為，第三讀取指令序列)以重新讀取上述多個第一記憶胞。假設在此次的重新讀取並執行硬位元模式解碼操作的過程中，疊代次數到達最後一次且所取得碼字為碼字CW3(亦稱為，第三碼字)，此碼字CW3的值為“01111101”。須注意的是，碼字CW3也是由8個解碼位元所組成(亦即，碼字CW3包括X個位元，而X的值為8)。
之後，錯誤檢查與校正電路708會對碼字CW3執行奇偶檢查程序以產生多個校驗子(亦稱為，第三校驗資訊)。例如，將碼字CW3與奇偶檢查矩陣相乘可以得到多個校驗子。錯誤檢查與校正電路708根據所述第三校驗資訊判斷碼字CW3是否為有效碼字。若錯誤檢查與校正電路708判斷碼字CW3非為有效碼字時，則會判斷碼字CW3解碼失敗。
特別是，此時記憶體管理電路702可以對碼字CW2以及碼字CW3進行互斥或(XOR)運算以找出碼字CW2與碼字CW3中有所差異的位元。如圖15所示，對碼字CW2與碼字CW3進行互斥或(XOR)運算後可以得知碼字CW2中第2個位元不同於碼字CW3中第2個位元。此時，記憶體管理電路702可以記錄此些由8個解碼位元所組成的碼字中，第2個位元是不可靠位元(在此稱為，第二不可靠位元)。其中，此第二不可靠位元是位在X個位元中的第Z個位元，且Z為小於或等於X的正整數。
在找出上述的第二不可靠位元後，可以對解碼初始值DIV1_1進行修正。詳細來說，經由上述的互斥或運算後可以得知碼字CW2中第2個位元不同於碼字CW3中第2個位元，因此記憶體管理電路702會記錄組成碼字的8個位元中，第2個位元為不可靠的位元(亦稱為，第二不可靠位元)。
此時，記憶體管理電路702會根據所找出的第二不可靠的位元(即，第2個位元)對應調整解碼初始值DIV1_1中的對應數值(亦稱為，第二對應數值)。其中，此對應數值是解碼初始值DIV1_1中的第2個數值以產生解碼初始值DIV1_2。如圖16所示，記憶體管理電路702會將解碼初始值DIV1_2中的第2個數值從 “-8”調整為 “-4” 以用於表示該數值所對應的解碼位元具有較低的機率為“0”。因此，將解碼初始值DIV1_1調整後會產生解碼初始值DIV1_2，而解碼初始值DIV1_2的數值為 “3 -4 8 8 -3 8 -8 8”。
在此須說明的是，由於一個碼字所產生的多個校驗子中，若校驗子中存在較多個數值1，則代表該碼字中存在較多個錯誤位元；反之，若校驗子中存在較少個數值1，則代表該碼字中存在較少個錯誤位元。因此，可以將每個碼字所產生的校驗子各自作加總後來判斷一個碼字中的錯誤位元的數量。在本範例實施例中，假設對應於碼字CW1的校驗子(即，第一校驗資訊)的總和為小於對應於碼字CW2的校驗子(即，第二校驗資訊)的總和，且對應於碼字CW2的校驗子(即，第二校驗資訊)的總和小於對應於碼字CW3的校驗子(即，第三校驗資訊)的總和。
由於碼字CW1中的錯誤位元數小於碼字CW2中的錯誤位元數，而碼字CW2中的錯誤位元數小於碼字CW3中的錯誤位元數。可推知，碼字CW1中與碼字CW2中上述的第一不可靠位元(即，8個位元中的第1、5個位元)應為可靠度最低(或是錯誤率最高)的位元，故可以將解碼初始值DIV1中的第1個數值從 “8”調整為 “3” 藉此表示碼字CW1中第1個位元數值具有較低的機率為“1”；類似地，可以將解碼初始值DIV1中的第5個數值從 “-8”調整為 “-3” 藉此表示碼字CW1中第5個位元數值具有較低的機率為“0”。
此外，由於對應於碼字CW3的校驗子的總和為最大。因此可以得知，碼字CW2中與碼字CW3中上述的差異位元(即，8個位元中的第2個位元)應為可靠度次低(或是錯誤率次高)的位元，故可以將解碼初始值DIV1_1中的第2個數值從“-8”調整為 “-4” 藉此表示碼字CW1中第二個位元數值具有較低的機率為“0”。也就是說，解碼初始值數值中若一數值的絕對值越小，該數值所對應到的特定的解碼位元的機率則越低。例如，解碼初始值數值中若一數值為 “-3”，則該數值所對應的解碼位元被解碼為 “0”的機率會小於解碼初始值數值中數值為 “-4” 在解碼位元中被解碼為“0”的機率。
換句話說，上述第一不可靠位元的可靠度會小於第二不可靠位元的可靠度。
之後，記憶體管理電路702可以將解碼初始值DIV1_2作為軟位元模式解碼操作(亦稱為，第二解碼操作)的解碼初始值以進行解碼，藉此可以增加軟位元模式解碼操作的執行效率。而軟位元模式解碼操作的執行方式已詳述如前，在此不再贅述。
須注意的是，在圖15與圖16的範例實施例中雖然只執行了三次的硬位元模式的解碼操作，然而本發明不限於此。在其他實施例中，還可以執行更多次的硬位元模式的解碼操作。例如，還可以執行第四次的硬位元模式的解碼操作以產生碼字CW4(未繪示)，並且可對碼字CW3與碼字CW4再次執行互斥或運算以找出錯誤位元並再次更新解碼初始值DIV1_2，並根據更新後的解碼初始值執行軟位元模式解碼操作。
特別是，在本範例實施例中，可複寫式非揮發性記憶體模組406沒有記錄多個讀取電壓與可複寫式非揮發性記憶體模組406的多個記憶胞的儲存狀態之間的對應關係。換句話說，若記憶體管理電路702依序使用多個讀取電壓讀取記憶胞，則使用此些讀取電壓讀取記憶胞後所產生的多個校驗子的總和並非為按照順序排列。因此，記憶體管理電路702可以將所取得的多個校驗子的總和由小到大進行排列以產生一排列順序，並將對應於校驗子的總和為最小的碼字與對應於校驗子的總和為次小的碼字進行互斥或運算以找出可靠度最低的差異位元並更新對應的解碼初始值，並且可以將對應於校驗子的總和為次小的碼字與對應於校驗子的總和為第三小的碼字進行互斥或運算以找出可靠度次低的差異位元並更新對應的解碼初始值，以此類推。藉此，本發明也可以應用在未知讀取電壓與記憶胞的儲存狀態之間的對應關係的情況。
在此須說明的是，上述的圖15與圖16的範例實施例是 應用在重新讀取(Retry-Read)機制中。更詳細來說，記憶體管理電路702會預先配置一預設讀取電壓組與多個用於重新讀取的重新讀取電壓組。在第一次讀取第一記憶胞時，記憶體管理電路702可以先從上述的預設讀取電壓組中選擇前述的第一讀取電壓以執行硬位元模式解碼操作。當使用預設讀取電壓組中的第一電壓讀取第一記憶胞但發生解碼失敗時，記憶體管理電路702可以執行重新讀取機制。詳細來說，記憶體管理電路702可以從上述的重新讀取電壓組的其中之一中選擇前述的第二讀取電壓以執行第一次的重新讀取並執行硬位元模式解碼操作。在第一次的重新讀取的過程中當發生解碼失敗時，記憶體管理電路702可以執行第二次的重新讀取。詳細來說，記憶體管理電路702可以再從上述的重新讀取電壓組的中選擇前述的第三讀取電壓來讀取第一記憶胞並執行硬位元模式解碼操作。須注意的是，雖然上述實施例只執行了兩次重新讀取的操作，但本發明並不用於限定重新讀取的數量。
圖17是根據一範例實施例繪示的位元標記方法的流程圖。
請參照圖17，在步驟S1701中，記憶體管理電路702根據多個讀取電壓中的第一讀取電壓讀取多個記憶胞中的多個第一記憶胞並執行第一解碼操作以產生第一碼字以及第一校驗資訊。在步驟S1703中，記憶體管理電路702根據第一校驗資訊判斷第一碼字是否為有效碼字。其中第一碼字包括X個位元且X為正整數。若第一碼字非為有效碼字時，在步驟S1705中，記憶體管理電路702根據多個讀取電壓中的第二讀取電壓讀取所述多個第一記憶胞並執行第一解碼操作以產生第二碼字以及第二校驗資訊，其中所述第二碼字包括X個位元。在步驟S1707中，記憶體管理電路702根據第二校驗資訊判斷第二碼字是否為有效碼字。若第二碼字非為有效碼字且第一碼字的X個位元中的第Y個位元不同於第二碼字的X個位元中的第Y個位元時，在步驟S1709中，記憶體管理電路702記錄X個位元中的第Y個位元為第一不可靠位元。其中Y為小於或等於X的正整數。
綜上所述，本發明所提出的位元標記方法、記憶體控制電路單元以及記憶體儲存裝置可以在硬位元模式解碼操作中得知一碼字中可靠度較低的位元，並取得用於軟位元模式解碼操作的相關資訊(例如，解碼初始值)，之後可以將此相關資訊使用在軟位元模式解碼操作中，藉此提高可複寫式非揮發性記憶體模組的存取效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
2202‧‧‧記憶胞陣列
2204‧‧‧字元線控制電路
2206‧‧‧位元線控制電路
2208‧‧‧行解碼器
2210‧‧‧資料輸入/輸出緩衝器
2212‧‧‧控制電路
502‧‧‧記憶胞
504‧‧‧位元線
506‧‧‧字元線
508‧‧‧共用源極線
512‧‧‧選擇閘汲極電晶體
514‧‧‧選擇閘源極電晶體
VA、VB、VC、VD、VE、VF、VG‧‧‧讀取電壓
400(0)~400(N)‧‧‧實體抹除單元
702‧‧‧記憶體管理電路
704‧‧‧主機介面
706‧‧‧記憶體介面
708‧‧‧錯誤檢查與校正電路
710‧‧‧緩衝記憶體
712‧‧‧電源管理電路
1410、1420、1510、1520‧‧‧分佈
1430、1501~1506‧‧‧區域
1440~1444、V1~V5、V’1~V’5‧‧‧讀取電壓
b1~b5‧‧‧驗證位元
CW1~CW3‧‧‧碼字
DIV1、DIV1_1、DIV1_2‧‧‧解碼初始值
S1701‧‧‧根據多個讀取電壓中的第一讀取電壓讀取多個記憶胞中的多個第一記憶胞並執行第一解碼操作以產生第一碼字以及第一校驗資訊的步驟
S1703‧‧‧根據第一校驗資訊判斷第一碼字是否為有效碼字，其中第一碼字包括X個位元且X為正整數的步驟
S1705‧‧‧若第一碼字非為有效碼字時，根據多個讀取電壓中的第二讀取電壓讀取所述多個第一記憶胞並執行第一解碼操作以產生第二碼字以及第二校驗資訊，其中所述第二碼字包括X個位元的步驟
S1707‧‧‧根據第二校驗資訊判斷第二碼字是否為有效碼字的步驟
S1709‧‧‧若第二碼字非為有效碼字且第一碼字的X個位元中的第Y個位元不同於第二碼字的X個位元中的第Y個位元時，記錄X個位元中的第Y個位元為第一不可靠位元，其中Y為小於或等於X的正整數的步驟
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。 圖6是根據一範例實施例所繪示的記憶胞陣列的示意圖。 圖7是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。 圖8是根據一範例實施例所繪示之程式化記憶胞的示意圖。 圖9是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖。 圖10是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。 圖11是根據本發明範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖12是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。 圖13是根據一範例實施例繪示硬位元模式解碼的示意圖。 圖14是根據一範例實施例繪示軟位元模式解碼的示意圖。 圖15是根據一範例實施例繪示位元標記方法的示意圖。 圖16是根據一範例實施例繪示的對應於碼字的解碼初始值的示意圖。 圖17是根據一範例實施例繪示的位元標記方法的流程圖。

Claims (21)

  1. 一種位元標記方法，用於一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個記憶胞，所述位元標記方法包括： 根據多個讀取電壓中的一第一讀取電壓讀取所述多個記憶胞中的多個第一記憶胞並執行一第一解碼操作以產生一第一碼字以及一第一校驗資訊，並且根據所述第一校驗資訊判斷所述第一碼字是否為一有效碼字，其中所述第一碼字包括X個位元且X為正整數； 若所述第一碼字非為所述有效碼字時，根據所述多個讀取電壓中的一第二讀取電壓讀取所述多個第一記憶胞並執行所述第一解碼操作以產生一第二碼字以及一第二校驗資訊，並且根據所述第二校驗資訊判斷所述第二碼字是否為所述有效碼字，其中所述第二碼字包括X個位元；以及 若所述第二碼字非為所述有效碼字且所述第一碼字的X個位元中的第Y個位元不同於所述第二碼字的X個位元中的第Y個位元時，記錄所述X個位元中的第Y個位元為一第一不可靠位元，其中Y為小於或等於X的正整數。
  2. 如申請專利範圍第1項所述的位元標記方法，其中所述可複寫式非揮發性記憶體模組沒有記錄所述多個讀取電壓與所述多個記憶胞的儲存狀態之間的對應關係。
  3. 如申請專利範圍第1項所述的位元標記方法，更包括： 根據所述多個讀取電壓中的一第三讀取電壓讀取所述多個第一記憶胞並執行所述第一解碼操作以產生一第三碼字以及一第三校驗資訊，並且根據所述第三校驗資訊判斷所述第三碼字是否為所述有效碼字，其中所述第三碼字包括X個位元；以及 若所述第三碼字非為所述有效碼字且所述第二碼字的X個位元中的第Z個位元不同於所述第三碼字的X個位元中的第Z個位元時，記錄所述X個位元中的第Z個位元為一第二不可靠位元， 其中Z為小於或等於X的正整數，所述第一校驗資訊的總和小於所述第二校驗資訊的總和且所述第二校驗資訊的總和小於所述第三校驗資訊的總和。
  4. 如申請專利範圍第3項所述的位元標記方法，其中所述第一不可靠位元的可靠度小於所述第二不可靠位元的可靠度。
  5. 如申請專利範圍第4項所述的位元標記方法，更包括： 根據所述第一不可靠位元調整對應所述第一碼字的一第一解碼初始值中的一第一對應數值，其中所述第一解碼初始值包括X個數值，且所述第一對應數值為所述第一解碼初始值的X個數值中的第Y個數值； 根據所述第二不可靠位元調整所述第一解碼初始值中的一第二對應數值，其中所述第二對應數值為所述第一解碼初始值的X個數值中的第Z個數值；以及 根據調整後的所述第一解碼初始值執行一第二解碼操作以產生一第四碼字。
  6. 如申請專利範圍第5項所述的位元標記方法，其中所述第一解碼操作為一硬位元模式解碼操作且所述第二解碼操作為一軟位元模式解碼操作。
  7. 如申請專利範圍第1項所述的位元標記方法，更包括： 對所述第一碼字以及所述第二碼字執行一互斥或(XOR)運算以判斷所述第一碼字的X個位元中的第Y個位元是否相同於所述第二碼字的X個位元中的第Y個位元。
  8. 一種記憶體控制電路單元，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個記憶胞，所述記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一錯誤檢查與校正電路； 一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組；以及 一記憶體管理電路，耦接至所述主機介面、所述錯誤檢查與校正電路以及所述記憶體介面， 其中所述記憶體管理電路用以根據多個讀取電壓中的一第一讀取電壓下達一第一讀取指令序列以讀取所述多個記憶胞中的多個第一記憶胞，並藉由所述錯誤檢查與校正電路執行一第一解碼操作以產生一第一碼字以及一第一校驗資訊並且根據所述第一校驗資訊判斷所述第一碼字是否為一有效碼字，其中所述第一碼字包括X個位元且X為正整數， 若所述第一碼字非為所述有效碼字時，所述記憶體管理電路更用以根據所述多個讀取電壓中的一第二讀取電壓下達一第二讀取指令序列以讀取所述多個第一記憶胞，並藉由所述錯誤檢查與校正電路執行所述第一解碼操作以產生一第二碼字以及一第二校驗資訊並且根據所述第二校驗資訊判斷所述第二碼字是否為所述有效碼字，其中所述第二碼字包括X個位元， 若所述第二碼字非為所述有效碼字且所述第一碼字的X個位元中的第Y個位元不同於所述第二碼字的X個位元中的第Y個位元時，所述記憶體管理電路更用以記錄所述X個位元中的第Y個位元為一第一不可靠位元，其中Y為小於或等於X的正整數。
  9. 如申請專利範圍第8項所述的記憶體控制電路單元，其中所述可複寫式非揮發性記憶體模組沒有記錄所述多個讀取電壓與所述多個記憶胞的儲存狀態之間的對應關係。
  10. 如申請專利範圍第8項所述的記憶體控制電路單元，其中 所述記憶體管理電路根據所述多個讀取電壓中的一第三讀取電壓下達一第三讀取指令序列以讀取所述多個第一記憶胞，並藉由所述錯誤檢查與校正電路執行所述第一解碼操作以產生一第三碼字以及一第三校驗資訊並且根據所述第三校驗資訊判斷所述第三碼字是否為所述有效碼字，其中所述第三碼字包括X個位元，以及 若所述第三碼字非為所述有效碼字且所述第二碼字的X個位元中的第Z個位元不同於所述第三碼字的X個位元中的第Z個位元時，所述記憶體管理電路記錄所述X個位元中的第Z個位元為一第二不可靠位元， 其中Z為小於或等於X的正整數，所述第一校驗資訊的總和小於所述第二校驗資訊的總和且所述第二校驗資訊的總和小於所述第三校驗資訊的總和。
  11. 如申請專利範圍第10項所述的記憶體控制電路單元，其中所述第一不可靠位元的可靠度小於所述第二不可靠位元的可靠度。
  12. 如申請專利範圍第11項所述的記憶體控制電路單元，其中 所述記憶體管理電路根據所述第一不可靠位元調整對應所述第一碼字的一第一解碼初始值中的一第一對應數值，其中所述第一解碼初始值包括X個數值，且所述第一對應數值為所述第一解碼初始值的X個數值中的第Y個數值， 所述記憶體管理電路根據所述第二不可靠位元調整所述第一解碼初始值中的一第二對應數值，其中所述第二對應數值為所述第一解碼初始值的X個數值中的第Z個數值，以及 所述記憶體管理電路根據調整後的所述第一解碼初始值執行一第二解碼操作以產生一第四碼字。
  13. 如申請專利範圍第12項所述的記憶體控制電路單元，其中所述第一解碼操作為一硬位元模式解碼操作且所述第二解碼操作為一軟位元模式解碼操作。
  14. 如申請專利範圍第8項所述的記憶體控制電路單元，其中 所述記憶體管理電路對所述第一碼字以及所述第二碼字執行一互斥或(XOR)運算以判斷所述第一碼字的X個位元中的第Y個位元是否相同於所述第二碼字的X個位元中的第Y個位元。
  15. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，具有多個記憶胞；以及 一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組， 其中所述記憶體控制電路單元用以根據多個讀取電壓中的一第一讀取電壓下達一第一讀取指令序列以讀取所述多個記憶胞中的多個第一記憶胞並執行一第一解碼操作以產生一第一碼字以及一第一校驗資訊，並且根據所述第一校驗資訊判斷所述第一碼字是否為一有效碼字，其中所述第一碼字包括X個位元且X為正整數， 若所述第一碼字非為所述有效碼字時，所述記憶體控制電路單元更用以根據所述多個讀取電壓中的一第二讀取電壓下達一第二讀取指令序列以讀取所述多個第一記憶胞並執行所述第一解碼操作以產生一第二碼字以及一第二校驗資訊，並且根據所述第二校驗資訊判斷所述第二碼字是否為所述有效碼字，其中所述第二碼字包括X個位元， 若所述第二碼字非為所述有效碼字且所述第一碼字的X個位元中的第Y個位元不同於所述第二碼字的X個位元中的第Y個位元時，所述記憶體控制電路單元更用以記錄所述X個位元中的第Y個位元為一第一不可靠位元，其中Y為小於或等於X的正整數。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中所述可複寫式非揮發性記憶體模組沒有記錄所述多個讀取電壓與所述多個記憶胞的儲存狀態之間的對應關係。
  17. 如申請專利範圍第15項所述的記憶體儲存裝置，其中 所述記憶體控制電路單元根據所述多個讀取電壓中的一第三讀取電壓下達一第三讀取指令序列以讀取所述多個第一記憶胞並執行所述第一解碼操作以產生一第三碼字以及一第三校驗資訊，並且根據所述第三校驗資訊判斷所述第三碼字是否為所述有效碼字，其中所述第三碼字包括X個位元，以及 若所述第三碼字非為所述有效碼字且所述第二碼字的X個位元中的第Z個位元不同於所述第三碼字的X個位元中的第Z個位元時，所述記憶體控制電路單元記錄所述X個位元中的第Z個位元為一第二不可靠位元， 其中Z為小於或等於X的正整數，所述第一校驗資訊的總和小於所述第二校驗資訊的總和且所述第二校驗資訊的總和小於所述第三校驗資訊的總和。
  18. 如申請專利範圍第17項所述的記憶體儲存裝置，其中所述第一不可靠位元的可靠度小於所述第二不可靠位元的可靠度。
  19. 如申請專利範圍第18項所述的記憶體儲存裝置，其中 所述記憶體控制電路單元根據所述第一不可靠位元調整對應所述第一碼字的一第一解碼初始值中的一第一對應數值，其中所述第一解碼初始值包括X個數值，且所述第一對應數值為所述第一解碼初始值的X個數值中的第Y個數值， 所述記憶體控制電路單元根據所述第二不可靠位元調整所述第一解碼初始值中的一第二對應數值，其中所述第二對應數值為所述第一解碼初始值的X個數值中的第Z個數值，以及 所述記憶體控制電路單元根據調整後的所述第一解碼初始值執行一第二解碼操作以產生一第四碼字。
  20. 如申請專利範圍第19項所述的記憶體儲存裝置，其中所述第一解碼操作為一硬位元模式解碼操作且所述第二解碼操作為一軟位元模式解碼操作。
  21. 如申請專利範圍第15項所述的記憶體儲存裝置，其中 所述記憶體控制電路單元對所述第一碼字以及所述第二碼字執行一互斥或(XOR)運算以判斷所述第一碼字的X個位元中的第Y個位元是否相同於所述第二碼字的X個位元中的第Y個位元。
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