TW201919344A - 信號接收裝置及其信號處理方法 - Google Patents
信號接收裝置及其信號處理方法 Download PDFInfo
- Publication number
- TW201919344A TW201919344A TW106138847A TW106138847A TW201919344A TW 201919344 A TW201919344 A TW 201919344A TW 106138847 A TW106138847 A TW 106138847A TW 106138847 A TW106138847 A TW 106138847A TW 201919344 A TW201919344 A TW 201919344A
- Authority
- TW
- Taiwan
- Prior art keywords
- signal
- circuit
- generate
- interpolation
- timing
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/06—Receivers
- H04B1/10—Means associated with receiver for limiting or suppressing noise or interference
- H04B1/1027—Means associated with receiver for limiting or suppressing noise or interference assessing signal quality or detecting noise/interference for the received signal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1604—Error detection or correction of the data by redundancy in hardware where the fault affects the clock signals of a processing unit and the redundancy is at or within the level of clock signal generation hardware
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D1/00—Demodulation of amplitude-modulated oscillations
- H03D1/02—Details
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/06—Receivers
- H04B1/16—Circuits
- H04B1/18—Input circuits, e.g. for coupling to an antenna or a transmission line
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
- H04L7/0029—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of received data signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0087—Preprocessing of received signal for synchronisation, e.g. by code conversion, pulse generation or edge detection
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Quality & Reliability (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
本發明提供一種信號接收裝置,其中包含一振盪電路、一內插電路、一匹配濾波器、一高通濾波器與一時序回復電路。該振盪電路係用以產生一時脈信號。該內插電路係用以根據該時脈信號對一輸入信號進行一內插程序,以產生一內插取樣結果。該匹配濾波器係用以解調該內插取樣結果,以產生一輸出信號。該高通濾波器係用以對該內插取樣結果施以一高通濾波程序,以產生一過濾後信號。該時序回復電路係用以接收該過濾後信號,並根據該過濾後信號進行一時序回復程序。
Description
本發明與信號接收裝置相關,並且尤其與提高其中時序回復電路之效能的技術相關。
隨著電子相關技術的進步,各種類型的通訊設備愈來愈普及。在許多信號接收裝置中,在解讀傳送端提供的資料內容之前,必須先找出正確的符號時序(symbol timing)。更具體地說,信號接收裝置中的時序回復(timing recovery)電路必須找出施加於輸入符號的理想取樣點。
圖一呈現一個數位電視廣播(digital video broadcasting, DVB)接收端中與時序回復相關的電路之功能方塊圖。內插電路101的輸入信號是前端電路產生的一連串取樣。內插電路101會根據振盪電路102提供的時脈信號對該輸入信號進行內插取樣,並將其內插取樣結果分別提供給鎖定偵測電路103與匹配濾波器(matched filter)104。匹配濾波器104負責將該內插取樣結果解調,其輸出信號會被傳遞給後續電路進行解碼。鎖定偵測電路103會根據該內插取樣結果之眼圖(eye diagram)來判斷接收端的時序是否已大致同步於傳送端,達到鎖定狀態。換言之,若內插取樣結果的眼圖開口夠大,意味著同一個符號的兩個取樣點的差值大於一預設值,則可判斷信號的品質越好。在鎖定之後,匹配濾波器104提供的輸出信號對後續電路才有意義。換句話說,後續電路會根據鎖定偵測電路103輸出之鎖定信號的內容來決定是否採信匹配濾波器104提供的輸出信號。
實務上,在雜訊較多的環境,輸入信號較不穩定,鎖定偵測電路103A往往要花費相當長的時間才能判定接收端已達到鎖定狀態,甚至無法找出鎖定狀態。
為解決上述問題,本發明提出一種新的信號接收裝置及其信號處理方法。
根據本發明之一實施例為一種信號接收裝置,其中包含一振盪電路、一內插電路、一匹配濾波器、一高通濾波器與一時序回復電路。該振盪電路係用以產生一時脈信號。該內插電路係用以根據該時脈信號對一輸入信號進行一內插程序,以產生一內插取樣結果。該匹配濾波器係用以解調該內插取樣結果,以產生一輸出信號。該高通濾波器係用以對該內插取樣結果施以一高通濾波程序,以產生一過濾後信號。該時序回復電路係用以接收該過濾後信號,並根據該過濾後信號進行一時序回復程序。
根據本發明之另一實施例為一種應用於一信號接收裝置之信號處理方法。首先,一時脈信號被產生。根據該時脈信號,一輸入信號被施以一內插程序,以產生一內插取樣結果。接著,該內插取樣結果被施以一高通濾波程序,以產生一過濾後信號。隨後,一時序回復程序係根據該過濾後信號來進行。此外,該內插取樣結果被解調,以產生一輸出信號。
關於本發明的優點與精神可以藉由以下發明詳述及所附圖式得到進一步的瞭解。
根據本發明之一實施例為一種信號接收裝置,其功能方塊圖係繪示於圖二。實務上,信號接收裝置200可以被整合在多種需要根據接收信號之內插取樣結果進行時序回復的通訊系統中,例如但不限於數位電視廣播(DVB)接收端。如圖二所示,信號接收裝置200包含內插電路201、振盪電路202、時序回復電路203、匹配濾波器204與高通濾波器205,以下分述各電路的功能。
內插電路201負責根據振盪電路202產生的時脈信號對輸入信號進行一內插程序,以產生一內插取樣結果。該內插取樣結果被分別提供至匹配濾波器204與高通濾波器205。匹配濾波器204負責將該內插取樣結果解調,其輸出信號會被傳遞給後續電路進行解碼。高通濾波器205係用以對該內插取樣結果施以一高通濾波程序,以產生一過濾後信號。
時序回復電路203係用以接收該過濾後信號,並根據該過濾後信號進行一時序回復程序。時序回復電路203包含一鎖定偵測電路203A、一時序誤差偵測電路203B與一迴路濾波器203C。鎖定偵測電路203A係用以根據過濾後信號判斷該接收端是否已達到一鎖定狀態。時序誤差偵測電路203B負責對該過濾後信號施以一時序誤差偵測程序,以產生一組時序誤差。隨後,迴路濾波器203C會產生該組時序誤差之一平均誤差,供振盪電路202修正其時脈信號的相位及/或頻率。該平均誤差愈低,表示內插電路201選擇的取樣點愈正確、輸出的內插取樣結果愈理想。
值得注意的是,鎖定偵測電路203A與時序誤差偵測電路203B各自在進行偵測時所需要的資訊主要與信號狀態的轉換點(例如由高電位轉換為低電位的信號降緣,或是由低電位轉換為高電位的信號升緣)相關,而這些轉換點的相關訊息都是包含在頻域中的高頻區段。因此,只要為高通濾波器205選擇合理的截止頻段,該過濾後信號中仍可保留有鎖定偵測電路203A與時序誤差偵測電路203B進行偵測時所需要的資訊。相較於內插電路201輸出的內插取樣結果,該過濾後信號整體的雜訊較少、較穩定。對於鎖定偵測電路203A來說,以過濾後信號做為偵測對象能夠快速地找出鎖定狀態。另一方面,對於時序誤差偵測電路203B來說,以過濾後信號做為偵測對象能夠找到準確可信的時序誤差,進而縮短內插電路101找出理想取樣點的時間。在雜訊較多的通訊環境中,採用高通濾波器205來為時序回復電路203提升信號品質的效用尤其顯著。
實務上,高通濾波器205的截止頻段可由電路設計者根據該內插取樣結果的分布頻帶來決定,不限於特定數值,其電路亦不限於特定架構。
為節省硬體資源與耗電量,高通濾波器205可被設計為與匹配濾波器204共用一部份的電路。圖三呈現一個兼有高通濾波與匹配濾波功能的濾波器電路300做為範例。濾波器電路300包含一延遲電路301、一乘法電路302、一第一加法電路303、一第二加法電路304、一第三加法電路305與一減法電路306。延遲電路301中有N個(N為大於一之整數)串接的延遲元件L,為內插取樣結果x[k]產生N種延遲後信號。圖三中的濾波器電路300係以N等於二十四為例。若以符號i
表示一個範圍在1到(N-1)間之整數指標,則第(i
+1)個延遲後信號所對應之延遲量D(i
+1)
大於第i
個延遲後信號所對應之延遲量D i
。乘法電路302係用以將第i
個延遲後信號乘以一第i
權重,以產生一第i
加權結果。實務上,該等延遲量和權重都是由電路設計者決定的濾波器係數,主要設計目標在實現匹配濾波器204的功能。第一加法電路303會將內插取樣結果x[k]與該整數指標i
為偶數的十二個延遲後信號相加,以產生第一加總值S1
。第二加法電路304則會將該整數指標i
為奇數的另外十二個延遲後信號相加,以產生第二加總值S2
。第三加法電路305負責將第一加總值S1
與第二加總值S2
相加,其相加結果y1
即為匹配濾波結果,也就是匹配濾波器204負責產生的輸出信號。減法電路306負責自第一加總值S1
減去第二加總值S2
,其相減結果y2
即為高通濾波結果,也就是高通濾波器205負責輸出的過濾後信號。本發明所屬技術領域中具有通常知識者可理解,有多種電路組態和元件可在不背離本發明精神的情況下實現上述的概念。
根據本發明之另一實施例為一種應用於一信號接收裝置之信號處理方法。圖四為該信號處理方法的流程圖。首先,步驟S401為產生一時脈信號。步驟S402則是根據該時脈信號對一輸入信號進行一內插程序,以產生一內插取樣結果。接著,步驟S403為對該內插取樣結果施以一高通濾波程序,以產生一過濾後信號。隨後,步驟S404為根據該過濾後信號進行一時序回復程序。此外,在步驟S403之後另有一步驟S405,用以解調該內插取樣結果,以產生一輸出信號。本發明所屬技術領域中具有通常知識者可理解,先前在介紹信號接收裝置200時描述的各種操作變化亦可應用至圖四中的信號處理方法,其細節不再贅述。
藉由以上具體實施例之詳述,係希望能更加清楚描述本發明之特徵與精神,而並非以上述所揭露的具體實施例來對本發明之範疇加以限制。相反地,其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。
101、201‧‧‧內插電路
102、202‧‧‧振盪電路
203‧‧‧時序回復電路
103、203A‧‧‧鎖定偵測電路
203B‧‧‧時序誤差偵測電路
203C‧‧‧迴路濾波器
104、204‧‧‧匹配濾波器
200‧‧‧信號接收裝置
205‧‧‧高通濾波器
300‧‧‧濾波器電路
301‧‧‧延遲電路
302‧‧‧乘法電路
303‧‧‧第一加法電路
304‧‧‧第二加法電路
305‧‧‧第三加法電路
306‧‧‧減法電路
S401~S405‧‧‧流程步驟
圖一呈現一個數位電視廣播接收端中與時序回復相關的電路之功能方塊圖。 圖二為根據本發明之一實施例中的信號接收裝置之功能方塊圖。 圖三呈現根據本發明之一實施例中的匹配濾波器與高通濾波器如何共用電路。 圖四為根據本發明之一實施例中的信號處理方法之流程圖。
須說明的是,本發明的圖式包含呈現多種彼此關聯之功能性模組的功能方塊圖。該等圖式並非細部電路圖,且其中的連接線僅用以表示信號流。功能性元件及/或程序間的多種互動關係不一定要透過直接的電性連結始能達成。此外,個別元件的功能不一定要如圖式中繪示的方式分配,且分散式的區塊不一定要以分散式的電子元件實現。
Claims (8)
- 一種信號接收裝置,包含: 一振盪電路,用以產生一時脈信號; 一內插電路,用以根據該時脈信號對一輸入信號進行一內插程序,以產生一內插取樣結果; 一匹配濾波器,用以解調該內插取樣結果,以產生一輸出信號; 一高通濾波器,用以對該內插取樣結果施以一高通濾波程序,以產生一過濾後信號;以及 一時序回復電路,用以接收該過濾後信號,並根據該過濾後信號進行一時序回復程序。
- 如申請專利範圍第1項所述之信號接收裝置,其中該時序回復電路包含: 一時序誤差偵測電路,用以對該過濾後信號施以一時序誤差偵測程序,以產生一組時序誤差;以及 一迴路濾波器,用以產生該組時序誤差之一平均誤差,供該振盪電路修正該時脈信號。
- 如申請專利範圍第1項所述之信號接收裝置,其中該時序回復電路包含: 一鎖定偵測電路,用以根據該過濾後信號判斷該信號接收裝置是否已達到一鎖定狀態。
- 如申請專利範圍第1項所述之信號接收裝置,其中該高通濾波器被實現為與該匹配濾波器共用一部份電路。
- 如申請專利範圍第4項所述之信號接收裝置,其中該匹配濾波器與該高通濾波器包含: 一延遲電路,用以為該內插取樣結果產生N個延遲後信號,其中之第(i +1)個延遲後信號所對應之延遲量大於第i 個延遲後信號所對應之延遲量,i 為範圍在1到(N-1)間之整數指標,N為大於一之整數; 一乘法電路,用以將第i 個延遲後信號乘以一第i 權重,以產生一第i 加權結果; 一第一加法電路,用以將該內插取樣結果與該整數指標i 為偶數之延遲後信號相加,以產生一第一加總值; 一第二加法電路,用以將該整數指標i 為奇數之延遲後信號相加,以產生一第二加總值; 一第三加法電路,用以將該第一加總值與該第二加總值相加,以產生該輸出信號;以及 一減法電路,用以自該第一加總值減去該第二加總值,以產生該過濾後信號。
- 一種應用於一信號接收裝置之信號處理方法,包含: 產生一時脈信號; 根據該時脈信號對一輸入信號進行一內插程序,以產生一內插取樣結果; 解調該內插取樣結果,以產生一輸出信號; 對該內插取樣結果施以一高通濾波程序,以產生一過濾後信號;以及 根據該過濾後信號進行一時序回復程序。
- 如申請專利範圍第6項所述之信號處理方法,其中該時序回復程序包含: 對該過濾後信號施以一時序誤差偵測程序,以產生一組時序誤差;以及 產生該組時序誤差之一平均值,用以修正該時脈信號。
- 如申請專利範圍第6項所述之信號處理方法,其中該時序回復程序包含: 根據該過濾後信號判斷該信號接收裝置是否已達到一鎖定狀態。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW106138847A TW201919344A (zh) | 2017-11-09 | 2017-11-09 | 信號接收裝置及其信號處理方法 |
US15/866,587 US20190140676A1 (en) | 2017-11-09 | 2018-01-10 | Signal receiving apparatus and signal processing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW106138847A TW201919344A (zh) | 2017-11-09 | 2017-11-09 | 信號接收裝置及其信號處理方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW201919344A true TW201919344A (zh) | 2019-05-16 |
Family
ID=66327672
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW106138847A TW201919344A (zh) | 2017-11-09 | 2017-11-09 | 信號接收裝置及其信號處理方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20190140676A1 (zh) |
TW (1) | TW201919344A (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10999048B1 (en) * | 2019-12-31 | 2021-05-04 | Hughes Network Systems, Llc | Superior timing synchronization using high-order tracking loops |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6921986B2 (en) * | 2003-07-10 | 2005-07-26 | Creative Wind Power Solutions Inc. | Horizontal omni-directional windmill |
KR20070005757A (ko) * | 2005-07-06 | 2007-01-10 | 엘지전자 주식회사 | 기록매체 및 기록매체의 기록재생 방법 및 장치 |
-
2017
- 2017-11-09 TW TW106138847A patent/TW201919344A/zh unknown
-
2018
- 2018-01-10 US US15/866,587 patent/US20190140676A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20190140676A1 (en) | 2019-05-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH08509580A (ja) | データバスのための遅延線分離装置 | |
KR101828790B1 (ko) | 주파수 편이 변조 신호의 수신 방법 및 장치 | |
KR100327819B1 (ko) | 시분할다중신호처리용유한임펄스응답(fir)필터장치 | |
EP0583890B1 (en) | Apparatus for time division multiplexed processing of frequency division multiplexed signals | |
US5263018A (en) | Apparatus for time division multiplexed processing of plural QAM signals | |
US20150043698A1 (en) | Clock data recovery circuit | |
WO2009098989A1 (ja) | 位相同期装置および位相同期方法 | |
CN105471780B (zh) | 校正方法及校正电路 | |
TW201919344A (zh) | 信號接收裝置及其信號處理方法 | |
GB2391731A (en) | Conversion circuit, tuner and demodulator | |
JP2006526360A (ja) | 変換に基づくエイリアス・キャンセルのマルチ・チャンネル・チューナおよびキャンセル方法 | |
US20080224750A1 (en) | Digital delay architecture | |
JP2006093884A (ja) | フィルタ装置 | |
US9036756B2 (en) | Receiver and methods for calibration thereof | |
CN105516631B (zh) | 一种抗震动的模拟分量视频信号解码电路 | |
US6603336B1 (en) | Signal duration representation by conformational clock cycles in different time domains | |
CN109842770A (zh) | 信号接收装置及其信号处理方法 | |
KR100289404B1 (ko) | 국소대칭강제파형부를 이용한 패턴지터를 줄이는 장치 및 방법 | |
JPS59186453A (ja) | Qpsk基準位相選択装置 | |
KR20050021491A (ko) | 데이터 비트 값 측정 방법 및 수신기 | |
JP3643109B2 (ja) | データ受信装置 | |
Voronov et al. | Digital signal resampling device for self-organizing networks | |
JPH0746448A (ja) | ゴースト検出装置及びゴースト検出装置を用いたゴースト除去装置 | |
KR101550801B1 (ko) | 데이터 신호 수신기, 이를 포함하는 송/수신 시스템 및 데이터 신호 수신 방법 | |
HENOSTROZA et al. | Serial and Parallel Processing Architecture for Signal Synchronization |