TW201913382A - 解碼方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

解碼方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

Info

Publication number
TW201913382A
TW201913382A TW106130250A TW106130250A TW201913382A TW 201913382 A TW201913382 A TW 201913382A TW 106130250 A TW106130250 A TW 106130250A TW 106130250 A TW106130250 A TW 106130250A TW 201913382 A TW201913382 A TW 201913382A
Authority
TW
Taiwan
Prior art keywords
data
rewritable non
read
volatile memory
memory module
Prior art date
Application number
TW106130250A
Other languages
English (en)
Other versions
TWI640865B (zh
Inventor
志良 仇
Original Assignee
群聯電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 群聯電子股份有限公司 filed Critical 群聯電子股份有限公司
Priority to TW106130250A priority Critical patent/TWI640865B/zh
Priority to US15/798,418 priority patent/US10318379B2/en
Application granted granted Critical
Publication of TWI640865B publication Critical patent/TWI640865B/zh
Publication of TW201913382A publication Critical patent/TW201913382A/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
    • G06F11/108—Parity data distribution in semiconductor storages, e.g. in SSD
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0616—Improving the reliability of storage systems in relation to life time, e.g. increasing Mean Time Between Failures [MTBF]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0689—Disk arrays, e.g. RAID, JBOD
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1833—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Quality & Reliability (AREA)
  • Signal Processing (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本發明的一範例實施例提供一種解碼方法，包括：根據讀取指令從可複寫式非揮發性記憶體模組至少讀取第一資料與第二資料；若對第一資料與第二資料分別執行的預設解碼操作失敗，產生重讀資料集合；根據重讀資料集合從可複寫式非揮發性記憶體模組讀取待解碼資料集合，並基於待解碼資料集合對第一資料執行第一解碼操作；若第二資料在第一解碼操作中被更正，將對應於第二資料的識別資訊從重讀資料集合中移除，並儲存所更正的第二資料；以及傳送所更正的第一資料與第二資料至主機系統。

Description

解碼方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種解碼方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，為了確保資料的正確性，資料會先被編碼然後再被存入可複寫式非揮發性記憶體模組中。在讀取資料時，資料會被解碼以嘗試更正其中的錯誤。若資料中的錯誤皆被更正，更正的資料才會被傳回給主機系統。在某些編/解碼技術中，儲存於多個實體頁的資料可能被編碼為同一個區塊碼。屬於同一個區塊碼的資料可以彼此保護。例如，當區塊碼中的某一資料無法經由其本身的錯誤校正碼來更正時，此區塊碼中儲存於其他實體頁的資料可用於協助此資料進行錯誤更正。
然而，當主機系統執行連續讀取時，若所欲讀取的資料包含同一區塊碼中儲存於不同實體頁的多筆資料且需要對此區塊碼中的多筆資料進行錯誤更正時，則此區塊碼可能會被重複讀取以逐一更正主機系統所欲讀取的資料，從而導致解碼效率低落以及加速記憶體的損耗。
本發明的一範例實施例提供一種解碼方法、記憶體儲存裝置及記憶體控制電路單元，可提高解碼效率並減緩記憶體損耗。
本發明的一範例實施例提供一種解碼方法，其用於可複寫式非揮發性記憶體模組，所述解碼方法包括：從主機系統接收至少一讀取指令；根據所述讀取指令指示從所述可複寫式非揮發性記憶體模組至少讀取第一資料與第二資料；若對所述第一資料與所述第二資料分別執行的預設解碼操作失敗，產生重讀資料集合，其中所述重讀資料集合包括對應於所述第一資料與所述第二資料的識別資訊；根據所述重讀資料集合中對應於所述第一資料的所述識別資訊指示從所述可複寫式非揮發性記憶體模組讀取待解碼資料集合，並基於所述待解碼資料集合對所述第一資料執行第一解碼操作；若所述第二資料在所述第一解碼操作中被更正，將對應於所述第二資料的所述識別資訊從所述重讀資料集合中移除，並儲存所更正的所述第二資料；以及傳送所更正的所述第一資料與所更正的所述第二資料至所述主機系統。
在本發明的一範例實施例中，根據所述重讀資料集合中對應於所述第一資料的所述識別資訊指示從所述可複寫式非揮發性記憶體模組讀取所述待解碼資料集合的步驟包括：調整讀取電壓準位；以及指示所述可複寫式非揮發性記憶體模組使用所調整的所述讀取電壓準位至少讀取所述第一資料。
本發明的另一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，其中所述記憶體控制電路單元用以從所述主機系統接收至少一讀取指令，其中所述記憶體控制電路單元更用以根據所述讀取指令指示從所述可複寫式非揮發性記憶體模組至少讀取第一資料與第二資料，其中若對所述第一資料與所述第二資料分別執行的預設解碼操作失敗，所述記憶體控制電路單元更用以產生重讀資料集合，其中所述重讀資料集合包括對應於所述第一資料與所述第二資料的識別資訊，其中所述記憶體控制電路單元更用以根據所述重讀資料集合中對應於所述第一資料的所述識別資訊指示從所述可複寫式非揮發性記憶體模組讀取待解碼資料集合，並基於所述待解碼資料集合對所述第一資料執行第一解碼操作，其中若所述第二資料在所述第一解碼操作中被更正，所述記憶體控制電路單元更用以將對應於所述第二資料的所述識別資訊從所述重讀資料集合中移除，並儲存所更正的所述第二資料，其中所述記憶體控制電路單元更用以傳送所更正的所述第一資料與所更正的所述第二資料至所述主機系統。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述重讀資料集合中對應於所述第一資料的所述識別資訊指示從所述可複寫式非揮發性記憶體模組讀取所述待解碼資料集合的操作包括：調整讀取電壓準位；以及指示所述可複寫式非揮發性記憶體模組使用所調整的所述讀取電壓準位至少讀取所述第一資料。
本發明的另一範例實施例提供一種記憶體控制電路單元，其用於控制可複寫式非揮發性記憶體模組，所述記憶體控制電路單元包括主機介面、記憶體介面、錯誤檢查與校正電路及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述錯誤檢查與校正電路，其中所述記憶體管理電路用以從所述主機系統接收至少一讀取指令，其中所述記憶體管理電路更用以根據所述讀取指令指示從所述可複寫式非揮發性記憶體模組至少讀取第一資料與第二資料，其中若所述錯誤檢查與校正電路對所述第一資料與所述第二資料分別執行的預設解碼操作失敗，所述記憶體管理電路更用以產生重讀資料集合，其中所述重讀資料集合包括對應於所述第一資料與所述第二資料的識別資訊，其中所述記憶體管理電路更用以根據所述重讀資料集合中對應於所述第一資料的所述識別資訊指示從所述可複寫式非揮發性記憶體模組讀取待解碼資料集合，且所述錯誤檢查與校正電路更用以基於所述待解碼資料集合對所述第一資料執行第一解碼操作，其中若所述第二資料在所述第一解碼操作中被更正，所述記憶體管理電路更用以將對應於所述第二資料的所述識別資訊從所述重讀資料集合中移除，並儲存所更正的所述第二資料，其中所述記憶體管理電路更用以傳送所更正的所述第一資料與所更正的所述第二資料至所述主機系統。
在本發明的一範例實施例中，所述待解碼資料集合包括所述第一資料、所述第二資料及奇偶資料，其中所述奇偶資料是經由編碼所述第一資料與所述第二資料而產生，且所述第一資料、所述第二資料及所述奇偶資料分別儲存於所述可複寫式非揮發性記憶體模組中不同的實體單元。
在本發明的一範例實施例中，對所述第一資料與所述第二資料分別執行的所述預設解碼操作是對應於單一實體單元的單訊框解碼，而所述第一解碼操作是對應於多個實體單元的多訊框解碼。
在本發明的一範例實施例中，所述記憶體管理電路根據所述重讀資料集合中對應於所述第一資料的所述識別資訊指示從所述可複寫式非揮發性記憶體模組讀取所述待解碼資料集合的操作包括：調整讀取電壓準位；以及指示所述可複寫式非揮發性記憶體模組使用所調整的所述讀取電壓準位至少讀取所述第一資料。
在本發明的一範例實施例中，所述讀取指令指示讀取所述第一資料與所述第二資料所屬的多個連續的邏輯單元。
在本發明的一範例實施例中，所述可複寫式非揮發性記憶體模組包括多個通道，且所述可複寫式非揮發性記憶體模組經由所述通道中的至少兩個通道平行地讀取所述待解碼資料集合中的至少部分資料。
在本發明的一範例實施例中，所述奇偶資料為使用容錯式磁碟陣列錯誤更正碼的編碼規則所產生。
基於上述，在接收到主機系統對於第一資料與第二資料的讀取指令後，若對第一資料與第二資料執行的預設解碼操作失敗，一個重讀資料集合會被產生，且重讀資料集合會包括對應於第一資料與第二資料的識別資訊。根據重讀資料集合中對應於第一資料的識別資訊，一個待解碼資料集合會被讀取並且第一解碼操作會基於此待解碼資料集合而執行以嘗試更正第一資料。須注意的是，若第二資料也在第一解碼操作中被更正，則第二資料的識別資訊會從重讀資料集合中移除並且所更正的第二資料會被儲存。爾後，所更正的第一資料與第二資料可被傳送給主機系統。藉此，可提高解碼效率並減緩記憶體損耗。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504、記憶體介面506及錯誤檢查與校正電路508。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體510與電源管理電路512。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。
請參照圖6，記憶體管理電路502會將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(B)邏輯地分組至儲存區601與替換區602。儲存區601中的實體單元610(0)~610(A)是用以儲存資料，而替換區602中的實體單元610(A+1)~610(B)則是用以替換儲存區601中損壞的實體單元。例如，若從某一個實體單元中讀取的資料所包含的錯誤過多而無法被更正時，此實體單元會被視為是損壞的實體單元。須注意的是，若替換區602中沒有可用的實體抹除單元，則記憶體管理電路502可能會將整個記憶體儲存裝置10宣告為寫入保護(write protect)狀態，而無法再寫入資料。
在本範例實施例中，每一個實體單元是指一個實體程式化單元。然而，在另一範例實施例中，一個實體單元亦可以是指一個實體位址或由多個連續或不連續的實體位址組成。記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在本範例實施例中，每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一者可被映射至一或多個實體單元。
記憶體管理電路502會將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體位址映射關係)記錄於至少一邏輯-實體位址映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體位址映射表來執行對於記憶體儲存裝置10的資料存取操作。
在本範例實施例中，錯誤檢查與校正電路508執行編/解碼程序的基本單位是一個訊框(frame)(亦稱為解碼訊框)。一個訊框包括多個資料位元。在本範例實施例中，一個訊框包括256個位元。然而，在另一範例實施例中，一個訊框也可以包括更多(例如4K bytes)或更少的位元。
在本範例實施例中，錯誤檢查與校正電路508可以針對儲存於同一個實體單元中的資料進行單訊框(single-frame)編碼與解碼，且錯誤檢查與校正電路508也可以針對儲存於多個實體單元中的資料進行多訊框(multi-frame)編碼與解碼。單訊框編碼與多訊框編碼可以分別採用低密度奇偶檢查校正碼(low density parity code，LDPC)、BCH碼、迴旋碼(convolutional code)或渦輪碼(turbo code)等編碼演算法的至少其中之一。或者，在一範例實施例中，多訊框編碼還可以採用里德-所羅門碼(Reed-solomon codes, RS codes)演算法。此外，在另一範例實施例中，更多未列於上的編碼演算法也可以被採用，在此便不贅述。根據所採用的編碼演算法，錯誤檢查與校正電路508可以編碼欲保護之資料來產生相對應的錯誤更正碼及/或錯誤檢查碼。爾後，編碼產生的錯誤更正碼及/或錯誤檢查碼可用來更正欲保護之資料中的錯誤。為了說明方便，以下將經由編碼產生的錯誤更正碼及/或錯誤檢查碼統稱為奇偶資料。
圖7是根據本發明的一範例實施例所繪示的多訊框編碼的示意圖。
請參照圖7，以編碼實體單元710(0)~710(E)所儲存之資料來產生相對應的奇偶資料720為例，實體單元710(0)~710(E)中的每一者所儲存之至少部分資料可視為一個訊框。在多訊框編碼中，是以每一個位元(或，位元組)所在的位置為依據來對實體單元710(0)~710(E)中的資料進行編碼。例如，位於位置701(1)的位元b11 、b21 、…、bp1 會被編碼為奇偶資料720中的位元bo1 ，位於位置701(2)的位元b12 、b22 、…、bp2 會被編碼為奇偶資料720中的位元bo2 ；以此類推，位於位置701(r)的位元b1r 、b2r 、…、bpr 會被編碼為奇偶資料720中的位元bor 。在多訊框解碼中，基於奇偶資料720，從實體單元710(0)~710(E)中讀取的資料可被解碼，以嘗試更正所讀取之資料中可能存在的錯誤。
在一範例實施例中，用於產生奇偶資料720的資料也可能包括實體單元710(0)~710(E)所儲存之資料中的資料位元所對應的冗餘位元。以實體單元710(0)所儲存之資料為例，其中的冗餘位元例如是對儲存於實體單元710(0)中的資料位元進行單訊框編碼而產生的。
在一範例實施例中，奇偶資料720可稱為容錯式磁碟陣列(Redundant Array of Independent Disks, RAID)錯誤更正碼，並且奇偶資料720以及實體單元710(0)~710(E)中用來產生奇偶資料720的資料皆符合容錯式磁碟陣列錯誤更正碼的編碼規則。例如，可使用容錯式磁碟陣列錯誤更正碼的編碼規則來編碼實體單元710(0)~710(E)中的資料以產生奇偶資料720。或者，在一範例實施例中，奇偶資料720以及實體單元710(0)~710(E)中用來產生奇偶資料720的資料亦可合併視為是一個區塊碼。
在一範例實施例中，當欲讀取某一個實體單元所儲存的資料時，對應於此資料的單訊框解碼會先被執行。例如，若此資料是基於LDPC碼來進行單訊框編碼，則此資料也會基於LDPC碼來進行單訊框解碼。在一範例實施例中，對某一個實體單元所儲存的資料執行單訊框解碼亦可視為是對此實體單元所儲存之資料執行預設解碼操作。若對應於此資料的單訊框解碼失敗，則對應於此資料的多訊框解碼可接續執行，例如，基於編碼時採用的RS碼而執行。
圖8是根據本發明的一範例實施例所繪示的資料存取操作的示意圖。請參照圖8，在本範例實施例中，可複寫式非揮發性記憶體模組406具有多個平面821~828。平面821~828中的每一者亦稱為記憶體平面。記憶體控制電路單元404可經由通道801~804來存取平面821~828中的實體單元。例如，記憶體控制電路單元404可經由通道801來存取平面821中的實體單元811(0)~811(D)以及平面822中的實體單元812(0)~812(D)；記憶體控制電路單元404可經由通道802來存取平面823中的實體單元813(0)~813(D)以及平面824中的實體單元814(0)~814(D)；記憶體控制電路單元404可經由通道803來存取平面825中的實體單元815(0)~815(D)以及平面826中的實體單元816(0)~816(D)；並且記憶體控制電路單元404可經由通道804來存取平面827中的實體單元817(0)~817(D)以及平面828中的實體單元818(0)~818(D)。
在本範例實施例中，通道801~804中的至少兩個通道支援平行地資料讀取或寫入。例如，當欲儲存某一資料時，此資料可以被平行地寫入至屬於多個平面的實體單元。例如，實體單元811(0)、813(0)、815(0)及817(0)可以被平行地程式化以儲存資料。此外，當接收到來自主機系統11的讀取指令時，資料也可以平行地被從屬於多個平面的實體單元讀取出來。例如，資料可以被平行地從實體單元811(0)、813(0)、815(0)及817(0)讀取。藉此，可提升資料的存取效率或存取速度。
在本範例實施例中，資料D0~D13分別被儲存在實體單元811(0)、812(0)、813(0)、814(0)、815(0)、816(0)、817(0)、818(0)、811(1)、812(1)、813(1)、814(1)、815(1)及816(1)。在對資料D0~D13執行多訊框編碼後，奇偶資料P1與P2會被產生並且被儲存於實體單元817(1)與818(1)。換言之，奇偶資料P1與P2可視為對應於資料D0~D13的容錯式磁碟陣列錯誤更正碼，且奇偶資料P1與P2是基於容錯式磁碟陣列錯誤更正碼的編碼規則對資料D0~D13進行編碼產生。或者，亦可將資料D0~D13與奇偶資料P1與P2合併視為是一個區塊碼。多訊框編碼的具體操作細節可參考圖7的範例實施例，在此便不贅述。此外，在此是假設資料D0~D13已分別經過單訊框編碼，使得資料D0~D13已分別包含單訊框編碼產生的冗餘位元(或錯誤更正碼)。
在一範例實施例中，記憶體管理電路502會接收來自主機系統11的至少一讀取指令。此讀取指令指示讀取多個連續(編號)的邏輯單元。根據此讀取指令，記憶體管理電路502會指示可複寫式非揮發性記憶體模組406執行連續讀取操作。假設此讀取指令所指示讀取的邏輯單元分別映射至實體單元811(0)、812(0)、813(0)、814(0)、815(0)、816(0)、817(0)及818(0)，則可複寫式非揮發性記憶體模組406可平行地從實體單元811(0)、812(0)、813(0)、814(0)、815(0)、816(0)、817(0)及818(0)讀取資料D0~D7中的至少一部份資料。在一範例實施例中，可複寫式非揮發性記憶體模組406可先平行地從實體單元811(0)、813(0)、815(0)、817(0)讀取資料D0、D2、D4及D6，然後再平行地從實體單元812(0)、814(0)、816(0)、818(0)讀取資料D1、D3、D5及D7。或者，在一範例實施例中，資料D0~D7可同時平行地被讀取。此外，在一範例實施例中，若來自主機系統11的讀取指令不是指示讀取連續(編號)的多個實體單元，則記憶體管理電路502可改為指示可複寫式非揮發性記憶體模組406執行隨機讀取操作，在此便不贅述。
在獲得資料D0~D7之後，錯誤檢查與校正電路508會分別對資料D0~D7執行預設解碼操作(即單訊框解碼操作)。若對資料D0~D7的至少其中之一執行的預設解碼操作失敗，則記憶體管理電路502會根據解碼失敗的資料產生重讀資料集合。特別是，此重讀資料集合會包含對應於解碼失敗之資料的識別資訊。例如，對應於某一個解碼失敗之資料的識別資訊可以包含一或多個識別位元或者是解碼失敗的資料本身。此外，對於某一個資料的預設解碼操作失敗是指所執行的預設解碼操作無法完全更正此資料中可能存在的所有錯誤。
在本範例實施例中，假設對於欲讀取之資料D1~D7中的資料D1、D2、D4及D7分別執行的預設解碼操作失敗，則記憶體管理電路502會根據解碼失敗的資料產生重讀資料集合。此重讀資料集合會包括分別對應於資料D1、D2、D4及D7的識別位元ID1、ID2、ID4及ID7。根據此重讀資料集合，記憶體管理電路502會指示錯誤檢查與校正電路508啟動多訊框解碼程序。
在一範例實施例中，在啟動多訊框解碼程序之後，根據重讀資料集合中的識別位元ID1，記憶體管理電路502會指示從可複寫式非揮發性記憶體模組406中讀取資料D1~D13以及奇偶資料P1與P2作為對應於資料D1的待解碼資料集合。須注意的是，對應於資料D1的待解碼資料集合亦可以視為是包含資料D1的區塊碼。錯誤檢查與校正電路508會基於此待解碼資料集合對資料D1進行解碼(即多訊框解碼)以嘗試更正資料D1中的錯誤。
在一範例實施例中，在完成對於資料D1的解碼後，根據重讀資料集合中的識別位元ID2，記憶體管理電路502可指示再次從可複寫式非揮發性記憶體模組406中讀取資料D1~D13以及奇偶資料P1與P2作為對應於資料D2的待解碼資料集合，而錯誤檢查與校正電路508可基於此待解碼資料集合對資料D2進行解碼(即多訊框解碼)以嘗試更正資料D2中的錯誤。依此類推，根據資料集合中的識別位元ID4與ID7，記憶體管理電路502也可重複指示從可複寫式非揮發性記憶體模組406中讀取資料D1~D13以及奇偶資料P1與P2作為對應於資料D4與D7的待解碼資料集合，而錯誤檢查與校正電路508可基於此待解碼資料集合分別對資料D4與D7進行解碼(即多訊框解碼)以嘗試更正資料D4與D7中的錯誤。
也就是說，在前述範例實施例中，為了對資料D1、D2、D4及D7依序執行多訊框解碼，相同的待解碼資料集合(都包含資料D1~D13以及奇偶資料P1與P2)可被重複從可複寫式非揮發性記憶體模組406中讀取至少4次，加速記憶體損耗。此外，前述範例實施例中也沒有考慮到在對於資料D1的多訊框解碼中，所採用的待解碼資料集合實際上也包含了其他需要解碼的資料D2、D4及D7。因此，對於資料D1的多訊框解碼可能也會同時更正資料D2、D4及D7的至少其中之一。假設資料D2在對於資料D1的多訊框解碼中也同時被更正，則後續重覆對資料D2執行多訊框解碼就是多餘的操作，降低整體解碼效率。
因此，在一範例實施例中，在啟動多訊框解碼程序之後，根據重讀資料集合中的識別位元ID1，記憶體管理電路502會指示從可複寫式非揮發性記憶體模組406中讀取資料D1~D13以及奇偶資料P1與P2作為對應於資料D1的待解碼資料集合，而錯誤檢查與校正電路508會基於此待解碼資料集合對資料D1進行多訊框解碼(亦稱為第一解碼操作)以嘗試更正資料D1中的錯誤。但是，須注意的是，在本範例實施例中，在執行對於資料D2、D4及D7的多訊框解碼之前，記憶體管理電路502會判斷資料D2、D4或D7是否也隨著資料D1在第一解碼操作中被更正。若資料D2、D4或D7的至少其中之一也在第一解碼操作中被更正，則記憶體管理電路502會更新重讀資料集合。
在一範例實施例中，假設資料D1與資料D2皆在對於資料D1的第一解碼操作中被更正(即資料D2中的錯誤也在第一解碼操作中被更正)，則記憶體管理電路502會將識別資訊ID1與ID2從重讀資料集合中移除，使得重讀資料集合中剩下識別資訊ID4與ID7。同時，記憶體管理電路502會儲存所更正的資料D1與D2。例如，所更正的資料D1與所更正的資料D2會同時保存在緩衝記憶體510中。
在完成對於資料D1的第一解碼操作之後，根據重讀資料集合中剩餘的識別資訊ID4(還有ID7)，記憶體管理電路502會指示再次從可複寫式非揮發性記憶體模組406中讀取資料D1~D13以及奇偶資料P1與P2作為對應於資料D4的待解碼資料集合，而錯誤檢查與校正電路508會基於此待解碼資料集合對資料D4進行解碼(即多訊框解碼)以嘗試更正資料D4中的錯誤。
在一範例實施例中，若資料D4與D7皆在對於資料D4的多訊框解碼中被同步更正，則記憶體管理電路502會將識別資訊ID4與ID7從重讀資料集合中移除。同時，記憶體管理電路502會儲存所更正的資料D4與D7。例如，所更正的資料D4與所更正的資料D7會同時保存在緩衝記憶體510中。在更正資料D1、D2、D4及D7之後，由於重讀資料集合已被清空，記憶體管理電路502會將已於預設解碼操作中成功解碼的資料D0、D3、D5、D6以及於多訊框解碼操作中解碼的資料D1、D2、D4及D7傳送給主機系統11，作為對前述讀取指令的回應。
在一範例實施例中，也有可能是在對於資料D1的第一解碼操作中，資料D1、D2、D4及D7都同步被更正。因此，在此範例實施例中，若對應於資料D1的第一解碼操作完成，重讀資料集合就會被清空，且其餘對應於資料D2、D4及D7的多訊框解碼操作就可被略過而不須重覆執行。然後，所更正的資料D1、D2、D4及D7可以連同其餘已事先在預設解碼操作中更正的資料傳送至主機系統11。
傳統上，重讀資料集合中的每一個識別資訊所對應的資料都會被視為是獨立的待解碼資料(或目標資料)，並且對於重讀資料集合中不同的目標資料執行的多訊框解碼也都是獨立的而不會相互影響。因此，傳統上一旦系統進入多訊框解碼模式，就往往會耗費很多系統資源在重覆更正重讀資料集合中特定的目標資料。然而，由前述範例實施例可知，若隨著多訊框解碼操作的執行而同步更新重讀資料集合，可有效減少待解碼資料集合之讀取以及多訊框解碼之執行次數，有效增加解碼效率並延長記憶體儲存裝置的使用壽命。
在一範例實施例中，在根據重讀資料集合中的某一個識別資訊讀取待解碼資料集合時，記憶體管理電路502還會調整讀取電壓準位並且指示可複寫式非揮發性記憶體模組406使用所調整的讀取電壓準位來讀取待解碼資料集合。透過修正讀取電壓準位，所讀取的待解碼資料集合(例如圖8中的資料D1~D13及奇偶資料P1與P2)中的錯誤位元的數目有可能被減少，從而提高後續多訊框解碼操作的解碼成功率。
圖9是根據本發明的一範例實施例所繪示的解碼方法的流程圖。請參照圖9，在步驟S901中，從主機系統接收至少一讀取指令。在步驟S902中，根據所述讀取指令發送讀取指令序列以指示可複寫式非揮發性記憶體模組讀取相應資料。在步驟S903中，對所讀取的資料執行預設解碼操作。在步驟S904中，根據所述資料中解碼失敗的資料產生重讀資料集合。其中，此重讀資料集合至少包含某一資料(亦稱為第一資料)所對應的識別資訊。在步驟S905中，根據重讀資料集合從可複寫式非揮發性記憶體模組讀取待解碼資料集合並基於所述待解碼資料集合執行對應於第一資料的第一解碼操作。在步驟S906中，判斷是否有所述讀取指令所指示讀取的另一資料(亦稱為第二資料)在第一解碼操作中被更正。若有第二資料在第一解碼操作中被更正，在步驟S907中，根據所更正的第二資料更新重讀資料集合。例如，將第二資料所對應的識別資訊從重讀資料集合中移除。此外，若步驟S906判斷為否，進入步驟S908。在步驟S908中，判斷重讀資料集合中記錄的資料是否皆已被更正。若重讀資料集合中還有尚未更正的資料，步驟S905可重複執行，以持續對重讀資料集合中尚未更正的資料執行第一解碼操作。若重讀資料集合中沒有尚未更正的資料，在步驟S909中，將所述讀取指令所指示讀取的資料傳送至主機系統。
然而，圖9中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖9中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖9的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明可在啟動多訊框解碼之後，動態更新重讀資料集合中的待解碼資料(或目標資料)。若重讀資料集合中的某一個目標資料已在對應於另一個目標資料的多訊框解碼操作中被更正，則即便尚未執行到對應於此目標資料的多訊框解碼，此目標資料的識別資訊也會被視為已更正並且從重讀資料集合中移除。藉此，可避免重讀資料集合中相同的資料重複被解碼及/或更正，有效提高解碼效率。此外，透過減少重複讀取同一個待解碼資料集合(或區塊碼)的次數，亦可減緩記憶體的損耗。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、30‧‧‧記憶體儲存裝置
11、31‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧錯誤檢查與校正電路
510‧‧‧緩衝記憶體
512‧‧‧電源管理電路
601‧‧‧儲存區
602‧‧‧替換區
610(0)~610(B)、710(0)~710(E)、811(0)~811(D)、812(0)~812(D)、813(0)~813(D)、814(0)~814(D)、815(0)~815(D)、816(0)~816(D)、817(0)~817(D)、818(0)~818(D)‧‧‧實體單元
612(0)~612(C)‧‧‧邏輯單元
701(1)~701(r)‧‧‧位置
720‧‧‧奇偶資料
801~804‧‧‧通道
821~828‧‧‧平面
S901‧‧‧步驟(從主機系統接收至少一讀取指令)
S902‧‧‧步驟(根據所述讀取指令發送取指令序列以指示可複寫式非揮發性記憶體模組讀取相應資料)
S903‧‧‧步驟(對所讀取的資料執行預設解碼操作)
S904‧‧‧步驟(根據所述資料中解碼失敗的資料產生重讀資料集合)
S905‧‧‧步驟(根據重讀資料集合從可複寫式非揮發性記憶體模組讀取待解碼資料集合並基於所述待解碼資料集合執行對應於第一資料的第一解碼操作)
S906‧‧‧步驟(是否有所述讀取指令所指示讀取的第二資料在第一解碼操作中被更正)
S907‧‧‧步驟(根據所更正的第二資料更新重讀資料集合)
S908‧‧‧步驟(判斷重讀資料集合中的資料是否皆已被更正)
S909‧‧‧步驟(將所述讀取指令所指示讀取的資料傳送至主機系統)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的多訊框編碼的示意圖。 圖8是根據本發明的一範例實施例所繪示的資料存取操作的示意圖。 圖9是根據本發明的一範例實施例所繪示的解碼方法的流程圖。

Claims (21)

  1. 一種解碼方法，用於一可複寫式非揮發性記憶體模組，該解碼方法包括： 從一主機系統接收至少一讀取指令； 根據該至少一讀取指令指示從該可複寫式非揮發性記憶體模組至少讀取一第一資料與一第二資料； 若對該第一資料與該第二資料分別執行的一預設解碼操作失敗，產生一重讀資料集合，其中該重讀資料集合包括對應於該第一資料與該第二資料的識別資訊； 根據該重讀資料集合中對應於該第一資料的該識別資訊指示從該可複寫式非揮發性記憶體模組讀取一待解碼資料集合，並基於該待解碼資料集合對該第一資料執行一第一解碼操作； 若該第二資料在該第一解碼操作中被更正，將對應於該第二資料的該識別資訊從該重讀資料集合中移除，並儲存所更正的該第二資料；以及 傳送所更正的該第一資料與所更正的該第二資料至該主機系統。
  2. 如申請專利範圍第1項所述的解碼方法，其中該待解碼資料集合包括該第一資料、該第二資料及一奇偶資料，其中該奇偶資料是經由編碼該第一資料與該第二資料而產生，且該第一資料、該第二資料及該奇偶資料分別儲存於該可複寫式非揮發性記憶體模組中不同的實體單元。
  3. 如申請專利範圍第1項所述的解碼方法，其中對該第一資料與該第二資料分別執行的該預設解碼操作是對應於單一實體單元的一單訊框解碼，而該第一解碼操作是對應於多個實體單元的一多訊框解碼。
  4. 如申請專利範圍第1項所述的解碼方法，其中根據該重讀資料集合中對應於該第一資料的該識別資訊指示從該可複寫式非揮發性記憶體模組讀取該待解碼資料集合的步驟包括： 調整一讀取電壓準位；以及 指示該可複寫式非揮發性記憶體模組使用所調整的該讀取電壓準位至少讀取該第一資料。
  5. 如申請專利範圍第1項所述的解碼方法，其中該至少一讀取指令指示讀取該第一資料與該第二資料所屬的多個連續的邏輯單元。
  6. 如申請專利範圍第1項所述的解碼方法，其中該可複寫式非揮發性記憶體模組包括多個通道，且該可複寫式非揮發性記憶體模組經由該些通道中的至少兩個通道平行地讀取該待解碼資料集合中的至少部分資料。
  7. 如申請專利範圍第2項所述的解碼方法，其中該奇偶資料為使用一容錯式磁碟陣列錯誤更正碼的編碼規則所產生。
  8. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以從該主機系統接收至少一讀取指令， 其中該記憶體控制電路單元更用以根據該至少一讀取指令指示從該可複寫式非揮發性記憶體模組至少讀取一第一資料與一第二資料， 其中若對該第一資料與該第二資料分別執行的一預設解碼操作失敗，該記憶體控制電路單元更用以產生一重讀資料集合，其中該重讀資料集合包括對應於該第一資料與該第二資料的識別資訊， 其中該記憶體控制電路單元更用以根據該重讀資料集合中對應於該第一資料的該識別資訊指示從該可複寫式非揮發性記憶體模組讀取一待解碼資料集合，並基於該待解碼資料集合對該第一資料執行一第一解碼操作， 其中若該第二資料在該第一解碼操作中被更正，該記憶體控制電路單元更用以將對應於該第二資料的該識別資訊從該重讀資料集合中移除，並儲存所更正的該第二資料， 其中該記憶體控制電路單元更用以傳送所更正的該第一資料與所更正的該第二資料至該主機系統。
  9. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該待解碼資料集合包括該第一資料、該第二資料及一奇偶資料，其中該奇偶資料是經由編碼該第一資料與該第二資料而產生，且該第一資料、該第二資料及該奇偶資料分別儲存於該可複寫式非揮發性記憶體模組中不同的實體單元。
  10. 如申請專利範圍第8項所述的記憶體儲存裝置，其中對該第一資料與該第二資料分別執行的該預設解碼操作是對應於單一實體單元的一單訊框解碼，而該第一解碼操作是對應於多個實體單元的一多訊框解碼。
  11. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該重讀資料集合中對應於該第一資料的該識別資訊指示從該可複寫式非揮發性記憶體模組讀取該待解碼資料集合的操作包括： 調整一讀取電壓準位；以及 指示該可複寫式非揮發性記憶體模組使用所調整的該讀取電壓準位至少讀取該第一資料。
  12. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該至少一讀取指令指示讀取該第一資料與該第二資料所屬的多個連續的邏輯單元。
  13. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該可複寫式非揮發性記憶體模組包括多個通道，且該可複寫式非揮發性記憶體模組經由該些通道中的至少兩個通道平行地讀取該待解碼資料集合中的至少部分資料。
  14. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該奇偶資料為使用一容錯式磁碟陣列錯誤更正碼的編碼規則所產生。
  15. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組； 一錯誤檢查與校正電路；以及 一記憶體管理電路，耦接至該主機介面、該記憶體介面及該錯誤檢查與校正電路， 其中該記憶體管理電路用以從該主機系統接收至少一讀取指令， 其中該記憶體管理電路更用以根據該至少一讀取指令指示從該可複寫式非揮發性記憶體模組至少讀取一第一資料與一第二資料， 其中若該錯誤檢查與校正電路對該第一資料與該第二資料分別執行的一預設解碼操作失敗，該記憶體管理電路更用以產生一重讀資料集合，其中該重讀資料集合包括對應於該第一資料與該第二資料的識別資訊， 其中該記憶體管理電路更用以根據該重讀資料集合中對應於該第一資料的該識別資訊指示從該可複寫式非揮發性記憶體模組讀取一待解碼資料集合，且該錯誤檢查與校正電路更用以基於該待解碼資料集合對該第一資料執行一第一解碼操作， 其中若該第二資料在該第一解碼操作中被更正，該記憶體管理電路更用以將對應於該第二資料的該識別資訊從該重讀資料集合中移除，並儲存所更正的該第二資料， 其中該記憶體管理電路更用以傳送所更正的該第一資料與所更正的該第二資料至該主機系統。
  16. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該待解碼資料集合包括該第一資料、該第二資料及一奇偶資料，其中該奇偶資料是經由編碼該第一資料與該第二資料而產生，且該第一資料、該第二資料及該奇偶資料分別儲存於該可複寫式非揮發性記憶體模組中不同的實體單元。
  17. 如申請專利範圍第15項所述的記憶體控制電路單元，其中對該第一資料與該第二資料分別執行的該預設解碼操作是對應於單一實體單元的一單訊框解碼，而該第一解碼操作是對應於多個實體單元的一多訊框解碼。
  18. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該記憶體管理電路根據該重讀資料集合中對應於該第一資料的該識別資訊指示從該可複寫式非揮發性記憶體模組讀取該待解碼資料集合的操作包括： 調整一讀取電壓準位；以及 指示該可複寫式非揮發性記憶體模組使用所調整的該讀取電壓準位至少讀取該第一資料。
  19. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該至少一讀取指令指示讀取該第一資料與該第二資料所屬的多個連續的邏輯單元。
  20. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該可複寫式非揮發性記憶體模組包括多個通道，且該可複寫式非揮發性記憶體模組經由該些通道中的至少兩個通道平行地讀取該待解碼資料集合中的至少部分資料。
  21. 如申請專利範圍第16項所述的記憶體控制電路單元，其中該奇偶資料為使用一容錯式磁碟陣列錯誤更正碼的編碼規則所產生。
TW106130250A 2017-09-05 2017-09-05 解碼方法、記憶體儲存裝置及記憶體控制電路單元 TWI640865B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW106130250A TWI640865B (zh) 2017-09-05 2017-09-05 解碼方法、記憶體儲存裝置及記憶體控制電路單元
US15/798,418 US10318379B2 (en) 2017-09-05 2017-10-31 Decoding method, memory storage device and memory control circuit unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW106130250A TWI640865B (zh) 2017-09-05 2017-09-05 解碼方法、記憶體儲存裝置及記憶體控制電路單元

Publications (2)

Publication Number Publication Date
TWI640865B TWI640865B (zh) 2018-11-11
TW201913382A true TW201913382A (zh) 2019-04-01

Family

ID=65034226

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106130250A TWI640865B (zh) 2017-09-05 2017-09-05 解碼方法、記憶體儲存裝置及記憶體控制電路單元

Country Status (2)

Country Link
US (1) US10318379B2 (zh)
TW (1) TWI640865B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI763310B (zh) * 2021-02-09 2022-05-01 群聯電子股份有限公司 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI628543B (zh) * 2017-09-07 2018-07-01 群聯電子股份有限公司 解碼方法、記憶體儲存裝置及記憶體控制電路單元
JP2019168897A (ja) * 2018-03-23 2019-10-03 東芝メモリ株式会社 メモリシステム
CN112799874B (zh) * 2021-02-23 2023-06-13 群联电子股份有限公司 存储器控制方法、存储器存储装置及存储器控制电路单元
CN113434331B (zh) * 2021-07-05 2023-07-25 群联电子股份有限公司 跨框编码管理方法、存储器存储装置及存储器控制电路
US11861175B2 (en) * 2022-03-10 2024-01-02 International Business Machines Corporation Latency in data storage systems

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI508082B (zh) * 2013-09-30 2015-11-11 Phison Electronics Corp 解碼方法、記憶體儲存裝置與記憶體控制電路單元
US10417087B2 (en) * 2014-07-22 2019-09-17 Ngd Systems, Inc. System and method for adaptive multiple read of NAND flash
TWI556249B (zh) * 2014-11-07 2016-11-01 群聯電子股份有限公司 資料讀取方法、記憶體儲存裝置及記憶體控制電路單元
CN105653199B (zh) * 2014-11-14 2018-12-14 群联电子股份有限公司 数据读取方法、存储器存储装置及存储器控制电路单元
US9785383B2 (en) * 2015-03-09 2017-10-10 Toshiba Memory Corporation Memory system and method of controlling nonvolatile memory
TWI562152B (en) * 2015-05-29 2016-12-11 Phison Electronics Corp Decoding method, memory storage device and memory control circuit unit
TWI573147B (zh) * 2015-11-05 2017-03-01 大心電子股份有限公司 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TWI584304B (zh) * 2016-05-23 2017-05-21 大心電子（英屬維京群島）股份有限公司 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TWI594255B (zh) * 2016-07-01 2017-08-01 群聯電子股份有限公司 解碼方法、記憶體控制電路單元及記憶體儲存裝置
US20180025777A1 (en) * 2016-07-19 2018-01-25 Sandisk Technologies Llc High-reliability memory read technique
US10283215B2 (en) * 2016-07-28 2019-05-07 Ip Gem Group, Llc Nonvolatile memory system with background reference positioning and local reference positioning
US10409672B2 (en) * 2016-11-16 2019-09-10 SK Hynix Inc. Media quality aware ECC decoding method selection to reduce data access latency

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI763310B (zh) * 2021-02-09 2022-05-01 群聯電子股份有限公司 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元

Also Published As

Publication number Publication date
US20190073266A1 (en) 2019-03-07
US10318379B2 (en) 2019-06-11
TWI640865B (zh) 2018-11-11

Similar Documents

Publication Publication Date Title
TWI649754B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI588834B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TWI640865B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TWI600024B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TWI592869B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TWI658463B (zh) 資料存取方法、記憶體控制電路單元與記憶體儲存裝置
TWI628660B (zh) 解碼方法、記憶體控制電路單元以及記憶體儲存裝置
CN109491828B (zh) 解码方法、存储器存储装置及存储器控制电路单元
TW201719671A (zh) 資料程式化方法與記憶體儲存裝置
TWI634556B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TWI606333B (zh) 資料處理方法、記憶體儲存裝置及記憶體控制電路單元
TWI628543B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
CN111580741B (zh) 数据写入方法、存储器控制电路单元与存储器存储装置
TWI797464B (zh) 資料讀取方法、記憶體儲存裝置及記憶體控制電路單元
TWI709850B (zh) 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置
TWI575533B (zh) 資料校正方法、記憶體控制電路單元與記憶體儲存裝置
TW201908957A (zh) 資料寫入方法、記憶體控制電路單元及記憶體儲存裝置
CN109697134B (zh) 解码方法、存储器存储装置及存储器控制电路单元
CN113724774B (zh) 解码方法、存储器存储装置及存储器控制电路单元
TWI597731B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI751620B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TW201913353A (zh) 資料儲存方法、記憶體控制電路單元及記憶體儲存裝置
TWI808483B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TWI777519B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI777087B (zh) 資料管理方法、記憶體控制電路單元以及記憶體儲存裝置